JP4818417B2

JP4818417B2 - Semiconductor chip and manufacturing method thereof

Info

Publication number: JP4818417B2
Application number: JP2009231084A
Authority: JP
Inventors: 直杉山
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2009-10-05
Filing date: 2009-10-05
Publication date: 2011-11-16
Anticipated expiration: 2020-08-21
Also published as: JP2010004078A

Description

この発明は、半導体チップ及びその製造方法に関し、特に接続信頼性の高い半導体チップ及びその製造方法に関する。 The present invention relates to a semiconductor chip and a manufacturing method thereof, and more particularly to a semiconductor chip having high connection reliability and a manufacturing method thereof.

図９に従来技術に係る半導体チップ３３０及びその実装形態を示す。半導体チップ３３０のアルミニウム電極パッド３３２には、ニッケルめっき層３３４及び金めっき層３３８を介して、バンプ３１０を形成するハンダ３４４が設けられている。ここで、半導体チップ３３０は、該バンプ３１０を介して、パッケージ３５０側の電極パッド３５２に電気的に接続されている。 FIG. 9 shows a conventional semiconductor chip 330 and its mounting form. Solder 344 for forming bumps 310 is provided on the aluminum electrode pad 332 of the semiconductor chip 330 via the nickel plating layer 334 and the gold plating layer 338. Here, the semiconductor chip 330 is electrically connected to the electrode pad 352 on the package 350 side via the bump 310.

ところで、半導体チップ３３０とパッケージ３５０とは、熱膨張率が異なるため、両者の間に発生する応力を緩和することが必要であり、上記図９に示した実装形態においては、半導体チップ３３０とパッケージ３５０との間にアンダーフィル３３６を配設し、両者を固着させることにより、電気的接続部に応力を集中させないようにすることで、電気的接続部に破断が発生しないように構成されている。 Incidentally, since the semiconductor chip 330 and the package 350 have different coefficients of thermal expansion, it is necessary to relieve stress generated between them. In the mounting form shown in FIG. An underfill 336 is disposed between the two and 350, and the two are fixed so that stress is not concentrated on the electrical connection portion, so that the electrical connection portion is not broken. .

しかしながら、近年の半導体チップの高集積化に伴い、半導体チップのバンプが小型化され、上述した実装形態によっても、半導体チップ３３０とパッケージ３５０との間の応力により、小型化された電気的接続部が破断することがあった。 However, with the recent high integration of semiconductor chips, the bumps of the semiconductor chip have been downsized, and the electrical connection portion reduced in size due to the stress between the semiconductor chip 330 and the package 350 even in the above-described mounting form. Sometimes broke.

特開２０００−１７４０５１号公報JP 2000-174051 A

このような問題点に対し、前記アルミニウム電極パッド３３２上に形成されたバリアメタル膜を介して柔軟性のある銅ポストを形成し、半導体チップ３３０とパッケージとの間に発生する応力を銅ポストにより吸収することが提案されているが、バリアメタル膜は、生産性に劣るばかりでなく、残留応力を有しており、アルミニウム電極パッド付近の半導体チップ機能に悪影響を及ぼすため、エリアパッド方式のアルミニウム電極パッドが形成された半導体チップに適用することが困難であった。 To solve such a problem, a flexible copper post is formed through a barrier metal film formed on the aluminum electrode pad 332, and the stress generated between the semiconductor chip 330 and the package is caused by the copper post. Although it is proposed to absorb, the barrier metal film is not only inferior in productivity, but also has residual stress and adversely affects the function of the semiconductor chip near the aluminum electrode pad. It has been difficult to apply to a semiconductor chip on which electrode pads are formed.

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、高い信頼性で実装することのできる半導体チップ及び該半導体チップの製造方法を提供することにある。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor chip that can be mounted with high reliability and a method for manufacturing the semiconductor chip.

請求項１の半導体チップは、上記目的を達成するため、
半導体チップの電極パッド側の表面に第１の絶縁層と第２の絶縁層とが形成され、
前記第１の絶縁層は、表層部が半導体チップ側に比較して軟質になるよう硬化された熱硬化性樹脂から成り、
前記第１の絶縁層には、開口端に向かって径が広がるテーパ状をなす前記電極パッドへ至る第１の非貫通孔がレーザ加工によって設けられ、該第１の非貫通孔には、前記電極パッドに接続されたフィルドビアが形成され、また、前記第１の絶縁層の表面には当該ビアに接続される導体回路が形成され、
前記第２の絶縁層には、前記導体回路へ至る第２の非貫通孔が設けられ、該第２の非貫通孔には、銅めっきが充填され、
前記電極パッドは、ジンケート処理されたアルミニウム電極パッドであり、該電極パッドの上に銅めっきからなる前記ビアが、ニッケルと銅の複合めっき層を介して形成されていることを技術的特徴とする。 In order to achieve the above object, the semiconductor chip of claim 1
A first insulating layer and a second insulating layer are formed on the surface of the semiconductor chip on the electrode pad side,
The first insulating layer is made of a thermosetting resin cured so that the surface layer portion is softer than the semiconductor chip side,
The first insulating layer is provided with a first non-through hole that leads to the electrode pad having a tapered shape whose diameter increases toward the opening end by laser processing . Filled vias are connected to the electrode pads are formed and conductor circuits connected to the vias are formed on the surface of the first insulating layer,
The second insulating layer is provided with a second non-through hole leading to the conductor circuit, and the second non-through hole is filled with copper plating ,
The electrode pad is a zincate-treated aluminum electrode pad, and the via made of copper plating is formed on the electrode pad through a composite plating layer of nickel and copper. .

請求項２の半導体チップは、請求項１において、前記電極パッドは、ジンケート処理されたアルミニウム電極パッドであり、該電極パッドの上に銅めっきからなる前記ビアが、ニッケルと銅の複合めっき層を介して形成されていることを技術的特徴とする。 A semiconductor chip according to claim 2 is the semiconductor chip according to claim 1, wherein the electrode pad is a zincate-treated aluminum electrode pad, and the via made of copper plating is formed on the electrode pad with a composite plating layer of nickel and copper. This is a technical feature.

請求項２は、以下の（１）〜（８）の工程を少なくとも含む銅めっきポストが形成されてなる半導体チップの製造方法：
（１）半導体チップのアルミニウム電極パッドの表面にジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
（２）前記半導体チップの前記複合めっき層の表面に熱硬化性樹脂による第１の絶縁層を
、表層部が半導体チップ側に比較して軟質になるよう硬化して形成し、次いで前記複合めっき層に至る第１の非貫通孔を開口端に向かって径が広がるテーパ状をなすようにレーザで形成する工程、
（３）前記第１の非貫通孔に銅めっきでフィルドビアを形成すると共に、第１の絶縁層の表面に当該ビアに接続された導体回路を形成する工程、
（４）前記第１の絶縁層の表面に絶縁樹脂による第２の絶縁層を形成し、次いで前記導体回路に至る第２の非貫通孔を形成する工程、
（５）前記半導体チップのアルミニウム電極パッド側の表面の全面に無電解銅めっき層を形成する工程、
（６）前記半導体チップの無電解銅めっき層の表面に絶縁樹脂によるめっきレジスト層を形成し、次いで前記第２の非貫通孔上の無電解銅めっき層に至る開口を形成する工程、
（７）電解めっきにより前記第２の非貫通孔内に銅を充填し、銅めっきポストを形成する工程、
（８）前記めっきレジスト層を除去し、次いでレジスト層下の無電解銅めっき層をライトエッチング処理する工程。 Claim 2 is the following (1) to (8) process the at least contains copper plating post formed becomes a semiconductor chip manufacturing method of:
(1) A step of forming a composite plating layer of nickel and copper after the zincate treatment is performed on the surface of the aluminum electrode pad of the semiconductor chip;
(2) A first insulating layer made of a thermosetting resin is provided on the surface of the composite plating layer of the semiconductor chip.
The laser is formed so that the surface layer portion is hardened to be softer than the semiconductor chip side, and then the first non-through hole reaching the composite plating layer has a taper shape whose diameter increases toward the opening end. The process of forming with,
(3) said to form the the filled vias with copper plating on the first non-through hole, forming a conductor circuit connected to the vias on the surface of the first insulating layer,
(4) the first surface of the insulating layer to form a second insulating layer of an insulating resin and then forming a second non-through hole reaching the conductive circuit,
(5) forming an electroless copper plating layer on the entire surface of the semiconductor chip on the aluminum electrode pad side;
(6) forming a plating resist layer made of an insulating resin on the surface of the electroless copper plating layer of the semiconductor chip, and then forming an opening reaching the electroless copper plating layer on the second non-through hole;
(7) Filling the second non-through hole with copper by electrolytic plating and forming a copper plating post;
(8) A step of removing the plating resist layer and then subjecting the electroless copper plating layer under the resist layer to a light etching process.

請求項３は、以下の（１）〜（８）の工程を少なくとも含む銅めっきポストが形成されてなる半導体チップの製造方法：
（１）前記半導体チップのアルミニウム電極パッドの表面に熱硬化性樹脂による第１の絶縁層を、表層部が半導体チップ側に比較して軟質になるよう硬化して形成し、次いで前記アルミニウム電極パッドに至る第１の非貫通孔を開口端に向かって径が広がるテーパ状をなすようにレーザで形成する工程、
（２）半導体チップのアルミニウム電極パッドの表面にジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
（３）前記第１の非貫通孔に銅めっきでフィルドビアを形成すると共に、第１の絶縁層の表面に当該ビアに接続された導体回路を形成する工程、
（４）前記第１の絶縁層の表面に絶縁樹脂による第２の絶縁層を形成し、次いで前記導体回路に至る第２の非貫通孔を形成する工程、
（５）前記半導体チップのアルミニウム電極パッド側の表面の全面に無電解銅めっき層を形成する工程、
（６）前記半導体チップの無電解銅めっき層の表面に絶縁樹脂によるめっきレジスト層を形成し、次いで前記第２の非貫通孔上の無電解銅めっき層に至る開口を形成する工程、
（７）電解めっきにより前記第２の非貫通孔内に銅を充填し、銅めっきポストを形成する工程、
（８）前記めっきレジスト層を除去し、次いでレジスト層下の無電解銅めっき層をライトエッチング処理する工程。 A third aspect of the present invention provides a semiconductor chip manufacturing method in which a copper plating post including at least the following steps (1) to (8) is formed :
(1) A first insulating layer made of a thermosetting resin is formed on the surface of the aluminum electrode pad of the semiconductor chip by curing so that the surface layer portion is softer than the semiconductor chip side, and then the aluminum electrode pad A step of forming the first non-through hole leading to a laser with a taper shape whose diameter increases toward the opening end ,
(2) forming a composite plating layer of nickel and copper after the zincate treatment is performed on the surface of the aluminum electrode pad of the semiconductor chip;
(3) said to form the the filled vias with copper plating on the first non-through hole, forming a conductor circuit connected to the vias on the surface of the first insulating layer,
(4) the first surface of the insulating layer to form a second insulating layer of an insulating resin and then forming a second non-through hole reaching the conductive circuit,
(5) forming an electroless copper plating layer on the entire surface of the semiconductor chip on the aluminum electrode pad side;
(6) forming a plating resist layer made of an insulating resin on the surface of the electroless copper plating layer of the semiconductor chip, and then forming an opening reaching the electroless copper plating layer on the second non-through hole;
(7) Filling the second non-through hole with copper by electrolytic plating and forming a copper plating post;
(8) A step of removing the plating resist layer and then subjecting the electroless copper plating layer under the resist layer to a light etching process.

請求項５の半導体チップの製造方法は、請求項３又は４において、前記ニッケルと銅の複合めっき層が、ニッケルが１〜６０重量％、残部が主として銅の複合めっきであり、厚さが０．０１〜５μｍであることを技術的特徴とする。 According to a fifth aspect of the present invention, there is provided a method for manufacturing a semiconductor chip according to the third or fourth aspect, wherein the nickel-copper composite plating layer is 1-60 wt% nickel, and the balance is mainly copper composite plating. It is a technical feature of 0.01 to 5 μm.

請求項６の半導体チップの製造方法は、請求項３〜５において、前記銅めっきポストは、高さが５〜２５０μｍで、直径が２０〜３００μｍであることを技術的特徴とする。 The method for manufacturing a semiconductor chip according to claim 6 is characterized in that, in claims 3 to 5, the copper plating post has a height of 5 to 250 μm and a diameter of 20 to 300 μm.

請求項１の半導体チップでは、半導体チップの表面に第１の絶縁層が形成され、該第１の絶縁層の上に銅めっきポストが形成されている。柔軟性を有する該銅めっきポストが半導体チップと基板との熱膨張差により発生する応力を吸収するため、半導体チップを基板に強固に接続することができ、半導体チップの接続信頼性を高めることができる。 According to another aspect of the semiconductor chip of the present invention, a first insulating layer is formed on the surface of the semiconductor chip, and a copper plating post is formed on the first insulating layer. Since the flexible copper plating post absorbs stress generated by the difference in thermal expansion between the semiconductor chip and the substrate, the semiconductor chip can be firmly connected to the substrate, and the connection reliability of the semiconductor chip can be improved. it can.

請求項２において、半導体チップのアルミニウム電極パッドの表面には、銅めっきを行うことは困難であるが、本発明では、アルミニウム電極パッドの表面にジンケート処理を行った後に、ニッケルと銅との複合めっき層を形成させるため、該複合めっき層の上に銅めっきでビアを形成することができる。 In claim 2, although it is difficult to perform copper plating on the surface of the aluminum electrode pad of the semiconductor chip, in the present invention, after the zincate treatment is performed on the surface of the aluminum electrode pad, the composite of nickel and copper is formed. In order to form a plating layer, a via can be formed on the composite plating layer by copper plating.

請求項３、４の半導体チップの製造方法では、半導体チップの表面に第１の絶縁層が形成され、該第１の絶縁層の上に銅めっきポストが形成されている。柔軟性を有する該銅めっきポストが半導体チップと基板との熱膨張差により発生する応力を吸収するため、半導体チップを基板に強固に接続することができ、半導体チップの接続信頼性を高めることができる。この銅めっきポストを第２の非貫通孔内に電解めっきにて銅を充填することにより形成するため、高さの高い銅めっきポストを廉価に構成することができる。また、電解めっきを用いるため、無電解めっきと比較して半導体チップを強アルカリ溶液に漬ける時間が短くなり、回路を破損する危険性が低下する。ここで、半導体チップのアルミニウム電極パッドの表面には、銅めっきを行うことは困難であるが、本発明では、アルミニウム電極パッドの表面にジンケート処理を行った後に、ニッケルと銅との複合めっき層を形成させるため、該複合めっき層の上に銅めっきでビアを形成することができる。 In the method for manufacturing a semiconductor chip according to claims 3 and 4, a first insulating layer is formed on the surface of the semiconductor chip, and a copper plating post is formed on the first insulating layer. Since the flexible copper plating post absorbs stress generated by the difference in thermal expansion between the semiconductor chip and the substrate, the semiconductor chip can be firmly connected to the substrate, and the connection reliability of the semiconductor chip can be improved. it can. Since this copper plating post is formed by filling the second non-through hole with copper by electrolytic plating, the copper plating post having a high height can be constructed at low cost. In addition, since electrolytic plating is used, the time for immersing the semiconductor chip in a strong alkaline solution is shortened compared to electroless plating, and the risk of damaging the circuit is reduced. Here, although it is difficult to perform copper plating on the surface of the aluminum electrode pad of the semiconductor chip, in the present invention, after the zincate treatment is performed on the surface of the aluminum electrode pad, the composite plating layer of nickel and copper is used. Therefore, vias can be formed on the composite plating layer by copper plating.

請求項５では、複合めっきが、ニッケルが１〜６０重量％、残部が主として銅の複合めっきであるため、アルミニウム電極パッドに複合めっき層を形成できるのに加えて、表面に銅めっきを容易に形成することができる。また、複合めっき層の厚さを０．０１μｍ以上にすることで、表面に銅めっきを形成することが可能になる。他方、５μｍ以下にすることで、短時間で析出することができる。 In claim 5, since the composite plating is 1 to 60% by weight of nickel and the balance is mainly copper, the composite plating layer can be formed on the aluminum electrode pad. Can be formed. Moreover, it becomes possible to form copper plating on the surface by setting the thickness of the composite plating layer to 0.01 μm or more. On the other hand, it can precipitate in a short time by setting it as 5 micrometers or less.

請求項６では、銅めっきポストは、高さが５μｍ以上で直径が２０〜３００μｍあるため、半導体チップと基板との熱膨張差により発生する応力を吸収することができる。また、銅めっきポストは、高さが２５０μｍ以下であるため、短時間で形成することができる。 According to the sixth aspect of the present invention, since the copper plating post has a height of 5 μm or more and a diameter of 20 to 300 μm, it can absorb the stress generated by the difference in thermal expansion between the semiconductor chip and the substrate. Moreover, since the height of the copper plating post is 250 μm or less, it can be formed in a short time.

本発明の第１実施形態に係る半導体チップの断面図である。1 is a cross-sectional view of a semiconductor chip according to a first embodiment of the present invention. 第１実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 1st embodiment. 第１実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 1st embodiment. 第１実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 1st embodiment. 第１実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 1st embodiment. 本発明の第２実施形態に係る半導体チップの断面図である。It is sectional drawing of the semiconductor chip which concerns on 2nd Embodiment of this invention. 第２実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 2nd embodiment. 第２実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 2nd embodiment. 従来技術に係る半導体チップの断面図である。It is sectional drawing of the semiconductor chip which concerns on a prior art.

以下、本発明の実施形態に係る半導体チップ及び半導体チップの製造方法について図を参照して説明する。
図１は本発明の第１実施形態に係る半導体チップを示している。
半導体チップ３０の下面には、パッシベーション膜３４の開口にジンケート処理されたアルミニウム電極パッド３２が形成されている。本実施形態では、パッシベーション膜３４の下面に第１絶縁層１３６が配設され、該第１絶縁層１３６には、該アルミニウム電極パッド３２に至るテーパ状に広がった非貫通孔１３６ａが形成されている。そして、該非貫通孔１３６ａの底部のアルミニウム電極パッド３２には、ニッケルめっき層３８，ニッケルと銅との複合めっき層４０を介在させて、銅めっきを充填してなるビア１４２が形成されている。 Hereinafter, a semiconductor chip and a method for manufacturing the semiconductor chip according to an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 shows a semiconductor chip according to a first embodiment of the present invention.
On the lower surface of the semiconductor chip 30, an aluminum electrode pad 32 that is zincated in the opening of the passivation film 34 is formed. In the present embodiment, a first insulating layer 136 is disposed on the lower surface of the passivation film 34, and a non-through hole 136 a extending in a tapered shape reaching the aluminum electrode pad 32 is formed in the first insulating layer 136. Yes. The aluminum electrode pad 32 at the bottom of the non-through hole 136a is provided with a via 142 formed by filling a copper plating with a nickel plating layer 38 and a composite plating layer 40 of nickel and copper interposed.

該第１絶縁層１３６の上には、銅めっきポスト２３９の形成された第２絶縁層２３６が形成されている。銅めっきポスト２３９には、半田等の低融点金属からなる突起状導体（バンプ）４４が配設されている。該半導体チップ３０は、突起状導体（バンプ）４４を介して基板５０側のパッド５２への接続されている。 On the first insulating layer 136, a second insulating layer 236 on which a copper plating post 239 is formed is formed. The copper plating post 239 is provided with a protruding conductor (bump) 44 made of a low melting point metal such as solder. The semiconductor chip 30 is connected to a pad 52 on the substrate 50 side via a protruding conductor (bump) 44.

ここで、第２絶縁層２３６の厚さ、及び、銅めっきポスト２３９の高さは５〜２５０μｍに形成されている。一方、銅めっきポスト２３９の直径は２０μｍ〜３００μｍに形成されている。ここで、半導体チップ３０と基板５０の熱膨張率は異なり、半導体チップ３０の動作時に発生する熱により、半導体チップ３０と基板５０との間に応力が発生するが、可撓性を有する第２絶縁層２３６及び弾性を有する銅めっきポスト２３９によって応力を吸収できるため、電気的接続部にクラックを発生させることがなくなり、半導体チップ３０と基板５０との間に高い接続信頼性を与えている。 Here, the thickness of the second insulating layer 236 and the height of the copper plating post 239 are formed to be 5 to 250 μm. On the other hand, the diameter of the copper plating post 239 is 20 μm to 300 μm. Here, the thermal expansion coefficients of the semiconductor chip 30 and the substrate 50 are different, and stress is generated between the semiconductor chip 30 and the substrate 50 due to the heat generated during the operation of the semiconductor chip 30, but the second flexible material has flexibility. Since the stress can be absorbed by the insulating layer 236 and the elastic copper plating post 239, no crack is generated in the electrical connection portion, and high connection reliability is given between the semiconductor chip 30 and the substrate 50.

なお、第２絶縁層２３６の厚さは５μｍ以上が良い。これは、５μｍ以下では、十分に応力を吸収することができないからである。他方、厚さは２５０μｍ以下であることが望ましい。これは、２５０μｍよりも厚いと、半導体チップ３０と基板５０との接続信頼性が低下するからである。 Note that the thickness of the second insulating layer 236 is preferably 5 μm or more. This is because the stress cannot be sufficiently absorbed at 5 μm or less. On the other hand, the thickness is desirably 250 μm or less. This is because if the thickness is larger than 250 μm, the connection reliability between the semiconductor chip 30 and the substrate 50 is lowered.

引き続き、図２〜図５を参照して本実施形態に係る半導体チップ３０の製造方法について説明する。
ここでは、図２の工程（Ａ）に示すパッシベーション膜３４の開口にアルミニウム電極パッド３２が形成された半導体チップ３０に対して、以下の工程で銅めっきポストおよびバンプを形成する。先ず、図２の工程（Ｂ）に示すように半導体チップ３０を常温で１０〜３０秒間、金属塩である酸化亜鉛と還元剤として水酸化ナトリウムを混合した液中に浸漬することで、アルミニウム電極パッド３２にジンケート処理を施す。これにより、ニッケルめっき層或いは複合めっき層の析出を容易ならしめる。 Next, a method for manufacturing the semiconductor chip 30 according to this embodiment will be described with reference to FIGS.
Here, copper plating posts and bumps are formed in the following steps on the semiconductor chip 30 in which the aluminum electrode pad 32 is formed in the opening of the passivation film 34 shown in the step (A) of FIG. First, as shown in step (B) of FIG. 2, the semiconductor chip 30 is immersed in a solution in which zinc oxide as a metal salt and sodium hydroxide as a reducing agent are mixed for 10 to 30 seconds at room temperature. A zincate process is performed on the pad 32. Thereby, precipitation of a nickel plating layer or a composite plating layer is made easy.

引き続き、図２の工程（Ｃ）に示すように、半導体チップ３０をニッケル無電解めっき液中に浸けて、アルミニウム電極パッド３２の表面にニッケルめっき層３８を析出させる。なお、このニッケルめっき層を形成する工程は省略しても後述する複合めっき層をアルミニウム電極パッド３２に直接形成することも可能である。 Subsequently, as shown in step (C) of FIG. 2, the semiconductor chip 30 is immersed in a nickel electroless plating solution to deposit a nickel plating layer 38 on the surface of the aluminum electrode pad 32. Even if the step of forming the nickel plating layer is omitted, a composite plating layer described later can be directly formed on the aluminum electrode pad 32.

そして、図２の工程（Ｄ）に示すように、該半導体チップ３０を、ニッケル−銅の複合めっき液に浸漬し、ニッケルめっき層３８の上に０．０１〜５μｍのニッケル−銅の複合めっき層４０を形成する。この複合めっき層をニッケルが１〜６０重量％、残部を主として銅とすることで、アルミニウム電極パッドに複合めっき層を形成できるようにするのに加えて、表面に銅めっきを容易に形成できるようにする。また、複合めっき層の厚さを０．０１μｍ以上にすることで、表面に銅めっきを形成することが可能になる。他方、５μｍ以下にすることで、短時間で析出することができる。 Then, as shown in step (D) of FIG. 2, the semiconductor chip 30 is immersed in a nickel-copper composite plating solution, and a nickel-copper composite plating of 0.01 to 5 μm is formed on the nickel plating layer 38. Layer 40 is formed. In addition to enabling the composite plating layer to be formed on the aluminum electrode pad by making the composite plating layer 1 to 60% by weight of nickel and the balance being mainly copper, the copper plating can be easily formed on the surface. To. Moreover, it becomes possible to form copper plating on the surface by setting the thickness of the composite plating layer to 0.01 μm or more. On the other hand, it can precipitate in a short time by setting it as 5 micrometers or less.

次に、図３の工程（Ｅ）に示すように絶縁樹脂を塗布する。
この絶縁樹脂としては、本実施形態では、レーザー加工により非貫通孔を形成するため、熱硬化性のエポキシ樹脂やポリイミド樹脂を用いる。化学的な処理により非貫通孔を形成する場合には、感光性のエポキシ樹脂やポリイミド樹脂を使用することができる。次に、図３の工程（Ｆ）に示すように乾燥処理を行った後、レーザにより第１非貫通孔１３６ａを形成する。そしてさらに、加熱処理してアルミニウム電極パッド３２に至る非貫通孔１３６ａを有する第１絶縁層１３６を形成する。なお、上述した第１絶縁層層３６は、表層部が半導体チップ側に比較して軟質になるようにすることが好ましい。 Next, an insulating resin is applied as shown in step (E) of FIG.
In this embodiment, a thermosetting epoxy resin or polyimide resin is used as the insulating resin in order to form non-through holes by laser processing. When the non-through hole is formed by chemical treatment, a photosensitive epoxy resin or polyimide resin can be used. Next, after performing a drying process as shown in step (F) of FIG. 3, a first non-through hole 136a is formed by a laser. Further, a first insulating layer 136 having a non-through hole 136a reaching the aluminum electrode pad 32 is formed by heat treatment. In addition, it is preferable that the first insulating layer 36 described above has a surface layer portion that is softer than the semiconductor chip side.

次に、図３の工程（Ｇ）に示すように、第１非貫通孔１３６ａ内に銅めっきを充填してビア１４２を形成すると共に、第１絶縁層１３６上に導体回路１４３を形成する。これらは、無電解めっきにより形成する。 Next, as shown in step (G) of FIG. 3, the vias 142 are formed by filling the first non-through holes 136 a with copper plating, and the conductor circuits 143 are formed on the first insulating layer 136. These are formed by electroless plating.

次に、図４の工程（Ｈ）に示すように熱硬化性のエポキシ樹脂又はポリイミド樹脂を塗布してから、乾燥処理を行った後、図４の工程（Ｉ）に示すようにレーザにより導体回路１４３へ至る非貫通孔を穿設し、表面の粗化処理を行った後に、加熱することで第２の非貫通孔２３６ａを有する第２絶縁層２３６を形成する。 Next, after applying a thermosetting epoxy resin or polyimide resin as shown in the step (H) of FIG. 4 and performing a drying process, the conductor is formed by a laser as shown in the step (I) of FIG. A second insulating layer 236 having a second non-through hole 236a is formed by heating after the non-through hole reaching the circuit 143 is formed and the surface is roughened.

次に、図４の工程（Ｊ）に示すように、半導体チップ３０にパラジウム触媒（アトテック製）を付与した後、無電解めっき液に浸漬し、第２絶縁層２３６の表面に均一に無電解銅めっき膜２４３を形成する。その後、パラジウム触媒（アトテック製）を付与することにより、無電解めっき膜２４３にＰｂの触媒核を付与する。 Next, as shown in step (J) of FIG. 4, after a palladium catalyst (manufactured by Atotech) is applied to the semiconductor chip 30, it is immersed in an electroless plating solution and uniformly electroless on the surface of the second insulating layer 236. A copper plating film 243 is formed. Thereafter, a Pb catalyst nucleus is imparted to the electroless plating film 243 by imparting a palladium catalyst (manufactured by Atotech).

図４の工程（Ｋ）に示すようにＰＥＴ（ポリエチレンテレフタレイト）フィルム２４５αを無電解めっき膜２４３の上に貼り付ける。そして、レーザにより該ＰＥＴフィルム２４５αに第２の非貫通孔２３６ａを開放する開口を設け、図４の工程（Ｍ）に示すように開口２４５ａを備えるレジスト２４５を形成する。本実施形態では、ＰＥＴフィルムを用い、レーザで開口２４５ａを穿設するため、廉価にレジスト２４５を形成することができる。 As shown in step (K) of FIG. 4, a PET (polyethylene terephthalate) film 245α is pasted on the electroless plating film 243. Then, an opening for opening the second non-through hole 236a is provided in the PET film 245α by a laser, and a resist 245 having the opening 245a is formed as shown in step (M) of FIG. In the present embodiment, the resist 245 can be formed at a low cost because a PET film is used and the opening 245a is formed by a laser.

半導体チップ３０を電解めっき液に浸漬し、無電解銅めっき膜２４３を介して電流を流すことで、図５の工程（Ｎ）に示すように第２非貫通孔２３６ａ内に銅を充填して銅めっきポスト２３９を形成する。この銅めっきポストを第２の非貫通孔２３６ａ内に電解めっきにて銅を充填して形成するため、高さの高い銅めっきポストを廉価に構成することができる。また、電解めっきを用いるため、無電解めっきと比較して半導体チップを強アルカリの無電解めっき液に漬ける時間が短くなり、半導体チップ上の回路を破損する危険性が低下する。 By immersing the semiconductor chip 30 in the electrolytic plating solution and flowing a current through the electroless copper plating film 243, the second non-through hole 236a is filled with copper as shown in step (N) of FIG. A copper plating post 239 is formed. Since this copper plating post is formed by filling copper into the second non-through hole 236a by electrolytic plating, a high-quality copper plating post can be constructed at a low cost. In addition, since electrolytic plating is used, the time for immersing the semiconductor chip in a strong alkaline electroless plating solution is shortened compared to electroless plating, and the risk of damaging the circuit on the semiconductor chip is reduced.

次に、図５の工程（Ｏ）に示すように、銅めっきポスト２３９の上に半田をめっきにより析出し、半田バンプ４４を形成する。本実施形態では、ＰＥＴフィルム（レジスト）２４５を用いるため、マスクが不要となり、半田バンプを廉価に形成することができる。ここでは、半田めっきを用いたが、この代わりに半田印刷を用いることもできる。なお、バンプの高さとしては、３〜６０μｍが望ましい。この理由は、３μｍ未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、６０μｍを越えると、バンプが溶融した際に横方向に拡がってショートの原因となる。 Next, as shown in step (O) in FIG. 5, solder is deposited on the copper plating posts 239 by plating to form solder bumps 44. In this embodiment, since a PET film (resist) 245 is used, a mask is not necessary, and solder bumps can be formed at low cost. Although solder plating is used here, solder printing can be used instead. The bump height is preferably 3 to 60 μm. The reason for this is that if the thickness is less than 3 μm, variation in bump height cannot be allowed due to the deformation of the bump, and if it exceeds 60 μm, when the bump melts, it spreads in the lateral direction and causes a short circuit. .

最後に、図５工程（Ｐ）に示すようにレジスト２４５を除去した後、レジスト下の無電解銅めっき膜２４３をライトエッチングにより剥離することでバンプ形成を完了する。 Finally, as shown in FIG. 5P, after removing the resist 245, the electroless copper plating film 243 under the resist is peeled off by light etching to complete the bump formation.

半導体チップ３０のバンプ４４と基板５０のパッド５２が対応するように、半導体チップ３０を載置させて、リフローすることにより、図１に示すように半導体チップ３０を基板５０に取り付ける。 The semiconductor chip 30 is mounted on the substrate 50 as shown in FIG. 1 by placing and reflowing the semiconductor chip 30 so that the bumps 44 of the semiconductor chip 30 correspond to the pads 52 of the substrate 50.

引き続き、本発明の第２実施形態に係る半導体チップ及び半導体チップの製造方法について図を参照して説明する。
図６は本発明の第２実施形態に係る半導体チップを示している。上述した第１実施形態では、リフローにより半田バンプ４４と基板５０のパッド５２とを接続した。これに対して、第２実施形態の半導体チップでは、半導体チップと基板５０との間に配設された接着剤２４８により接続を取る。 Subsequently, a semiconductor chip and a method for manufacturing the semiconductor chip according to the second embodiment of the present invention will be described with reference to the drawings.
FIG. 6 shows a semiconductor chip according to the second embodiment of the present invention. In the first embodiment described above, the solder bumps 44 and the pads 52 of the substrate 50 are connected by reflow. On the other hand, in the semiconductor chip of the second embodiment, connection is established by the adhesive 248 disposed between the semiconductor chip and the substrate 50.

引き続き、図７、図８を参照して第２実施形態に係る半導体チップ３０の製造方法について説明する。
先ず、図７の工程（Ａ）に示す半導体チップに対して、図７の工程（Ｂ）に示すように絶縁樹脂を塗布する。この絶縁樹脂としては、感光性のエポキシ樹脂やポリイミド樹脂を使用することができる。次に、図７の工程（Ｃ）に示すように乾燥処理を行った後、露光・現像を行い第１非貫通孔１３６ａを形成する。加熱処理してアルミニウム電極パッド３２に至る第１非貫通孔１３６ａを有する第１絶縁層１３６を形成する。 Next, a method for manufacturing the semiconductor chip 30 according to the second embodiment will be described with reference to FIGS.
First, an insulating resin is applied to the semiconductor chip shown in step (A) of FIG. 7 as shown in step (B) of FIG. As this insulating resin, a photosensitive epoxy resin or polyimide resin can be used. Next, after performing a drying process as shown in step (C) of FIG. 7, exposure and development are performed to form first non-through holes 136a. A first insulating layer 136 having a first non-through hole 136a reaching the aluminum electrode pad 32 is formed by heat treatment.

次に、図７の工程（Ｄ）に示すように、アルミニウム電極パッド３２の表面にニッケルめっき層或いはニッケルと銅との複合めっき層の析出を容易ならしめるジンケート処理を施す。このジンケート処理としては、例えば、半導体チップ３０を常温で１０〜３０秒間、金属塩である酸化亜鉛と還元剤としての水酸化ナトリウムの混合液中に浸漬することにより行うことができる。 Next, as shown in step (D) of FIG. 7, a zincate treatment for facilitating precipitation of a nickel plating layer or a composite plating layer of nickel and copper is performed on the surface of the aluminum electrode pad 32. This zincate treatment can be performed, for example, by immersing the semiconductor chip 30 in a mixed solution of zinc oxide as a metal salt and sodium hydroxide as a reducing agent at room temperature for 10 to 30 seconds.

引き続き、図８の工程（Ｅ）に示すように、半導体チップ３０をニッケル無電解めっき液中に浸けて、アルミニウム電極パッド３２の表面にニッケルめっき層３８を析出させる。なお、このニッケルめっき層を形成する工程は省略しても後述する複合めっき層をアルミニウム電極パッド３２に直接形成することも可能である。 Subsequently, as shown in step (E) of FIG. 8, the semiconductor chip 30 is immersed in a nickel electroless plating solution to deposit a nickel plating layer 38 on the surface of the aluminum electrode pad 32. Even if the step of forming the nickel plating layer is omitted, a composite plating layer described later can be directly formed on the aluminum electrode pad 32.

そして、図８の工程（Ｆ）に示すように、該半導体チップ３０を、ニッケル−銅の複合めっき液に浸漬し、ニッケルめっき層３８の上に０．０１〜５μｍのニッケル−銅の複合めっき層４０を形成する。この複合めっき層をニッケルが１〜６０重量％、残部を主として銅とすることで、アルミニウム電極パッドに複合めっき層を形成できるようにするのに加えて、表面に銅めっきを容易に形成できるようにする。また、複合めっき層の厚さを０．０１μｍ以上にすることで、表面に銅めっきを形成することが可能になる。他方、５μｍ以下にすることで、短時間で析出することができる。 Then, as shown in step (F) of FIG. 8, the semiconductor chip 30 is immersed in a nickel-copper composite plating solution, and a nickel-copper composite plating of 0.01 to 5 μm is formed on the nickel plating layer 38. Layer 40 is formed. In addition to enabling the composite plating layer to be formed on the aluminum electrode pad by making the composite plating layer 1 to 60% by weight of nickel and the balance being mainly copper, the copper plating can be easily formed on the surface. To. Moreover, it becomes possible to form copper plating on the surface by setting the thickness of the composite plating layer to 0.01 μm or more. On the other hand, it can precipitate in a short time by setting it as 5 micrometers or less.

以下、図３〜図５を参照して上述した第１実施形態と同様に、ビア１４２及び導体回路１４３を形成し、該導体回路１４３上に第２絶縁層２３６の銅めっきポスト２３９を形成し、更に、銅めっきポスト２３９に半田バンプ４４を形成する。 Thereafter, as in the first embodiment described above with reference to FIGS. 3 to 5, the via 142 and the conductor circuit 143 are formed, and the copper plating post 239 of the second insulating layer 236 is formed on the conductor circuit 143. Further, solder bumps 44 are formed on the copper plating posts 239.

最後に、工程（Ｇ）に示すように、該レジスト層３６のバンプ４４側の表面全面、または、基板５０側の表面全面に、樹脂を塗布して、乾燥し、未硬化樹脂からなる接着剤層２４８を形成する。 Finally, as shown in step (G), a resin is applied to the entire surface of the resist layer 36 on the bump 44 side or the entire surface on the substrate 50 side, dried, and an adhesive made of an uncured resin. Layer 248 is formed.

接着剤層４６は、有機系接着剤からなることが望ましく、有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェノレンエーテル（ＰＰＥ： Polyphenylen ether）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン樹脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。 The adhesive layer 46 is preferably made of an organic adhesive. Examples of the organic adhesive include epoxy resin, polyimide resin, thermosetting polyphenolene ether (PPE), epoxy resin, and thermoplastic resin. It is desirable to be at least one resin selected from a composite resin, a composite resin of an epoxy resin and a silicone resin, and a BT resin.

有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコート、スクリーン印刷などを使用できる。また、接着剤層の形成は、接着剤シートをラミネートすることによってもできる。接着剤層の厚さは、５〜５０μm が望ましい。接着剤層は、取扱が容易になるため、予備硬化（プレキュア）しておくことが好ましい。 Curtain coaters, spin coaters, roll coaters, spray coats, screen printing, and the like can be used as a method for applying an uncured resin that is an organic adhesive. The adhesive layer can also be formed by laminating an adhesive sheet. The thickness of the adhesive layer is desirably 5 to 50 μm. Since the adhesive layer is easy to handle, it is preferable to pre-cure the adhesive layer.

工程（Ｈ）に示すように、半導体チップ３０と基板５０とを、熱プレスを用いて加熱し加圧プレスすることにより、半導体チップ３０と基板５０とを接着する。ここでは、先ず、加圧されることで、該半導体チップ３０のバンプ４４が、該バンプ４４と基板５０のパッド５２との間に介在している未硬化の接着剤（絶縁性樹脂）を周囲に押し出し、該バンプ４４がパッド５２と当接し両者の接続を取る。更に、加圧と同時に加熱されることで、接着剤層４６が硬化し、半導体チップ３０と基板５０との間で強固な接着が行われる。なお、熱プレスとしては、真空熱プレスを用いることが好適である。これにより図６を参照して上述した半導体チップ３０の基板５０への取り付けが完成する。 As shown in step (H), the semiconductor chip 30 and the substrate 50 are bonded to each other by heating and pressing the semiconductor chip 30 and the substrate 50 using a hot press. Here, the bumps 44 of the semiconductor chip 30 first surround the uncured adhesive (insulating resin) interposed between the bumps 44 and the pads 52 of the substrate 50 by being pressurized. The bumps 44 come into contact with the pads 52 and are connected to each other. Furthermore, the adhesive layer 46 is cured by being heated simultaneously with the pressurization, and strong bonding is performed between the semiconductor chip 30 and the substrate 50. Note that a vacuum hot press is preferably used as the hot press. Thereby, the attachment of the semiconductor chip 30 described above with reference to FIG. 6 to the substrate 50 is completed.

３０半導体チップ
３２アルミニウム電極パッド
３４パッシベーション膜
３８ニッケルめっき層
４０複合めっき層
４４半田バンプ
５０基板
５２パッド
１３６第１絶縁層
１３６ａ第１非貫通孔
１４２ビア
１４３導体回路
２３６第２絶縁層
２３６ａ第２非貫通孔
２３９銅めっきポスト 30 Semiconductor chip 32 Aluminum electrode pad 34 Passivation film 38 Nickel plating layer 40 Composite plating layer 44 Solder bump 50 Substrate 52 Pad 136 First insulating layer 136a First non-through hole 142 Via 143 Conductor circuit 236 Second insulating layer 236a Second non-layer Through hole 239 Copper plating post

Claims

A first insulating layer and a second insulating layer are formed on the surface of the semiconductor chip on the electrode pad side,
The first insulating layer is made of a thermosetting resin cured so that the surface layer portion is softer than the semiconductor chip side,
The first insulating layer is provided with a first non-through hole that leads to the electrode pad having a tapered shape whose diameter increases toward the opening end by laser processing . Filled vias are connected to the electrode pads are formed and conductor circuits connected to the vias are formed on the surface of the first insulating layer,
The second insulating layer is provided with a second non-through hole leading to the conductor circuit, and the second non-through hole is filled with copper plating ,
The electrode pad is a zincate-treated aluminum electrode pad, and the via made of copper plating is formed on the electrode pad via a composite plating layer of nickel and copper. .

A semiconductor chip manufacturing method in which a copper plating post including at least the following steps (1) to (8) is formed :
(1) A step of forming a composite plating layer of nickel and copper after the zincate treatment is performed on the surface of the aluminum electrode pad of the semiconductor chip;
(2) A first insulating layer made of a thermosetting resin is provided on the surface of the composite plating layer of the semiconductor chip.
The laser is formed so that the surface layer portion is hardened to be softer than the semiconductor chip side, and then the first non-through hole reaching the composite plating layer has a taper shape whose diameter increases toward the opening end. The process of forming with,
(3) said to form the the filled vias with copper plating on the first non-through hole, forming a conductor circuit connected to the vias on the surface of the first insulating layer,
(4) the first surface of the insulating layer to form a second insulating layer of an insulating resin and then forming a second non-through hole reaching the conductive circuit,
(5) forming an electroless copper plating layer on the entire surface of the semiconductor chip on the aluminum electrode pad side;
(6) forming a plating resist layer made of an insulating resin on the surface of the electroless copper plating layer of the semiconductor chip, and then forming an opening reaching the electroless copper plating layer on the second non-through hole;
(7) Filling the second non-through hole with copper by electrolytic plating and forming a copper plating post;
(8) A step of removing the plating resist layer and then subjecting the electroless copper plating layer under the resist layer to a light etching process.

A semiconductor chip manufacturing method in which a copper plating post including at least the following steps (1) to (8) is formed :
(1) A first insulating layer made of a thermosetting resin is formed on the surface of the aluminum electrode pad of the semiconductor chip by curing so that the surface layer portion is softer than the semiconductor chip side, and then the aluminum electrode pad A step of forming the first non-through hole leading to a laser with a taper shape whose diameter increases toward the opening end ,
(2) forming a composite plating layer of nickel and copper after the zincate treatment is performed on the surface of the aluminum electrode pad of the semiconductor chip;
(3) said to form the the filled vias with copper plating on the first non-through hole, forming a conductor circuit connected to the vias on the surface of the first insulating layer,
(4) the first surface of the insulating layer to form a second insulating layer of an insulating resin and then forming a second non-through hole reaching the conductive circuit,
(5) forming an electroless copper plating layer on the entire surface of the semiconductor chip on the aluminum electrode pad side;
(6) forming a plating resist layer made of an insulating resin on the surface of the electroless copper plating layer of the semiconductor chip, and then forming an opening reaching the electroless copper plating layer on the second non-through hole;
(7) Filling the second non-through hole with copper by electrolytic plating and forming a copper plating post;
(8) A step of removing the plating resist layer and then subjecting the electroless copper plating layer under the resist layer to a light etching process.

Composite plating layer of the nickel and copper, nickel 1-60% by weight, and the balance being primarily a composite of copper, according to claim 2 or 3 thickness is characterized by a 0.01~5μm Semiconductor chip manufacturing method.

5. The method of manufacturing a semiconductor chip according to claim 2 , wherein the copper plating post has a height of 5 to 250 μm and a diameter of 20 to 300 μm.