JP4880150B2

JP4880150B2 - Ｍｉｓ電界効果トランジスタ及びその製造方法

Info

Publication number: JP4880150B2
Application number: JP2001295630A
Authority: JP
Inventors: 白土猛英
Original assignee: 白土猛英
Priority date: 2001-09-27
Filing date: 2001-09-27
Publication date: 2012-02-22
Anticipated expiration: 2021-09-27
Also published as: JP2003101016A

Description

【０００１】
【産業上の利用分野】
本発明はＳＯＩ構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に、容易な製造プロセスにより、低コストな疑似ＳＯＩ基板を形成し、この疑似ＳＯＩ基板に、高速、低電力、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体装置を形成することに関する。
従来、ＳＯＩ構造の半導体装置に関しては、均一な単結晶を持つ半導体基板を酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせＳＯＩウエハーを使用した半導体集積回路が実用化されつつあるが、２枚の半導体基板を使用すること及び完全空乏化するために極めて薄いＳＯＩ基板を形成しなければならないこと等から歩留りが悪く、市販されている貼り合わせＳＯＩウエハーは極めてコスト高であるという欠点がある。
また通常の半導体基板（バルクウエハー）に酸素イオンを注入して高温の熱処理によりバルクウエハー内部に酸化膜を形成する、いわゆるＳＩＭＯＸ法によるＳＯＩ基板の形成においては、高価な高ドーズイオン注入マシンの購入、長時間の製造工程によるコスト高及び大口径ウエハーの使用における特性の不安定性の問題等の欠点があった。
現状では、コスト高の問題を無視して、極めて高速化及び低電力化を要する携帯機器やアナログ／デジタル混載のシステムＬＳＩ用に限り実用化しており、いずれもＳＯＩウエハーを使用して慣例的なサイドウオールを利用したＬＤＤ構造のショートチャネルのＭＩＳ電界効果トランジスタを周囲を絶縁膜で分離されたＳＯＩ基板に形成したもので、接合容量、空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、一方薄膜のＳＯＩ基板に形成するためソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないという欠点があった。また、ＳＯＩ基板下の導電体（半導体基板又は下層配線）にゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
そこで、高速大容量通信用あるいは携帯情報端末用の半導体集積回路の製造を可能とする、低コストで、しかも容易なプロセスによりＳＯＩ構造が形成でき、さらなる高集積、高速、低電力及び高性能が達成できるショートチャネルのＭＩＳ電界効果トランジスタを形成できる手段が要望されている。
【０００２】
【従来の技術】
図２２は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51はｐ型のシリコン基板、52は貼り合わせ用酸化膜、53はｐ型のＳＯＩ基板、54は素子分離領域形成用トレンチ及び埋め込み酸化膜、55はｎ型ソースドレイン領域、56はｎ⁺ 型ソースドレイン領域、57はゲート酸化膜（SiO₂）、58はゲート電極（ＷSi／PolySi）、59は下地酸化膜、60はサイドウオール（SiO₂）、61は不純物ブロック用酸化膜、62はＢＰＳＧ膜、63はバリアメタル（Ti／TiN ）、64はプラグ（Ｗ）、65はバリアメタル（Ti／TiN ）、66はAlCu配線、67はバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板53が形成され、このｐ型のＳＯＩ基板53にはＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし薄膜のＳＯＩ基板に形成するため、ソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割りには高速化が達成されていないという欠点があった。
また、ＳＯＩ基板下の導電体（半導体基板又は下層配線）にゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
さらに、このようなＳＯＩ構造をつくるために、市販されている貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍〜５倍程度と極めてコスト高であるという欠点があった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部に酸化膜を形成する、いわゆるＳＩＭＯＸ法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、導電プラグ形成用の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、導電プラグとのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗及びゲート電極の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと、ＣーＭＯＳを形成する場合またはＳＯＩ基板下にゲート電極に印加される電圧と異なる電圧が印加される下層配線が存在する場合、バックチャネルリークを防止できないことによる高信頼性が得られなかったこと、ＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても、現状の技術においてはかなりのコスト高になるため、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったことである。
【０００４】
【課題を解決するための手段】
上記課題は、半導体基板と、前記半導体基板上に選択的に積層された半導体層と、前記半導体層の対向する２側面の一部にそれぞれ接して設けられた対向する一対の導電膜（ソースドレイン領域の一部）と、前記導電膜（ソースドレイン領域の一部）との接触部の前記半導体層にそれぞれ設けられた不純物ソースドレイン領域と、少なくとも前記半導体層の残りの1側面にゲート絶縁膜を介して設けられたゲート電極と、前記半導体層、前記導電膜（ソースドレイン領域の一部）及び前記ゲート電極の残りの側面及び底面に周設された絶縁膜とを備え、前記半導体層と前記導電膜（ソースドレイン領域の一部）とが接触する側面と、前記半導体層と前記導電膜（ソースドレイン領域の一部）の直下部に設けられた前記絶縁膜とが接触する側面が、垂直方向に一致し、且つ前記半導体層、前記導電膜（ソースドレイン領域の一部）、前記導電膜（ソースドレイン領域の一部）の側面に設けられた前記絶縁膜及び前記ゲート電極の上面が同じ高さを有している本発明のＭＩＳ電界効果トランジスタによって解決される。
【０００５】
【作用】
即ち、本発明の主要なＭＩＳ電界効果トランジスタにおいては、半導体基板上に積層された絶縁膜に選択的に設けられた半導体基板の露出部にエピタキシャル半導体層が設けられ、このエピタキシャル半導体層の対向する２側面の一部に接し、絶縁膜の一部に設けられた一対の第１の開孔部を埋め込んだ、バリアメタルを有する導電膜（メタルソースドレイン領域）が設けられ、バリアメタルを有する導電膜とエピタキシャル半導体層の接触部に高濃度及び低濃度のソースドレイン領域が設けられ、エピタキシャル半導体層の残りの１側面の一部に接し、エピタキシャル半導体層よりやや幅広に且つ第１の開孔部より深く、絶縁膜の一部に設けられた第２の開孔部の側面及び底面にゲート絶縁膜が設けられ、このゲート絶縁膜を介してバリアメタルを有するゲート電極が第２の開孔部に平坦に埋め込まれており、エピタキシャル半導体層の残りの側面、バリアメタルを有する導電膜の底面及び残りの側面且つゲート絶縁膜を介してバリアメタルを有するゲート電極の底面及び残りの側面に絶縁膜が周設されているラテラル疑似ＳＯＩ構造（慣例的な垂直方向に絶縁膜で島状に分離されたＳＯＩ構造ではなく、一部が基板に直結した、横方向に絶縁分離された疑似ＳＯＩ構造で、素子特性はほとんどかわらない）の側面メタルゲート型のＭＩＳ電界効果トランジスタが形成されている。
したがって、高価なＳＯＩウエハーあるいはＳＩＭＯＸによるＳＯＩ構造を形成せずに、半導体基板上に平易なプロセスにより、１側面にゲート酸化膜を介しゲート電極を有し、対向する側面に絶縁膜を有する微小な部分エピタキシャル半導体層を疑似ＳＯＩ基板とする横型側面動作のＭＩＳ電界効果トランジスタを形成することができる。また成長する部分エピタキシャル半導体層の表面占有面積を極めて微小に形成できるため、完全空乏型の疑似ＳＯＩ基板及びショートチャネル化が容易に形成できる。また成長する部分エピタキシャルシリコン層の積層厚さにより十分なチャネル幅を高集積に確保することが可能である。またエピタキシャル半導体層にはチャネル領域、極めて微小な高濃度及び低濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく、残りの側面及び底面を絶縁膜で周設された低抵抗の導電膜（メタルソースドレイン領域）で形成できるため、ソースドレイン領域の接合容量及び抵抗の低減が可能である。また高誘電率を有するTa₂O₅ をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とエピタキシャル半導体層間の微少な電流リークの改善及びゲート容量の低減も可能である。また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に形成できることにより、半導体層である多結晶シリコン膜を使用せずに、低抵抗な低融点金属からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化が可能である。また薄膜の疑似ＳＯＩ基板にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、反転層と基板との間の空乏層容量を無くすことが可能であり、また金属からなるゲート電極使用により、ゲート電極での空乏層容量も除去できるので、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減でき、低電力化を可能にすることもできる。また素子分離領域の絶縁膜、エピタキシャル半導体層、メタルソースドレイン領域及びゲート電極部の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することも可能となる。またメタルソースドレイン領域及びゲート電極への配線体との接続を微細な面積で表面から容易に形成することも可能である。
即ち、高速、低電力、高信頼、高性能及び高集積を併せ持つ半導体集積回路の形成を可能とする部分エピタキシャル半導体層によるラテラル疑似ＳＯＩ構造の側面メタルゲート型のＭＩＳ電界効果トランジスタを得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図１は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図、図２は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）、図３は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）、図４は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（ｒ−ｒ矢視断面図）、図５は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式平面図、図６は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図（ｑ−ｑ矢視断面図）、図７は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式平面図、図８は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（ｑ−ｑ矢視断面図）、図９は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式平面図、図１０は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（ｐ−ｐ矢視断面図）、図１１は本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図、図１２は本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図、図１３は本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式平面図、図１４は本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図（ｐ−ｐ矢視断面図）、図１５は本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図（ｑ−ｑ矢視断面図）、図１６〜図２１は本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、破線は図面をわかりやすくするために加えたもので、紙面に垂直方向の若干手前あるいは奥にある物を表している。また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図４は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例（図１は模式平面図、図２はｐ−ｐ矢視断面図、図３はｑ−ｑ矢視断面図、図４はｒ−ｒ矢視断面図）で、ｐ型のシリコン基板上に成長した部分エピタキシャルシリコン層を疑似ＳＯＩ基板として形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は10¹⁵cm^-3程度のｐ型のシリコン基板、２は素子分離領域の絶縁膜兼メタルソースドレイン領域及びゲート電極下の絶縁膜（SiO₂）、３は表面が縦100nm 横120nm 程度の矩形状のｐ型のエピタキシャルシリコン層、４は10¹⁷cm^-3程度のｎ型ソースドレイン領域、５は10²⁰cm^-3程度のｎ⁺ 型ソースドレイン領域、６は20nm程度のバリアメタル（TiN ）、７は深さ５μm程度の導電膜（メタルソースドレイン領域、Ｗ）、８は12nm程度のゲート酸化膜（SiO₂／Ta₂O₅ ）、９は20nm程度のバリアメタル（TiN ）、10はゲート長120 nm程度のゲート電極（Al）、11は600 nm程度の燐珪酸ガラス（PSG ）膜、12は20nm程度のバリアメタル（TiN ）、13は導電プラグ（Ｗ）、14は50nm程度のバリアメタル（TiN ）、15は500 nm程度のAlCu配線、16は50nm程度のバリアメタル（TiN ）を示している。
同図においては、ｐ型のシリコン基板１上に積層された酸化膜２に選択的に設けられたｐ型のシリコン基板１の露出部にｐ型のエピタキシャルシリコン層３が設けられ、このエピタキシャルシリコン層３の対向する２側面の一部に接し、絶縁膜２の一部に設けられた一対の第１の開孔部を埋め込んだ、バリアメタル（TiN ）６を有する導電膜（メタルソースドレイン領域、Ｗ）７が設けられ、バリアメタル６を有する導電膜７とエピタキシャルシリコン層３の接触部にｎ⁺ 型及びｎ型のソースドレイン領域（４、５）が設けられ、エピタキシャルシリコン層３の残りの１側面の一部に接し、エピタキシャルシリコン層３よりやや幅広く且つ第１の開孔部より深く、絶縁膜２の一部に設けられた第２の開孔部の側面及び底面にゲート酸化膜（SiO₂／Ta₂O₅ ）８が設けられ、このゲート酸化膜８を介してバリアメタル（TiN ）９を有するゲート電極（Al）10が第２の開孔部に平坦に埋め込まれており、エピタキシャルシリコン層３の残りの側面、バリアメタル６を有する導電膜７の底面及び残りの側面且つゲート酸化膜８を介してバリアメタル９を有するゲート電極10の底面及び残りの側面に酸化膜２が周設されているラテラル疑似ＳＯＩ構造の側面メタルゲート型のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。またメタルソースドレイン領域及びゲート電極における配線体との電極コンタクト部は共にエピタキシャルシリコン層の幅より広く形成されている。（本願発明におけるメタルソースドレイン領域とは、シリコン半導体基板に形成した不純物領域と金属膜との化合物［サリサイド］からなる慣例的なメタルソースドレイン領域とは異なり不純物領域を含まない金属膜又は合金膜のみの領域である。）
したがって、高価なＳＯＩウエハーあるいはＳＩＭＯＸによるＳＯＩ構造を形成せずに、半導体基板上に平易なプロセスにより、１側面にゲート酸化膜を介しゲート電極を有し、対向する側面に絶縁膜を有する微小な部分エピタキシャルシリコン層を疑似ＳＯＩ基板とする横型側面動作のＭＩＳ電界効果トランジスタを形成することができる。また成長する部分エピタキシャルシリコン層の表面占有面積を極めて微小に形成できるため、完全空乏型の疑似ＳＯＩ基板及びショートチャネル化が容易に形成できる。（表面の１方向がチャネル長を規定［厳密には不純物ソースドレイン領域の間隔により画定］し、垂直方向が完全空乏型が可能なＳＯＩ基板厚を規定する。）また成長する部分エピタキシャルシリコン層の積層厚さにより十分なチャネル幅を高集積に確保することが可能である。（メタルソースドレイン領域の深さにより、チャネル幅を規定し、厳密には不純物ソースドレイン領域の深さにより画定する。）またエピタキシャルシリコン層にはチャネル領域、極めて微小な高濃度及び低濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく、残りの側面及び底面を絶縁膜で周設された低抵抗の導電膜（メタルソースドレイン領域）で形成できるため、ソースドレイン領域の接合容量及び抵抗の低減が可能である。また高誘電率を有するTa₂O₅ をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とエピタキシャルシリコン層間の微少な電流リークの改善及びゲート容量の低減も可能である。また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に形成できることにより、半導体層である多結晶シリコン膜を使用せずに、低抵抗な低融点金属（Al）からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化が可能である。また薄膜の疑似ＳＯＩ基板にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、反転層と基板との間の空乏層容量を無くすことが可能であり、また金属からなるゲート電極使用により、ゲート電極での空乏層容量も除去できるので、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減でき、低電力化を可能にすることもできる。また素子分離領域の絶縁膜、エピタキシャルシリコン層、メタルソースドレイン領域及びゲート電極部の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することも可能となる。またメタルソースドレイン領域及びゲート電極への配線体との接続を微細な面積で表面から容易に形成することも可能である。
この結果、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に形成した部分エピタキシャル半導体層を疑似ＳＯＩ基板として使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つ部分エピタキシャル半導体層によるラテラル疑似ＳＯＩ構造の側面メタルゲート型のＭＩＳ電界効果トランジスタを形成することができる。
【０００７】
図５及び図６は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例（図５は模式平面図、図６はｑ−ｑ矢視断面図）で、ｐ型のシリコン基板上に成長した部分エピタキシャルシリコン層を疑似ＳＯＩ基板として形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜16は第１の実施例と同じ物を示している。
同図においては、エピタキシャルシリコン層３の両側面にゲート酸化膜８を介してバリアメタル（TiN ）９を有するゲート電極（Al）10が設けられている以外は第１の実施例と同じ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果を得ることができる以外に、反対側面におけるサイドチャネルの発生による微少な電流リーク（通常のＳＯＩ構造のＭＩＳ電界効果トランジスタにおいては構造上制御が難しい、バックチャネルの発生による微少な電流リークに相当）を容易に防止できるばかりでなく、ゲート電極で制御されたチャネルを両側面に形成できるために、より多くの電流を流すことができ、より高速化が可能となる。
【０００８】
図７及び図８は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例（図７は模式平面図、図８はｑ−ｑ矢視断面図）で、ｐ型のシリコン基板上に成長した部分エピタキシャルシリコン層を疑似ＳＯＩ基板として形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１〜16は第１の実施例と同じ物を、17はｎ型のエピタキシャルシリコン層、18はｐ⁺ 型ソースドレイン領域を示している。
同図においては、バリアメタル９を有する共通のゲート電極10を設け、第１の実施例と全く同一構造のＮチャネルのＭＩＳ電界効果トランジスタがｐ型のシリコン基板１に部分的に形成されたｐ型のエピタキシャルシリコン層３に形成され、ホットキャリア効果が生じないため、低濃度ソースドレイン領域を除去した以外は同じ構造のＰチャネルのＭＩＳ電界効果トランジスタがｐ型のシリコン基板１に部分的に形成されたｎ型のエピタキシャルシリコン層17に形成されている。図示されてはいないが、ゲート電極がｐ型のエピタキシャルシリコン層３及びｎ型のエピタキシャルシリコン層17の両側面に存在してもよい。
本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１の実施例と同じ効果を得ることができ、また半導体基板に形成する慣例的なツインタブによるＣ−ＭＯＳ型半導体集積回路に比較し、より高集積に形成できる。
【０００９】
図９及び図１０は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例（図９は模式平面図、図１０はｐ−ｐ矢視断面図）で、ｐ型のシリコン基板上に成長した部分エピタキシャルシリコン層を疑似ＳＯＩ基板として形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１〜18は第１及び第３の実施例と同じ物を、7aはメタルドレイン領域、7bはメタルソース領域を示している。
同図においては、レイアウトは異なるが、第３の実施例と同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されているのみならず、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタとを分離する絶縁膜による素子分離領域を形成せずに異チャネル間に共通のメタルドレイン領域７a を形成した極めて高集積なＣ−ＭＯＳの基本回路（Ｃ−ＭＯＳのインバータ等に有効）が形成されている。図示されてはいないが、ゲート電極がｐ型のエピタキシャルシリコン層３及びｎ型のエピタキシャルシリコン層17の両側面に存在してもよい。
本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１の実施例と同じ効果を得ることができるばかりでなく、極めて高集積なＣ−ＭＯＳ型半導体集積回路を得ることが可能となる。
【００１０】
図１１は本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図で、ｐ型のシリコン基板上に成長した部分エピタキシャルシリコン層を疑似ＳＯＩ基板として形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１〜18は第１及び第３の実施例と同じ物を、19はｐ型不純物領域、20はｎ型不純物領域を示している。
同図においては、ｐ型のシリコン基板１に選択的に設けられたｐ型不純物領域上に形成されたｐ型のエピタキシャルシリコン層３に第１の実施例と全く同一構造のＮチャネルのＭＩＳ電界効果トランジスタが形成され、ｐ型のシリコン基板１に選択的に設けられたｎ型不純物領域上に形成されたｎ型のエピタキシャルシリコン層17にホットキャリア効果が生じないため、低濃度ソースドレイン領域を除去した以外は同じ構造のＰチャネルのＭＩＳ電界効果トランジスタが形成されており、エピタキシャルシリコン層を成長する際の不純物のはい上がった領域（19、20）をそれぞれのチャネルストッパーとして微少な電流リークを防止したものである。本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１の実施例と同じ効果を得ることができ、また微少な電流リークを防止でき、さらなる高信頼性を可能にすることができる。
【００１１】
図１２は本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図で、ｐ型のシリコン基板上に成長した部分エピタキシャルシリコン層を疑似ＳＯＩ基板として形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１〜18は第１及び第３の実施例と同じ物を示している。
同図においては、ｐ型のシリコン基板１上に形成されたｐ型のエピタキシャルシリコン層３に第１の実施例と全く同一構造のＮチャネルのＭＩＳ電界効果トランジスタが形成され、ｐ型のシリコン基板１上に形成されたｎ型のエピタキシャルシリコン層17にホットキャリア効果が生じないため、低濃度ソースドレイン領域を除去した以外は同じ構造で、バリアメタル６を有するメタルソースドレイン領域７及びｐ⁺ ソースドレイン領域18を深く形成しているＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１の実施例と同じ効果を得ることができ、またキャリアの移動度が小さいＰチャネルのＭＩＳ電界効果トランジスタにおいて、集積度を低下させずに、チャネル幅を稼ぐことができ、さらなる高速化を可能にすることができる。
【００１２】
図１３〜図１５は本発明のＭＩＳ電界効果トランジスタにおける第７の実施例（図１３は模式平面図、図１４はｐ−ｐ矢視断面図、図１５はｑ−ｑ矢視断面図）で、ｐ型のシリコン基板上に成長した部分エピタキシャルシリコン層を疑似ＳＯＩ基板として形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜16は第１の実施例と同じ物を示している。
同図においては、ゲート電極幅がバリアメタル６を有する一対のメタルソースドレイン領域７により、ｐ型のエピタキシャルシリコン層に自己整合して形成されている以外は第２の実施例と同じ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１及び第２の実施例と同じ効果を得ることができる以外に、ゲート電極とメタルソースドレイン領域間の容量はやや増加するが、ゲート電極幅及びメタルソースドレイン領域幅の微細化が可能で、より高集積化が可能となる。
【００１３】
次いで本発明に係るＭＩＳ電界効果トランジスタの製造方法の一実施例について図１６〜図２１及び図２を参照して説明する。ただし、ここでは本発明のＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
図１６
ｐ型のシリコン基板１に化学気相成長により、６ μm 程度の酸化膜（SiO₂）２を成長する。次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、酸化膜（SiO₂）２を選択的に５μm程度異方性ドライエッチングする。次いで第１のレジスト（図示せず）はそのままで、選択的に開孔した第２のレジスト（図示せず）を形成し、第１及び第２のレジスト（図示せず）をマスク層として、残された酸化膜（SiO₂）２を選択的に１μm程度異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する。次いで第１及び第２のレジスト（図示せず）を除去する。こうして２段構造を持つ酸化膜（SiO₂）２を形成する。
図１７
次いで露出したｐ型のシリコン基板１上にｐ型のエピタキシャルシリコン層３を酸化膜（SiO₂）２の上段の上面より高くなるように成長する。次いで燐を斜めイオン注入する。連続して砒素を斜めイオン注入する。（この際、閾値電圧を制御するための硼素のイオン注入をおこなってもよい。）
図１８
次いで酸化膜（SiO₂）２の上段の上面がやや削れるくらいまでｐ型のエピタキシャルシリコン層３を化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃ−ａｌＰｏｌｉｓｈｉｎｇ以後ＣＭＰと略称する）する。（酸化膜２の上段の上面より突出した部分のエピタキシャルシリコン層３には全側面及び上面に不純物が導入されてしまうので、対向する２側面以外の不純物導入領域を除去できる程度にエピタキシャルシリコン層３を化学的機械研磨する。）次いで800 ℃程度でN₂アニールを加えることにより、拡散係数の差を利用して若干横方向に拡散させ、ｎ型ソースドレイン領域４及びｎ⁺ 型ソースドレイン領域５を形成する。
図１９
次いでスパッタにより、バリアメタルとなるTiN ６を20nm程度成長する。次いで化学気相成長により、タングステン膜（Ｗ）７を開孔部に十分埋め込める程度成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｗ及びTiN を開孔部に埋め込み、ｎ型ソースドレイン領域４及びｎ⁺ 型ソースドレイン領域５が形成されたｐ型のエピタキシャルシリコン層３の両側にバリアメタル６を有するメタルソースドレイン領域（Ｗ）７を形成する。
図２０
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）、バリアメタル６を有するメタルソースドレイン領域（Ｗ）７及びｐ型のエピタキシャルシリコン層３をマスク層として、選択的に酸化膜（SiO₂）２を5.5μm 程度異方性ドライエッチングする。（少なくともメタルソースドレイン領域に接して形成されたｎ⁺ 型ソースドレイン領域５及びｎ型ソースドレイン領域４より深くなるようにゲート電極形成用の開孔部を形成する。）次いでレジスト（図示せず）を除去する。次いで12nm程度のゲート酸化膜８（SiO₂／Ta₂O₅ ）を成長する。次いで20nm程度のバリアメタル（TiN ）９及びゲート電極となるAl10を連続スパッタにより成長する。次いで化学的機械研磨（ＣＭＰ）により、ゲート電極用の開孔部に平坦に埋め込み、ゲート酸化膜８（SiO₂／Ta₂O₅ ）、バリアメタル（TiN ）９及びゲート電極（Al）10からなる埋め込み側面ゲート電極構造を形成する。図２１
次いで化学気相成長により、500 nm程度の燐珪酸ガラス（PSG ）膜11を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、選択的にＰＳＧ膜11を異方性ドライエッチングしてビアを開孔する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるTiN 12を成長する。次いで化学気相成長により、タングステン膜13を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに埋め込み、導電プラグ（Ｗ）13を形成する。
図２
次いでスパッタにより、バリアメタルとなるTiN 14を50nm程度成長する。次いでスパッタにより、配線となるAl（数％のCuを含む）15を500 nm程度成長する。次いでスパッタにより、バリアメタルとなるTiN 16を50nm程度成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（TiN ）、Al（数％のCuを含む）及びバリアメタル（TiN ）を異方性ドライエッチングしてAlCu配線15を形成する。次いでレジスト（図示せず）を除去し、本願発明の部分エピタキシャルシリコン層を有するラテラル疑似ＳＯＩ構造の側面メタルゲート型のＭＩＳ電界効果トランジスタを完成する。
なお上記説明においては、ｐ型シリコン基板にｐ型のエピタキシャルシリコン層を形成する場合を説明しているが、ｎ型シリコン基板にｎ型のエピタキシャルシリコン層を形成してもよいし、シリコン基板に限らず、化合物半導体基板を使用してもよい。またメタルソースドレイン領域、ゲート電極、バリアメタル、導電プラグ、配線等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用しても差し支えない。
【００１４】
【発明の効果】
以上説明のように本発明によれば、半導体基板上に積層された絶縁膜に選択的に開孔された半導体基板の露出部上に積層された微細なエピタキシャル半導体層を、慣例的な垂直方向のＳＯＩ基板ではなく、横方向（ラテラル）の完全空乏型の疑似ＳＯＩ基板とし、この疑似ＳＯＩ基板に微小な低濃度及び高濃度の不純物ソースドレイン領域が形成され、大部分のソースドレイン領域が高濃度のソースドレイン領域に接する一対の金属層（メタルソースドレイン領域）で形成され、疑似ＳＯＩ基板の１側面にゲート絶縁膜を介して金属層からなるゲート電極が形成され、疑似ＳＯＩ基板の反対側面に絶縁膜が形成（あるいは対向する両側面ともゲート絶縁膜を介してゲート電極が形成）され、メタルソースドレイン領域及びゲート電極の残りの側面及び底面に絶縁膜が周設されているラテラル疑似ＳＯＩ構造のメタルゲート型のＭＩＳ電界効果トランジスタが形成されている。
したがって、高価なＳＯＩウエハーあるいはＳＩＭＯＸによるＳＯＩ構造を形成せずに、半導体基板上に平易なプロセスにより、１側面にゲート酸化膜を介しゲート電極を有し、対向する側面に絶縁膜を有する微小な部分エピタキシャル半導体層を疑似ＳＯＩ基板とする横型側面動作のＭＩＳ電界効果トランジスタを形成することができる。また成長する部分エピタキシャル半導体層の厚さにより十分なチャネル幅を高集積に確保することが可能である。また絶縁膜が周設された導電膜及び微小な不純物領域によりソースドレイン領域を形成できるため、ソースドレイン領域の接合容量及び抵抗の低減が可能である。また厚膜の高誘電率を有するTa₂O₅ をゲート酸化膜として使用できるため、ゲート電極とエピタキシャル半導体層間の微少な電流リークの改善及びゲート容量の低減も可能である。また低抵抗な低融点金属からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化も可能である。また薄膜の疑似ＳＯＩ基板にゲート構造を形成しているので、疑似ＳＯＩ基板を完全に空乏化できること及び金属からなるゲート電極を使用できること等より疑似ＳＯＩ基板及びゲート電極の空乏層容量を除去できるので、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減でき、低電力化を可能にすることもできる。また素子分離領域の絶縁膜、エピタキシャル半導体層、メタルソースドレイン領域及びゲート電極部の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することも可能となる。またメタルソースドレイン領域及びゲート電極への配線体との接続を微細な面積で表面から容易に形成することも可能である。またエピタキシャル半導体層の両側面にゲート絶縁膜を介してゲート電極を形成すれば、ゲート電極で完全に制御されたチャネルを両側面に形成できるために、より多くの電流を流すことができ、より高速化が可能となる。
即ち、高速、低電力、高信頼、高性能及び高集積を併せ持つ半導体集積回路の形成を可能とする部分エピタキシャル半導体層によるラテラル疑似ＳＯＩ構造の側面メタルゲート型のＭＩＳ電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【図１】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図
【図２】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図４】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（ｒ−ｒ矢視断面図）
【図５】本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式平面図
【図６】本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図７】本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式平面図
【図８】本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図９】本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式平面図
【図１０】本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図１１】本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図
【図１２】本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図
【図１３】本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式平面図
【図１４】本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図１５】本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図１６】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１７】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１８】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１９】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図２０】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図２１】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図２２】従来のＭＩＳ電界効果トランジスタの模式側断面図
【符号の説明】
１ｐ型のシリコン(Si)基板
２素子分離領域の絶縁膜兼メタルソースドレイン領域及びゲート電極下の絶縁膜（SiO₂）
３ｐ型エピタキシャルシリコン層
４ｎ型ソースドレイン領域
５ｎ⁺ 型ソースドレイン領域
６バリアメタル（TiN ）
７メタルソースドレイン領域（Ｗ）
７a メタルドレイン領域（Ｗ）
７b メタルソース領域（Ｗ）
８ゲート酸化膜（SiO₂／Ta₂O₅ ）
９バリアメタル（TiN ）
10 ゲート電極（Al）
11 燐珪酸ガラス（PSG ）膜
12 バリアメタル（TiN ）
13 導電プラグ（Ｗ）
14 バリアメタル（TiN ）
15 AlCu配線
16 バリアメタル（TiN ）
17 ｎ型エピタキシャルシリコン層
18 ｐ⁺ 型ソースドレイン領域
19 ｐ型不純物領域
20 ｎ型不純物領域

Claims

半導体基板と、前記半導体基板上に選択的に積層された半導体層と、前記半導体層の対向する２側面の一部にそれぞれ接して設けられた対向する一対の導電膜（ソースドレイン領域の一部）と、前記導電膜（ソースドレイン領域の一部）との接触部の前記半導体層にそれぞれ設けられた不純物ソースドレイン領域と、少なくとも前記半導体層の残りの１側面にゲート絶縁膜を介して設けられたゲート電極と、前記半導体層、前記導電膜（ソースドレイン領域の一部）及び前記ゲート電極の残りの側面及び底面に周設された絶縁膜とを備え、前記半導体層と前記導電膜（ソースドレイン領域の一部）とが接触する側面と、前記半導体層と前記導電膜（ソースドレイン領域の一部）の直下部に設けられた前記絶縁膜とが接触する側面が、垂直方向に一致し、且つ前記半導体層、前記導電膜（ソースドレイン領域の一部）、前記導電膜（ソースドレイン領域の一部）の側面に設けられた前記絶縁膜及び前記ゲート電極の上面が同じ高さを有していることを特徴とするＭＩＳ電界効果トランジスタ。
前記導電膜（ソースドレイン領域の一部）及び前記ゲート電極がバリアメタル層を有していることを特徴とする特許請求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。
前記導電膜（ソースドレイン領域の一部）間の前記半導体層の幅がチャネル長を規定し、前記導電膜（ソースドレイン領域の一部）の深さがチャネル幅を規定していることを特徴とする特許請求の範囲請求項１及び請求項２記載のＭＩＳ電界効果トランジスタ。
半導体基板上に絶縁膜を積層させる工程と、前記絶縁膜を選択的に途中まで除去する工程と、途中まで除去された前記絶縁膜の中央部をさらに除去し、前記半導体基板の表面を露出する工程と、積層させた前記絶縁膜の高さより高く、露出した前記半導体基板上にエピタキシャル半導体層を形成する工程と、前記エピタキシャル半導体層の露出部に不純物を注入する工程と、積層させた前記絶縁膜と同一の高さに、前記エピタキシャル半導体層を平坦化する工程と、前記エピタキシャル半導体層の両側の途中まで除去された前記絶縁膜上に導電膜を平坦に埋め込む工程と、少なくとも前記エピタキシャル半導体層の残りの1側面の前記絶縁膜に選択的に前記エピタキシャル半導体層の一部の側面を露出する開孔を形成する工程と、前記開孔の底面及び側面にゲート絶縁膜を形成する工程と、前記開孔に金属膜を平坦に埋め込む工程とを含むことを特徴とするＭＩＳ電界効果トランジスタの製造方法。