JP4943576B2 - Ｍｉｓ電界効果トランジスタ及びその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明はＳＯＩ構造の半導体集積回路に係り、特に高速、高信頼且つ高集積なＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタに関する。
従来、ＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタに関しては、サイドウオールを利用したＬＤＤ構造のＭＩＳ電界効果トランジスタを周囲を絶縁膜で分離されたＳＯＩ基板に形成したもので、接合容量、空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、一方薄膜のＳＯＩ基板に形成するためソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないこと、またＳＯＩ基板下の導電体（半導体基板又は下層配線）にゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点があった。
そこで、さらなる微細化が可能で、コンタクト抵抗を含む各要素の抵抗を低減でき、より高速化が達成でき、しかもバックチャネルリーク及びサイドチャネルリークをも完全に防止できるＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できる手段が要望されている。
【０００２】
【従来の技術】
図18は従来のＭＩＳ電界効果トランジスタの模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ型のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はｐ型の第２のシリコン基板（ＳＯＩ基板）、54は素子分離領域形成用トレンチ及び埋め込み酸化膜、55はｎ型ソースドレイン領域、56はｎ+ 型ソースドレイン領域、57はゲート酸化膜（SiO2）、58はゲート電極、59は下地酸化膜、60はサイドウオール、61は不純物ブロック用酸化膜、62はＰＳＧ膜、63はバリアメタル（Ti／TiN ）、64はプラグ（Ｗ）、65はバリアメタル（Ti／TiN ）、66はAlCu配線、67はバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型の第１のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のｐ型の第２のシリコン基板（ＳＯＩ基板）53が形成され、このｐ型の第２のシリコン基板（ＳＯＩ基板）53にはＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化及び低電力化が可能となる。しかし、ＳＯＩ基板を完全空乏化させるため、かなりの薄膜化（0.1 μm程度）が必要で、電極コンタクト窓開孔時のＰＳＧのエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされ、ソースドレイン領域のコンタクト抵抗が増大してしまうこと、ソースドレイン領域の抵抗の低減ができないこと等によりショートチャネル化している割には高速化になっていないこと、また単一の導電型のＭＩＳ電界効果トランジスタのみを形成している場合は第１のシリコン基板にオフ電圧を印加しておけば、ＳＯＩ基板底部にチャネルが生じることは避けられ、バックチャネルリークは防止できるが、Ｃ−ＭＯＳを形成する場合（ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタではオンとオフが逆になる）または単一の導電型のＭＩＳ電界効果トランジスタのみを形成していても、ゲート電圧と異なる電圧が印加される下層配線が存在する場合はＳＯＩ基板底部に発生するバックチャネルリークを防止できないという欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、電極コンタクト窓開孔時の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、配線体とのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと及びＣ−ＭＯＳを形成する場合またはＳＯＩ基板下にゲート電極に印加される電圧と異なる電圧が印加される下層配線が存在する場合、バックチャネルリークを完全に防止できなかったこと等より高速、高集積、高信頼を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できなかったことである。
【０００４】
【課題を解決するための手段】
上記課題は、ＳＯＩ基板（半導体層）の対向する２側面（チャネル長方向の２側面）を、前記ＳＯＩ基板（半導体層）の対向する２側面（チャネル長方向の２側面）に設けられた不純物ソースドレイン領域に接して設けられた一対の導電膜（メタルソースドレイン領域）により包囲され、前記ＳＯＩ基板（半導体層）の残りの４面（上下面及びチャネル幅方向の２側面）を、ゲート絶縁膜を介して設けられたゲート電極により包囲されている構造からなる前記ＳＯＩ基板（半導体層）が酸化膜を介して半導体基板上に設けられ、且つ前記ＳＯＩ基板（半導体層）に自己整合して前記不純物ソースドレイン領域、前記導電膜（メタルソースドレイン領域）、前記ゲート絶縁膜及び前記ゲート電極が設けられている本発明のＭＩＳ電界効果トランジスタによって解決される。
【０００５】
【作 用】
即ち、本発明のＭＩＳ電界効果トランジスタにおいては、ｐ型の第１のシリコン基板上に中央が凸構造に形成された酸化膜が設けられ、この酸化膜上に、ｐ型のＳＯＩ基板の対向する２側面（チャネル長方向の２側面）に設けられたｎ型及びｎ+ 型ソースドレイン領域に接して設けられた一対の導電膜（メタルソースドレイン領域）により、ＳＯＩ基板の対向する２側面（チャネル長方向の２側面）が包囲され、且つゲート酸化膜を介して設けられたバリアメタルを有するゲート電極により、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）が包囲されたチャネル領域完全包囲型ゲート電極構造を有するＭＩＳ電界効果トランジスタが形成されている。 したがって、ＳＯＩ基板の２側面（チャネル長方向の２側面）をメタルソースドレイン領域により包囲し、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）をゲート酸化膜を介して設けられたバリアメタルを有するゲート電極により包囲することができるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面にチャネルを形成できるため、表面（上面）の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またＳＯＩ基板にはチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減も可能である。
さらに厚膜のメタルソースドレイン領域で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。
そのうえ高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
また薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減することも可能である。
さらに微細に形成されたＳＯＩ基板に自己整合して、低濃度及び高濃度の不純物ソースドレイン領域、メタルソースドレイン領域、ゲート酸化膜及びゲート電極を形成することも可能である。
そのうえ素子分離領域の絶縁膜、メタルソースドレイン領域及びゲート酸化膜を介したゲート電極の上面を段差がない連続した平坦面に形成することも可能である。
即ち、極めて高速、低電力、高信頼、高性能及び高集積な大規模半導体集積回路の形成を可能とするチャネル領域完全包囲型ゲート電極構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図１は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図、図２は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）、図３は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）、図４は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式平面図、図５は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面図）、図６は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式平面図、図７は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（図６のｐ−ｐ矢視断面図）、図８は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（図６のｑ−ｑ矢視断面図）、図９は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式平面図、図１０は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（図９のｐ−ｐ矢視断面図）、図１１は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（図９のｑ−ｑ矢視断面図）、図１２〜図１７は本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。側断面図における斜線は主要な絶縁膜のみに記載する。
図１〜図３は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例で、図１は模式平面図、図２は模式側断面図（図１のｐ−ｐ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル長方向）、図３は模式側断面図（図１のｑ−ｑ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル幅方向）で、貼り合わせＳＯＩ技術を使用して形成した、極めて狭いチャネル幅（0.3μm 程度）を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は1015cm-3程度のｐ型の第１のシリコン基板、２は500nm 程度の貼り合わせ用酸化膜（SiO2）、３は厚さ100nm 程度のｐ型の第２のシリコン基板（ＳＯＩ基板）、４は素子分離領域形成用トレンチ及び埋め込み窒化膜（Si3N4 ）、５は1017cm-3程度のｎ型ソースドレイン領域、６は1020cm-3程度のｎ+ 型ソースドレイン領域、７は厚さ600nm 程度のメタルソースドレイン領域（Ｗ）、８は15nm程度のゲート酸化膜（SiO2／Ta2O5 ）、９は20nm程度のバリアメタル（TiN ）、10はゲート長0.2μm 程度のゲート電極（Al）、11は0.8μm 程度の燐珪酸ガラス（PSG ）膜、12は50nm程度のバリアメタル（Ti／TiN ）、13はプラグ（Ｗ）、14は50nm程度のバリアメタル（Ti／TiN ）、15は0.8μm 程度のAlCu配線、16は50nm程度のバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型の第１のシリコン基板１上に中央が凸構造に形成された酸化膜２が設けられ、この酸化膜２上に、ｐ型のＳＯＩ基板３の対向する２側面（チャネル長方向の２側面）に設けられたｎ型及びｎ+ 型ソースドレイン領域（５、６）に接して設けられた一対の導電膜（メタルソースドレイン領域、Ｗ膜）７により、ＳＯＩ基板の対向する２側面（チャネル長方向の２側面）が包囲され、且つゲート酸化膜（SiO2／Ta2O5 ）８を介して設けられたバリアメタル（TiN ）９を有するゲート電極（Al）10により、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）が包囲されたチャネル領域完全包囲型ゲート電極構造を有するＭＩＳ電界効果トランジスタが形成されている。またゲート電極10及びメタルソースドレイン領域７の周囲は素子分離領域形成用トレンチ及び埋め込み窒化膜（Si3N4 ）４によって完全に絶縁分離されている。なお詳細は製造方法で記載するが、ＳＯＩ基板の下面にゲート酸化膜８を介してバリアメタル９を有するゲート電極10を埋め込むために、チャネル幅方向の２側面を開孔するマスク工程により、ＳＯＩ基板下の酸化膜２を等方性エッチングし、開孔部を横方向に連結するトンネル構造の空孔を設けており、ＳＯＩ基板幅即ちチャネル幅は0.3μm程度と極めて微細なため、両側の開孔部の口径をＳＯＩ基板直下に形成するトンネル状の口径より大きく形成すれば、ゲート酸化膜８を介してバリアメタル９を有するゲート電極10を完全に埋め込むことが可能である。
したがって、ＳＯＩ基板の２側面（チャネル長方向の２側面）をメタルソースドレイン領域により包囲し、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）をゲート酸化膜を介して設けられたバリアメタルを有するゲート電極により包囲することができるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面にチャネルを形成できるため、表面（上面）の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またＳＯＩ基板にはチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減も可能である。
さらに厚膜のメタルソースドレイン領域（Ｗ）で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。
そのうえ高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
また薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減することも可能である。
さらに微細に形成されたＳＯＩ基板に自己整合して、低濃度及び高濃度の不純物ソースドレイン領域、メタルソースドレイン領域、ゲート酸化膜及びゲート電極を形成することも可能である。
そのうえ素子分離領域の絶縁膜、メタルソースドレイン領域及びゲート酸化膜を介したゲート電極の上面を段差がない連続した平坦面に形成することも可能である。
この結果、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル領域完全包囲型ゲート電極構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得ることができる。
【０００７】
図４及び図５は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例で、図４は模式平面図、図５は模式側断面図（図４のｑ−ｑ矢視断面図でＭＩＳ電界効果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ矢視断面図はＭＩＳ電界効果トランジスタのチャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用して形成した、比較的広いチャネル幅を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜16は図１〜図３と同じ物を示している。
同図においては、チャネル幅即ちＳＯＩ基板幅が広い場合のＭＩＳ電界効果トランジスタではＳＯＩ基板直下の酸化膜にトンネル状の空孔が形成できないこと（酸化膜がすべてエッチング除去され、ＳＯＩ構造にならないこと）あるいはトンネル状の空孔は形成可能であったとしても、長いトンネル状の空孔に横方向にゲート酸化膜及びゲート電極を埋め込めないことに関する改善を示したもので、チャネル幅方向のＳＯＩ基板を並列に微細な幅に分割することにより、並列チャネル分割をおこない、分割したＳＯＩ基板間にそれぞれゲート酸化膜を介してバリアメタルを有するゲート電極を埋め込んでおり、分割したＳＯＩ基板のそれぞれの２側面にソースドレイン領域を設け、各ソースドレイン領域に接して共通のメタルソースドレイン領域が設けられている以外は第１の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、やや高集積化に難はあるが、チャネル幅が広いＭＩＳ電界効果トランジスタにも第１の実施例の効果を可能にすることができる。
【０００８】
図６〜図８は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例で、図６は模式平面図、図７は模式側断面図（図６のｐ−ｐ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル長方向）、図８は模式側断面図（図６のｑ−ｑ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル幅方向）で、貼り合わせＳＯＩ技術を使用して形成した、比較的広いチャネル幅を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜７、11〜16は図１〜図３と同じ物を、８a は上面のゲート酸化膜、８b は下面のゲート酸化膜、８c は側面のゲート酸化膜、17は側壁絶縁膜（Si3N4 ）、18a は上面のゲート電極（PolySi）、18b は下面のゲート電極（PolySi）、18c は側面のゲート電極（PolySi）、19は側壁絶縁膜（SiO2）、20はバリアメタル（TiN ）を示している。
同図においては、並列チャネル分割を利用した第２の実施例の改善を示し、チャネル幅方向に広いＳＯＩ基板の直下に形成するトンネル状の空孔をメタルソースドレイン領域形成用の開孔で形成したもの（チャネル長方向は0.2μm 程度と微細なため形成可能）で、このトンネル状の空孔にゲート酸化膜を介し側壁に酸化膜を有する下面のゲート電極（PolySi）18b が埋め込まれ、上面に設けられた側壁絶縁膜（Si3N4 ）17を有する上面のゲート電極（PolySi）18a とチャネル幅方向の側面にゲート酸化膜を介して設けられた側面のゲート電極（PolySi）18c とによりチャネル領域を包囲し、且つそれぞれの絶縁膜により絶縁されたメタルソースドレイン領域が設けられている構造のＭＩＳ電界効果トランジスタが形成されている。（製造方法は別途記載、図８においては、ゲート電極18a、18b、18c を明確に示すため、それぞれの境界のラインを記載しているが、製造する順序が異なるだけで本来は同一物質であるため境界はない）
本実施例においては、製造方法はやや繁雑になるが、チャネル幅の広いＭＩＳ電界効果トランジスタに関し、並列チャネル分割をすることなく、高集積に、第１の実施例の効果を得ることが可能である。
【０００９】
図９〜図１１は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例で、図９は模式平面図、図１０は模式側断面図（図９のｐ−ｐ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル長方向）、図１１は模式側断面図（図９のｑ−ｑ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル幅方向）で、貼り合わせＳＯＩ技術を使用して形成した、比較的広いチャネル幅を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜16は図１〜図３と同じ物を示している。
同図においては、チャネル幅を狭め、数を減らした並列チャネル分割をおこなうこと及び厚いＳＯＩ基板を使用することにより、比較的小さな表面（上面）の占有面積で広いチャネル幅を確保している以外は第２の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、厚いＳＯＩ基板を完全空乏化するために、チャネル幅を狭め（0.2μm 程度で薄い完全空乏化ＳＯＩ基板の厚さの２倍程度）両側面のゲート電極により空乏層を両側から広げることにより完全空乏化を実現しており、チャネル幅が広いＭＩＳ電界効果トランジスタに関し、第２の実施例より高集積に、第１の実施例の効果を可能にすることができる。
なお本願発明は上記説明に限定されることなく、例えば、メタルソースドレイン領域の形成にはバリアメタルを含む２種以上のメタル層によってもよいし、ゲート電極は通常のポリサイドゲート（polySi／ＷSi）でもよく、不純物からなるソースドレイン領域の形成は、低濃度領域を含まない高濃度のみからなるソースドレイン領域（特にＰチャネルのＭＩＳ電界効果トランジスタの場合）を形成してもよい。またＮチャネルのＭＩＳ電界効果トランジスタばかりでなく、ＰチャネルのＭＩＳ電界効果トランジスタを形成しても、あるいはＣ−ＭＯＳを形成してもよい。またＳＯＩウエハーとして貼り合わせウエハーを使用した場合について説明したが、本発明はＳＯＩウエハーの形成方法には限定されず、どのような方法を用いてＳＯＩ構造を形成しても本発明は成立する。
【００１０】
次いで本発明に係るＭＩＳ電界効果トランジスタの製造方法の一実施例について図１２〜図１７及び図２を参照して説明する。ただし、ここでは本発明のＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
図１２
ｐ型の第１のシリコン基板１上に500nm 程度の酸化膜２を介して貼り合わせられた100nm 程度のｐ型の第２のシリコン基板３（ｐ型のＳＯＩ基板）からなる貼り合わせウエハーに化学気相成長により、５nm程度の酸化膜(SiO2)21、200nm 程度のpolySi膜22、20nm程度の酸化膜(SiO2)23を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、酸化膜23、polySi膜22、酸化膜21、ｐ型のＳＯＩ基板３及び酸化膜２を選択的に異方性ドライエッチングし、素子分離領域形成用トレンチ４を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長窒化膜（Si3N4 ）を成長し、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃｌ Ｐｏｌｉｓｈｉｎｇ以後ＣＭＰと略称する）して、素子分離領域形成用トレンチ４に埋め込む。
図１３
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及びトレンチ素子分離領域形成用の窒化膜４をマスク層として、酸化膜23及びpolySi膜22を選択的に異方性ドライエッチングし、メタルソースドレイン領域形成用の開孔部を形成する。次いで開孔部のｐ型のＳＯＩ基板３に燐をイオン注入する。連続して、開孔部のｐ型のＳＯＩ基板３に砒素をイオン注入する。次いでレジスト（図示せず）を除去する。次いでｐ型のＳＯＩ基板３に硼素をイオン注入し、閾値電圧の制御をおこなう。次いで 900℃程度のN2アニールを加えることにより、燐と砒素の拡散係数の差により横方向拡散の制御がおこなわれたｎ+ 型ソースドレイン領域６及びｎ型ソースドレイン領域５を形成する。（燐と砒素の横方向拡散の制御を別々の熱処理によりおこなってもよい。）
図１４
次いで開孔部の酸化膜21、ｐ型のＳＯＩ基板３及び酸化膜２（300nm 程度）を順次異方性ドライエッチングする。この際酸化膜23もエッチングされる。次いで化学気相成長により、タングステン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にタングステン膜（Ｗ）を埋め込み、メタルソースドレイン領域（Ｗ）７を形成する。
図１５
次いでトレンチ素子分離領域形成用の窒化膜４及びメタルソースドレイン領域（Ｗ）７をマスク層として、残されたpolySi膜22及び酸化膜21を異方性ドライエッチングする。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及びメタルソースドレイン領域（Ｗ）７をマスク層として、露出したｐ型のＳＯＩ基板３の一部及び窒化膜４（ゲート電極の配線体との接続部及び突き出し部 200 nm程度）を異方性ドライエッチングする。次いで酸化膜２を200nm 程度等方性ドライエッチングし、開孔部間のｐ型のＳＯＩ基板３直下を連結するトンネル構造の空孔を形成する。次いでレジスト（図示せず）を除去する。
図１６
次いで15nm程度のゲート酸化膜８（SiO2／Ta2O5 ）を成長する。次いで20nm程度のバリアメタル（TiN ）９及びゲート電極となるAl10を成長する。次いで化学的機械研磨（ＣＭＰ）によりゲート電極用の開孔に平坦に埋め込む。こうしてｐ型のＳＯＩ基板３の周りにゲート酸化膜８を介してバリアメタル９を有するゲート電極10が設けられたチャネル領域完全包囲型のゲート電極構造を形成することができる。この際不要部のAl10、バリアメタル９及び酸化膜８も除去される。
図１７
次いで化学気相成長により、0.8μm 程度の燐珪酸ガラス（PSG ）膜11を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜11を異方性ドライエッチングして選択的にコンタクトホールを開孔する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるTi、TiN 12を順次成長する。次いで化学気相成長により全面にタングステン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭＰ）によりコンタクトホールに埋め込み、プラグ（Ｗ）13を形成する。
図２
次いでスパッタにより、バリアメタルとなるTi、TiN 14を順次成長する。次いでスパッタにより、配線となるAl（数％のCuを含む）15を0.8μm 程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiN 16を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（Ti／TiN ）16、Al（数％のCuを含む）15及びバリアメタル（Ti／TiN ）14を異方性ドライエッチングしてAlCu配線15を形成する。
なお上記製造方法においては、窒化膜を埋め込んだトレンチ素子分離領域４を形成しているが、ゲート電極形成後に酸化膜に入れ替えてもよい。ただし、その場合は、配線体との接続部及び突き出し部のないゲート電極を形成しておき、窒化膜を酸化膜に入れ替えて後、接続部及び突き出し部を素子分離領域４に延在させて形成すれば良い。
【００１１】
第３の実施例のＭＩＳ電界効果トランジスタを製造する場合は、図１２において素子分離領域用のトレンチを形成し、レジストを除去した後、下記の工程をおこなえばよい。ただし、酸化膜21を15nm程度のゲート酸化膜８a （SiO2／Ta2O5 ）に変更する。
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、酸化膜23及びpolySi膜22を選択的に異方性ドライエッチングし、側壁絶縁膜形成用の開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長窒化膜（Si3N4 ）を成長し、化学的機械研磨（ＣＭＰ）して、素子分離領域形成用トレンチ及び開孔部に埋め込み、素子分離領域４及び側壁絶縁膜17を形成する。この際側壁絶縁膜17間のpolySi膜22は上面のゲート電極18a となる。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、酸化膜23及びpolySi膜22を選択的に異方性ドライエッチングし、メタルソースドレイン領域形成用の開孔部を形成する。次いで開孔部のｐ型のＳＯＩ基板３に燐をイオン注入する。連続して、開孔部のｐ型のＳＯＩ基板３に砒素をイオン注入する。次いでレジスト（図示せず）を除去する。次いでｐ型のＳＯＩ基板３に硼素をイオン注入し、閾値電圧の制御をおこなう。次いで 900℃程度のN2アニールを加えることにより、燐と砒素の拡散係数の差により横方向拡散の制御がおこなわれたｎ+ 型ソースドレイン領域６及びｎ型ソースドレイン領域５を形成する。次いで開孔部のゲート酸化膜８a 及びｐ型のＳＯＩ基板３を異方性ドライエッチングする。次いでスパッタにより、バリアメタル兼酸化マスク層のTiN 膜を成長する。次いで異方性ドライエッチングして，開孔部の側壁にのみTiN 膜20を残す。次いで開孔部下の酸化膜２を250nm 程度等方性ドライエッチングし、開孔部間のｐ型のＳＯＩ基板３直下を連結するトンネル構造の空孔を形成する。この際酸化膜23もエッチングされる。次いで15nm程度のゲート酸化膜８b （SiO2／Ta2O5 ）を成長する。次いで化学気相成長により、不純物がドープされたpolySi膜を成長させ、開孔部及びトンネル構造の空孔に埋め込む。（本発明ではトンネル構造の空孔は幅約300nm 程度と極めて微細なために、polySi膜を両側の開孔部から完全に埋め込むことができる。）次いで全面異方性ドライエッチングし、トンネル構造の空孔にのみpolySi膜（下面のゲート電極）18b を形成する。この際上面のゲート電極18a 上にはトンネル構造の空孔に形成したゲート酸化膜８b が残されているため上面のゲート電極18a はエッチングされない。次いで開孔部の側壁に形成されたゲート酸化膜８b を等方性ドライエッチング除去する。次いで約 900℃で熱酸化し、polySi膜（下面のゲート電極）18b の側面に50nm程度の酸化膜19を成長する。次いで化学気相成長により、タングステン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にタングステン膜（Ｗ）を埋め込み、メタルソースドレイン領域（Ｗ）７を形成する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）、メタルソースドレイン領域（Ｗ）７及び側壁絶縁膜17をマスク層として、上面のゲート電極18a の両端（チャネル幅方向）の一部のpolySi膜、上面のゲート酸化膜８a 、ｐ型のＳＯＩ基板３、下面のゲート酸化膜８b 及び窒化膜４（ゲート電極の配線体との接続部及び突き出し部 200 nm程度）を順次異方性ドライエッチングし、下面ゲート電極18b の両端部を露出する。次いで15nm程度のゲート酸化膜８c （SiO2／Ta2O5 ）を成長する。次いで異方性ドライエッチングし、開孔部の側面にのみゲート酸化膜８c を残す。次いでｐ型のＳＯＩ基板３の側面のみにゲート酸化膜８c が残るようにオーバーエッチングする。（上面のゲート電極18a の側面からゲート酸化膜８c をエッチング除去する。）次いで化学気相成長により、不純物がドープされたpolySi膜を成長させる。次いで化学的機械研磨（ＣＭＰ）し、開孔部にpolySi膜を埋め込み側面ゲート電極18c （上面ゲート電極18a 及び下面ゲート電極18b を接続する）を形成する。以後図１７以降の工程をおこなえば第３の実施例のＭＩＳ電界効果トランジスタを製造することが可能である。
【００１２】
【発明の効果】
以上説明のように本発明によれば、ＳＯＩ基板の対向する２側面に設けられた不純物ソースドレイン領域に接して設けられた一対の導電膜（メタルソースドレイン領域）により、ＳＯＩ基板の対向する２側面（チャネル長方向の２側面）が包囲され、且つゲート酸化膜を介して設けられたバリアメタルを有するゲート電極により、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）が包囲されたチャネル領域完全包囲型ゲート電極構造を有するＭＩＳ電界効果トランジスタが半導体基板上に中央が凸構造に形成された酸化膜上に形成されている。
したがって、ＳＯＩ基板の２側面（チャネル長方向の２側面）をメタルソースドレイン領域により包囲し、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）をゲート酸化膜を介して設けられたバリアメタルを有するゲート電極により包囲することができるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面にチャネルを形成できるため、表面（上面）の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またメタルソースドレイン領域の形成によるソースドレイン領域の低抵抗化、接合容量の低減及びコンタクト抵抗の低減、高誘電率のTa2O5 のゲート酸化膜使用によるゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減、完全空乏化したＳＯＩ基板の使用による空乏層容量の除去及びサブスレッショルド特性の改善による閾値電圧の低減、ＭＩＳ電界効果トランジスタの各要素のセルフアラインによる微細な形成等が可能である。
即ち、極めて高速、低電力、高信頼、高性能及び高集積な大規模半導体集積回路の形成を可能とするチャネル領域完全包囲型ゲート電極構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【図１】 本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図
【図２】 本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）
【図３】 本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）
【図４】 本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式平面図
【図５】 本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面図）
【図６】 本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式平面図
【図７】 本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（図６のｐ−ｐ矢視断面図）
【図８】 本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（図６のｑ−ｑ矢視断面図）
【図９】 本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式平面図
【図１０】 本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（図９のｐ−ｐ矢視断面図）
【図１１】 本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（図９のｑ−ｑ矢視断面図）
【図１２】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１３】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１４】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１５】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１６】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１７】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１８】 従来のＭＩＳ電界効果トランジスタの模式側断面図
【符号の説明】
１ ｐ型の第１のシリコン基板
２ 貼り合わせ用酸化膜（SiO2）
３ ｐ型の第２のシリコン基板（ＳＯＩ基板）
４ 素子分離領域形成用トレンチ及び埋め込み窒化膜（Si3N4 ）
５ ｎ型ソースドレイン領域
６ ｎ+ 型ソースドレイン領域
７ メタルソースドレイン領域（Ｗ）
８ ゲート酸化膜（SiO2／Ta2O5 ）
８a 上面のゲート酸化膜（SiO2／Ta2O5 ）
８b 下面のゲート酸化膜（SiO2／Ta2O5 ）
８c 側面のゲート酸化膜（SiO2／Ta2O5 ）
９ バリアメタル（TiN ）
10 ゲート電極（Al）
11 燐珪酸ガラス（PSG ）膜
12 バリアメタル（Ti／TiN ）
13 プラグ（Ｗ）
14 バリアメタル（Ti／TiN ）
15 AlCu配線
16 バリアメタル（Ti／TiN ）
17 側壁絶縁膜（Si3N4 ）
18a 上面のゲート電極（PolySi）
18b 下面のゲート電極（PolySi）
18c 側面のゲート電極（PolySi）
19 側壁酸化膜（SiO2）
20 バリアメタル（TiN ）
【産業上の利用分野】
本発明はＳＯＩ構造の半導体集積回路に係り、特に高速、高信頼且つ高集積なＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタに関する。
従来、ＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタに関しては、サイドウオールを利用したＬＤＤ構造のＭＩＳ電界効果トランジスタを周囲を絶縁膜で分離されたＳＯＩ基板に形成したもので、接合容量、空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、一方薄膜のＳＯＩ基板に形成するためソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないこと、またＳＯＩ基板下の導電体（半導体基板又は下層配線）にゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点があった。
そこで、さらなる微細化が可能で、コンタクト抵抗を含む各要素の抵抗を低減でき、より高速化が達成でき、しかもバックチャネルリーク及びサイドチャネルリークをも完全に防止できるＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できる手段が要望されている。
【０００２】
【従来の技術】
図18は従来のＭＩＳ電界効果トランジスタの模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ型のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はｐ型の第２のシリコン基板（ＳＯＩ基板）、54は素子分離領域形成用トレンチ及び埋め込み酸化膜、55はｎ型ソースドレイン領域、56はｎ+ 型ソースドレイン領域、57はゲート酸化膜（SiO2）、58はゲート電極、59は下地酸化膜、60はサイドウオール、61は不純物ブロック用酸化膜、62はＰＳＧ膜、63はバリアメタル（Ti／TiN ）、64はプラグ（Ｗ）、65はバリアメタル（Ti／TiN ）、66はAlCu配線、67はバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型の第１のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のｐ型の第２のシリコン基板（ＳＯＩ基板）53が形成され、このｐ型の第２のシリコン基板（ＳＯＩ基板）53にはＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化及び低電力化が可能となる。しかし、ＳＯＩ基板を完全空乏化させるため、かなりの薄膜化（0.1 μm程度）が必要で、電極コンタクト窓開孔時のＰＳＧのエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされ、ソースドレイン領域のコンタクト抵抗が増大してしまうこと、ソースドレイン領域の抵抗の低減ができないこと等によりショートチャネル化している割には高速化になっていないこと、また単一の導電型のＭＩＳ電界効果トランジスタのみを形成している場合は第１のシリコン基板にオフ電圧を印加しておけば、ＳＯＩ基板底部にチャネルが生じることは避けられ、バックチャネルリークは防止できるが、Ｃ−ＭＯＳを形成する場合（ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタではオンとオフが逆になる）または単一の導電型のＭＩＳ電界効果トランジスタのみを形成していても、ゲート電圧と異なる電圧が印加される下層配線が存在する場合はＳＯＩ基板底部に発生するバックチャネルリークを防止できないという欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、電極コンタクト窓開孔時の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、配線体とのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと及びＣ−ＭＯＳを形成する場合またはＳＯＩ基板下にゲート電極に印加される電圧と異なる電圧が印加される下層配線が存在する場合、バックチャネルリークを完全に防止できなかったこと等より高速、高集積、高信頼を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できなかったことである。
【０００４】
【課題を解決するための手段】
上記課題は、ＳＯＩ基板（半導体層）の対向する２側面（チャネル長方向の２側面）を、前記ＳＯＩ基板（半導体層）の対向する２側面（チャネル長方向の２側面）に設けられた不純物ソースドレイン領域に接して設けられた一対の導電膜（メタルソースドレイン領域）により包囲され、前記ＳＯＩ基板（半導体層）の残りの４面（上下面及びチャネル幅方向の２側面）を、ゲート絶縁膜を介して設けられたゲート電極により包囲されている構造からなる前記ＳＯＩ基板（半導体層）が酸化膜を介して半導体基板上に設けられ、且つ前記ＳＯＩ基板（半導体層）に自己整合して前記不純物ソースドレイン領域、前記導電膜（メタルソースドレイン領域）、前記ゲート絶縁膜及び前記ゲート電極が設けられている本発明のＭＩＳ電界効果トランジスタによって解決される。
【０００５】
【作 用】
即ち、本発明のＭＩＳ電界効果トランジスタにおいては、ｐ型の第１のシリコン基板上に中央が凸構造に形成された酸化膜が設けられ、この酸化膜上に、ｐ型のＳＯＩ基板の対向する２側面（チャネル長方向の２側面）に設けられたｎ型及びｎ+ 型ソースドレイン領域に接して設けられた一対の導電膜（メタルソースドレイン領域）により、ＳＯＩ基板の対向する２側面（チャネル長方向の２側面）が包囲され、且つゲート酸化膜を介して設けられたバリアメタルを有するゲート電極により、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）が包囲されたチャネル領域完全包囲型ゲート電極構造を有するＭＩＳ電界効果トランジスタが形成されている。 したがって、ＳＯＩ基板の２側面（チャネル長方向の２側面）をメタルソースドレイン領域により包囲し、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）をゲート酸化膜を介して設けられたバリアメタルを有するゲート電極により包囲することができるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面にチャネルを形成できるため、表面（上面）の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またＳＯＩ基板にはチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減も可能である。
さらに厚膜のメタルソースドレイン領域で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。
そのうえ高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
また薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減することも可能である。
さらに微細に形成されたＳＯＩ基板に自己整合して、低濃度及び高濃度の不純物ソースドレイン領域、メタルソースドレイン領域、ゲート酸化膜及びゲート電極を形成することも可能である。
そのうえ素子分離領域の絶縁膜、メタルソースドレイン領域及びゲート酸化膜を介したゲート電極の上面を段差がない連続した平坦面に形成することも可能である。
即ち、極めて高速、低電力、高信頼、高性能及び高集積な大規模半導体集積回路の形成を可能とするチャネル領域完全包囲型ゲート電極構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図１は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図、図２は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）、図３は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）、図４は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式平面図、図５は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面図）、図６は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式平面図、図７は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（図６のｐ−ｐ矢視断面図）、図８は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（図６のｑ−ｑ矢視断面図）、図９は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式平面図、図１０は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（図９のｐ−ｐ矢視断面図）、図１１は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（図９のｑ−ｑ矢視断面図）、図１２〜図１７は本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。側断面図における斜線は主要な絶縁膜のみに記載する。
図１〜図３は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例で、図１は模式平面図、図２は模式側断面図（図１のｐ−ｐ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル長方向）、図３は模式側断面図（図１のｑ−ｑ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル幅方向）で、貼り合わせＳＯＩ技術を使用して形成した、極めて狭いチャネル幅（0.3μm 程度）を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は1015cm-3程度のｐ型の第１のシリコン基板、２は500nm 程度の貼り合わせ用酸化膜（SiO2）、３は厚さ100nm 程度のｐ型の第２のシリコン基板（ＳＯＩ基板）、４は素子分離領域形成用トレンチ及び埋め込み窒化膜（Si3N4 ）、５は1017cm-3程度のｎ型ソースドレイン領域、６は1020cm-3程度のｎ+ 型ソースドレイン領域、７は厚さ600nm 程度のメタルソースドレイン領域（Ｗ）、８は15nm程度のゲート酸化膜（SiO2／Ta2O5 ）、９は20nm程度のバリアメタル（TiN ）、10はゲート長0.2μm 程度のゲート電極（Al）、11は0.8μm 程度の燐珪酸ガラス（PSG ）膜、12は50nm程度のバリアメタル（Ti／TiN ）、13はプラグ（Ｗ）、14は50nm程度のバリアメタル（Ti／TiN ）、15は0.8μm 程度のAlCu配線、16は50nm程度のバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型の第１のシリコン基板１上に中央が凸構造に形成された酸化膜２が設けられ、この酸化膜２上に、ｐ型のＳＯＩ基板３の対向する２側面（チャネル長方向の２側面）に設けられたｎ型及びｎ+ 型ソースドレイン領域（５、６）に接して設けられた一対の導電膜（メタルソースドレイン領域、Ｗ膜）７により、ＳＯＩ基板の対向する２側面（チャネル長方向の２側面）が包囲され、且つゲート酸化膜（SiO2／Ta2O5 ）８を介して設けられたバリアメタル（TiN ）９を有するゲート電極（Al）10により、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）が包囲されたチャネル領域完全包囲型ゲート電極構造を有するＭＩＳ電界効果トランジスタが形成されている。またゲート電極10及びメタルソースドレイン領域７の周囲は素子分離領域形成用トレンチ及び埋め込み窒化膜（Si3N4 ）４によって完全に絶縁分離されている。なお詳細は製造方法で記載するが、ＳＯＩ基板の下面にゲート酸化膜８を介してバリアメタル９を有するゲート電極10を埋め込むために、チャネル幅方向の２側面を開孔するマスク工程により、ＳＯＩ基板下の酸化膜２を等方性エッチングし、開孔部を横方向に連結するトンネル構造の空孔を設けており、ＳＯＩ基板幅即ちチャネル幅は0.3μm程度と極めて微細なため、両側の開孔部の口径をＳＯＩ基板直下に形成するトンネル状の口径より大きく形成すれば、ゲート酸化膜８を介してバリアメタル９を有するゲート電極10を完全に埋め込むことが可能である。
したがって、ＳＯＩ基板の２側面（チャネル長方向の２側面）をメタルソースドレイン領域により包囲し、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）をゲート酸化膜を介して設けられたバリアメタルを有するゲート電極により包囲することができるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面にチャネルを形成できるため、表面（上面）の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またＳＯＩ基板にはチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減も可能である。
さらに厚膜のメタルソースドレイン領域（Ｗ）で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。
そのうえ高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
また薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減することも可能である。
さらに微細に形成されたＳＯＩ基板に自己整合して、低濃度及び高濃度の不純物ソースドレイン領域、メタルソースドレイン領域、ゲート酸化膜及びゲート電極を形成することも可能である。
そのうえ素子分離領域の絶縁膜、メタルソースドレイン領域及びゲート酸化膜を介したゲート電極の上面を段差がない連続した平坦面に形成することも可能である。
この結果、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル領域完全包囲型ゲート電極構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得ることができる。
【０００７】
図４及び図５は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例で、図４は模式平面図、図５は模式側断面図（図４のｑ−ｑ矢視断面図でＭＩＳ電界効果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ矢視断面図はＭＩＳ電界効果トランジスタのチャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用して形成した、比較的広いチャネル幅を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜16は図１〜図３と同じ物を示している。
同図においては、チャネル幅即ちＳＯＩ基板幅が広い場合のＭＩＳ電界効果トランジスタではＳＯＩ基板直下の酸化膜にトンネル状の空孔が形成できないこと（酸化膜がすべてエッチング除去され、ＳＯＩ構造にならないこと）あるいはトンネル状の空孔は形成可能であったとしても、長いトンネル状の空孔に横方向にゲート酸化膜及びゲート電極を埋め込めないことに関する改善を示したもので、チャネル幅方向のＳＯＩ基板を並列に微細な幅に分割することにより、並列チャネル分割をおこない、分割したＳＯＩ基板間にそれぞれゲート酸化膜を介してバリアメタルを有するゲート電極を埋め込んでおり、分割したＳＯＩ基板のそれぞれの２側面にソースドレイン領域を設け、各ソースドレイン領域に接して共通のメタルソースドレイン領域が設けられている以外は第１の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、やや高集積化に難はあるが、チャネル幅が広いＭＩＳ電界効果トランジスタにも第１の実施例の効果を可能にすることができる。
【０００８】
図６〜図８は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例で、図６は模式平面図、図７は模式側断面図（図６のｐ−ｐ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル長方向）、図８は模式側断面図（図６のｑ−ｑ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル幅方向）で、貼り合わせＳＯＩ技術を使用して形成した、比較的広いチャネル幅を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜７、11〜16は図１〜図３と同じ物を、８a は上面のゲート酸化膜、８b は下面のゲート酸化膜、８c は側面のゲート酸化膜、17は側壁絶縁膜（Si3N4 ）、18a は上面のゲート電極（PolySi）、18b は下面のゲート電極（PolySi）、18c は側面のゲート電極（PolySi）、19は側壁絶縁膜（SiO2）、20はバリアメタル（TiN ）を示している。
同図においては、並列チャネル分割を利用した第２の実施例の改善を示し、チャネル幅方向に広いＳＯＩ基板の直下に形成するトンネル状の空孔をメタルソースドレイン領域形成用の開孔で形成したもの（チャネル長方向は0.2μm 程度と微細なため形成可能）で、このトンネル状の空孔にゲート酸化膜を介し側壁に酸化膜を有する下面のゲート電極（PolySi）18b が埋め込まれ、上面に設けられた側壁絶縁膜（Si3N4 ）17を有する上面のゲート電極（PolySi）18a とチャネル幅方向の側面にゲート酸化膜を介して設けられた側面のゲート電極（PolySi）18c とによりチャネル領域を包囲し、且つそれぞれの絶縁膜により絶縁されたメタルソースドレイン領域が設けられている構造のＭＩＳ電界効果トランジスタが形成されている。（製造方法は別途記載、図８においては、ゲート電極18a、18b、18c を明確に示すため、それぞれの境界のラインを記載しているが、製造する順序が異なるだけで本来は同一物質であるため境界はない）
本実施例においては、製造方法はやや繁雑になるが、チャネル幅の広いＭＩＳ電界効果トランジスタに関し、並列チャネル分割をすることなく、高集積に、第１の実施例の効果を得ることが可能である。
【０００９】
図９〜図１１は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例で、図９は模式平面図、図１０は模式側断面図（図９のｐ−ｐ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル長方向）、図１１は模式側断面図（図９のｑ−ｑ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル幅方向）で、貼り合わせＳＯＩ技術を使用して形成した、比較的広いチャネル幅を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜16は図１〜図３と同じ物を示している。
同図においては、チャネル幅を狭め、数を減らした並列チャネル分割をおこなうこと及び厚いＳＯＩ基板を使用することにより、比較的小さな表面（上面）の占有面積で広いチャネル幅を確保している以外は第２の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、厚いＳＯＩ基板を完全空乏化するために、チャネル幅を狭め（0.2μm 程度で薄い完全空乏化ＳＯＩ基板の厚さの２倍程度）両側面のゲート電極により空乏層を両側から広げることにより完全空乏化を実現しており、チャネル幅が広いＭＩＳ電界効果トランジスタに関し、第２の実施例より高集積に、第１の実施例の効果を可能にすることができる。
なお本願発明は上記説明に限定されることなく、例えば、メタルソースドレイン領域の形成にはバリアメタルを含む２種以上のメタル層によってもよいし、ゲート電極は通常のポリサイドゲート（polySi／ＷSi）でもよく、不純物からなるソースドレイン領域の形成は、低濃度領域を含まない高濃度のみからなるソースドレイン領域（特にＰチャネルのＭＩＳ電界効果トランジスタの場合）を形成してもよい。またＮチャネルのＭＩＳ電界効果トランジスタばかりでなく、ＰチャネルのＭＩＳ電界効果トランジスタを形成しても、あるいはＣ−ＭＯＳを形成してもよい。またＳＯＩウエハーとして貼り合わせウエハーを使用した場合について説明したが、本発明はＳＯＩウエハーの形成方法には限定されず、どのような方法を用いてＳＯＩ構造を形成しても本発明は成立する。
【００１０】
次いで本発明に係るＭＩＳ電界効果トランジスタの製造方法の一実施例について図１２〜図１７及び図２を参照して説明する。ただし、ここでは本発明のＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
図１２
ｐ型の第１のシリコン基板１上に500nm 程度の酸化膜２を介して貼り合わせられた100nm 程度のｐ型の第２のシリコン基板３（ｐ型のＳＯＩ基板）からなる貼り合わせウエハーに化学気相成長により、５nm程度の酸化膜(SiO2)21、200nm 程度のpolySi膜22、20nm程度の酸化膜(SiO2)23を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、酸化膜23、polySi膜22、酸化膜21、ｐ型のＳＯＩ基板３及び酸化膜２を選択的に異方性ドライエッチングし、素子分離領域形成用トレンチ４を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長窒化膜（Si3N4 ）を成長し、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃｌ Ｐｏｌｉｓｈｉｎｇ以後ＣＭＰと略称する）して、素子分離領域形成用トレンチ４に埋め込む。
図１３
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及びトレンチ素子分離領域形成用の窒化膜４をマスク層として、酸化膜23及びpolySi膜22を選択的に異方性ドライエッチングし、メタルソースドレイン領域形成用の開孔部を形成する。次いで開孔部のｐ型のＳＯＩ基板３に燐をイオン注入する。連続して、開孔部のｐ型のＳＯＩ基板３に砒素をイオン注入する。次いでレジスト（図示せず）を除去する。次いでｐ型のＳＯＩ基板３に硼素をイオン注入し、閾値電圧の制御をおこなう。次いで 900℃程度のN2アニールを加えることにより、燐と砒素の拡散係数の差により横方向拡散の制御がおこなわれたｎ+ 型ソースドレイン領域６及びｎ型ソースドレイン領域５を形成する。（燐と砒素の横方向拡散の制御を別々の熱処理によりおこなってもよい。）
図１４
次いで開孔部の酸化膜21、ｐ型のＳＯＩ基板３及び酸化膜２（300nm 程度）を順次異方性ドライエッチングする。この際酸化膜23もエッチングされる。次いで化学気相成長により、タングステン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にタングステン膜（Ｗ）を埋め込み、メタルソースドレイン領域（Ｗ）７を形成する。
図１５
次いでトレンチ素子分離領域形成用の窒化膜４及びメタルソースドレイン領域（Ｗ）７をマスク層として、残されたpolySi膜22及び酸化膜21を異方性ドライエッチングする。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及びメタルソースドレイン領域（Ｗ）７をマスク層として、露出したｐ型のＳＯＩ基板３の一部及び窒化膜４（ゲート電極の配線体との接続部及び突き出し部 200 nm程度）を異方性ドライエッチングする。次いで酸化膜２を200nm 程度等方性ドライエッチングし、開孔部間のｐ型のＳＯＩ基板３直下を連結するトンネル構造の空孔を形成する。次いでレジスト（図示せず）を除去する。
図１６
次いで15nm程度のゲート酸化膜８（SiO2／Ta2O5 ）を成長する。次いで20nm程度のバリアメタル（TiN ）９及びゲート電極となるAl10を成長する。次いで化学的機械研磨（ＣＭＰ）によりゲート電極用の開孔に平坦に埋め込む。こうしてｐ型のＳＯＩ基板３の周りにゲート酸化膜８を介してバリアメタル９を有するゲート電極10が設けられたチャネル領域完全包囲型のゲート電極構造を形成することができる。この際不要部のAl10、バリアメタル９及び酸化膜８も除去される。
図１７
次いで化学気相成長により、0.8μm 程度の燐珪酸ガラス（PSG ）膜11を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜11を異方性ドライエッチングして選択的にコンタクトホールを開孔する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるTi、TiN 12を順次成長する。次いで化学気相成長により全面にタングステン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭＰ）によりコンタクトホールに埋め込み、プラグ（Ｗ）13を形成する。
図２
次いでスパッタにより、バリアメタルとなるTi、TiN 14を順次成長する。次いでスパッタにより、配線となるAl（数％のCuを含む）15を0.8μm 程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiN 16を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（Ti／TiN ）16、Al（数％のCuを含む）15及びバリアメタル（Ti／TiN ）14を異方性ドライエッチングしてAlCu配線15を形成する。
なお上記製造方法においては、窒化膜を埋め込んだトレンチ素子分離領域４を形成しているが、ゲート電極形成後に酸化膜に入れ替えてもよい。ただし、その場合は、配線体との接続部及び突き出し部のないゲート電極を形成しておき、窒化膜を酸化膜に入れ替えて後、接続部及び突き出し部を素子分離領域４に延在させて形成すれば良い。
【００１１】
第３の実施例のＭＩＳ電界効果トランジスタを製造する場合は、図１２において素子分離領域用のトレンチを形成し、レジストを除去した後、下記の工程をおこなえばよい。ただし、酸化膜21を15nm程度のゲート酸化膜８a （SiO2／Ta2O5 ）に変更する。
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、酸化膜23及びpolySi膜22を選択的に異方性ドライエッチングし、側壁絶縁膜形成用の開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長窒化膜（Si3N4 ）を成長し、化学的機械研磨（ＣＭＰ）して、素子分離領域形成用トレンチ及び開孔部に埋め込み、素子分離領域４及び側壁絶縁膜17を形成する。この際側壁絶縁膜17間のpolySi膜22は上面のゲート電極18a となる。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、酸化膜23及びpolySi膜22を選択的に異方性ドライエッチングし、メタルソースドレイン領域形成用の開孔部を形成する。次いで開孔部のｐ型のＳＯＩ基板３に燐をイオン注入する。連続して、開孔部のｐ型のＳＯＩ基板３に砒素をイオン注入する。次いでレジスト（図示せず）を除去する。次いでｐ型のＳＯＩ基板３に硼素をイオン注入し、閾値電圧の制御をおこなう。次いで 900℃程度のN2アニールを加えることにより、燐と砒素の拡散係数の差により横方向拡散の制御がおこなわれたｎ+ 型ソースドレイン領域６及びｎ型ソースドレイン領域５を形成する。次いで開孔部のゲート酸化膜８a 及びｐ型のＳＯＩ基板３を異方性ドライエッチングする。次いでスパッタにより、バリアメタル兼酸化マスク層のTiN 膜を成長する。次いで異方性ドライエッチングして，開孔部の側壁にのみTiN 膜20を残す。次いで開孔部下の酸化膜２を250nm 程度等方性ドライエッチングし、開孔部間のｐ型のＳＯＩ基板３直下を連結するトンネル構造の空孔を形成する。この際酸化膜23もエッチングされる。次いで15nm程度のゲート酸化膜８b （SiO2／Ta2O5 ）を成長する。次いで化学気相成長により、不純物がドープされたpolySi膜を成長させ、開孔部及びトンネル構造の空孔に埋め込む。（本発明ではトンネル構造の空孔は幅約300nm 程度と極めて微細なために、polySi膜を両側の開孔部から完全に埋め込むことができる。）次いで全面異方性ドライエッチングし、トンネル構造の空孔にのみpolySi膜（下面のゲート電極）18b を形成する。この際上面のゲート電極18a 上にはトンネル構造の空孔に形成したゲート酸化膜８b が残されているため上面のゲート電極18a はエッチングされない。次いで開孔部の側壁に形成されたゲート酸化膜８b を等方性ドライエッチング除去する。次いで約 900℃で熱酸化し、polySi膜（下面のゲート電極）18b の側面に50nm程度の酸化膜19を成長する。次いで化学気相成長により、タングステン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にタングステン膜（Ｗ）を埋め込み、メタルソースドレイン領域（Ｗ）７を形成する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）、メタルソースドレイン領域（Ｗ）７及び側壁絶縁膜17をマスク層として、上面のゲート電極18a の両端（チャネル幅方向）の一部のpolySi膜、上面のゲート酸化膜８a 、ｐ型のＳＯＩ基板３、下面のゲート酸化膜８b 及び窒化膜４（ゲート電極の配線体との接続部及び突き出し部 200 nm程度）を順次異方性ドライエッチングし、下面ゲート電極18b の両端部を露出する。次いで15nm程度のゲート酸化膜８c （SiO2／Ta2O5 ）を成長する。次いで異方性ドライエッチングし、開孔部の側面にのみゲート酸化膜８c を残す。次いでｐ型のＳＯＩ基板３の側面のみにゲート酸化膜８c が残るようにオーバーエッチングする。（上面のゲート電極18a の側面からゲート酸化膜８c をエッチング除去する。）次いで化学気相成長により、不純物がドープされたpolySi膜を成長させる。次いで化学的機械研磨（ＣＭＰ）し、開孔部にpolySi膜を埋め込み側面ゲート電極18c （上面ゲート電極18a 及び下面ゲート電極18b を接続する）を形成する。以後図１７以降の工程をおこなえば第３の実施例のＭＩＳ電界効果トランジスタを製造することが可能である。
【００１２】
【発明の効果】
以上説明のように本発明によれば、ＳＯＩ基板の対向する２側面に設けられた不純物ソースドレイン領域に接して設けられた一対の導電膜（メタルソースドレイン領域）により、ＳＯＩ基板の対向する２側面（チャネル長方向の２側面）が包囲され、且つゲート酸化膜を介して設けられたバリアメタルを有するゲート電極により、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）が包囲されたチャネル領域完全包囲型ゲート電極構造を有するＭＩＳ電界効果トランジスタが半導体基板上に中央が凸構造に形成された酸化膜上に形成されている。
したがって、ＳＯＩ基板の２側面（チャネル長方向の２側面）をメタルソースドレイン領域により包囲し、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方向の２側面）をゲート酸化膜を介して設けられたバリアメタルを有するゲート電極により包囲することができるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面にチャネルを形成できるため、表面（上面）の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またメタルソースドレイン領域の形成によるソースドレイン領域の低抵抗化、接合容量の低減及びコンタクト抵抗の低減、高誘電率のTa2O5 のゲート酸化膜使用によるゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減、完全空乏化したＳＯＩ基板の使用による空乏層容量の除去及びサブスレッショルド特性の改善による閾値電圧の低減、ＭＩＳ電界効果トランジスタの各要素のセルフアラインによる微細な形成等が可能である。
即ち、極めて高速、低電力、高信頼、高性能及び高集積な大規模半導体集積回路の形成を可能とするチャネル領域完全包囲型ゲート電極構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【図１】 本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図
【図２】 本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）
【図３】 本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）
【図４】 本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式平面図
【図５】 本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面図）
【図６】 本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式平面図
【図７】 本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（図６のｐ−ｐ矢視断面図）
【図８】 本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（図６のｑ−ｑ矢視断面図）
【図９】 本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式平面図
【図１０】 本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（図９のｐ−ｐ矢視断面図）
【図１１】 本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（図９のｑ−ｑ矢視断面図）
【図１２】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１３】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１４】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１５】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１６】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１７】 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１８】 従来のＭＩＳ電界効果トランジスタの模式側断面図
【符号の説明】
１ ｐ型の第１のシリコン基板
２ 貼り合わせ用酸化膜（SiO2）
３ ｐ型の第２のシリコン基板（ＳＯＩ基板）
４ 素子分離領域形成用トレンチ及び埋め込み窒化膜（Si3N4 ）
５ ｎ型ソースドレイン領域
６ ｎ+ 型ソースドレイン領域
７ メタルソースドレイン領域（Ｗ）
８ ゲート酸化膜（SiO2／Ta2O5 ）
８a 上面のゲート酸化膜（SiO2／Ta2O5 ）
８b 下面のゲート酸化膜（SiO2／Ta2O5 ）
８c 側面のゲート酸化膜（SiO2／Ta2O5 ）
９ バリアメタル（TiN ）
10 ゲート電極（Al）
11 燐珪酸ガラス（PSG ）膜
12 バリアメタル（Ti／TiN ）
13 プラグ（Ｗ）
14 バリアメタル（Ti／TiN ）
15 AlCu配線
16 バリアメタル（Ti／TiN ）
17 側壁絶縁膜（Si3N4 ）
18a 上面のゲート電極（PolySi）
18b 下面のゲート電極（PolySi）
18c 側面のゲート電極（PolySi）
19 側壁酸化膜（SiO2）
20 バリアメタル（TiN ）
Claims (4)
- ＳＯＩ基板（半導体層）の対向する２側面（チャネル長方向の２側面）を、前記ＳＯＩ基板（半導体層）の対向する２側面（チャネル長方向の２側面）に設けられた不純物ソースドレイン領域に接して設けられた一対の導電膜（メタルソースドレイン領域）により包囲され、前記ＳＯＩ基板（半導体層）の残りの４面（上下面及びチャネル幅方向の２側面）を、ゲート絶縁膜を介して設けられたゲート電極により包囲されている構造からなる前記ＳＯＩ基板（半導体層）が酸化膜を介して半導体基板上に設けられ、且つ前記ＳＯＩ基板（半導体層）に自己整合して前記不純物ソースドレイン領域、前記導電膜（メタルソースドレイン領域）、前記ゲート絶縁膜及び前記ゲート電極が設けられていることを特徴とするＭＩＳ電界効果トランジスタ。
- 前記ＭＩＳ電界効果トランジスタの素子分離領域の絶縁膜、前記導電膜（メタルソースドレイン領域）及び前記ゲート電極の上面が同じ高さを有していることを特徴とする特許請求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。
- 前記ＳＯＩ基板（半導体層）が水平方向に分割された複数のＳＯＩ基板（半導体層）からなり、前記一対の導電膜（メタルソースドレイン領域）及び前記ゲート電極が前記複数のＳＯＩ基板（半導体層）に共通していることを特徴とする特許請求の範囲請求項１及び請求項２記載のＭＩＳ電界効果トランジスタ。
- 半導体基板上に酸化膜を介して形成されたＳＯＩ基板（半導体層）を有する半導体装置において、前記ＳＯＩ基板（半導体層）上に第１の絶縁膜及び導電層を積層する工程と、前記導電層、前記第１の絶縁膜、前記ＳＯＩ基板（半導体層）及び前記酸化膜を選択的に異方性エッチングし、素子分離領域形成用の第１の開孔部を形成する工程と、前記第１の開孔部に第２の絶縁膜を平坦に埋め込む工程と、残された前記導電層を選択的に異方性エッチングし、第２の開孔部を形成する工程と、残された前記導電層をマスク層として、前記ＳＯＩ基板（半導体層）に不純物を導入する工程と、熱処理を施すことにより、前記不純物を拡散させ、不純物ソースドレイン領域を形成する工程と、前記第２の絶縁膜及び前記導電層をマスク層として、第２の開孔部直下の前記第１の絶縁膜、前記ＳＯＩ基板（半導体層）及び前記酸化膜の一部を異方性エッチングし、第３の開孔部を形成する工程と、前記第２及び前記第３の開孔部に導電膜（メタルソースドレイン領域）を平坦に埋め込む工程と、残された前記導電層及び前記第１の絶縁膜を異方性エッチングする工程と、前記導電膜（メタルソースドレイン領域）間に露出した前記ＳＯＩ基板（半導体層）を選択的に異方性エッチングし、チャネル幅方向の２側面を露出する工程と、露出した前記酸化膜の一部を等方性エッチングし、前記ＳＯＩ基板（半導体層）の下面を露出する空孔を含む第４の開孔部を形成する工程と、前記ＳＯＩ基板（半導体層）の表面及び前記導電膜（メタルソースドレイン領域）の側面にゲート絶縁膜を形成する工程と、前記第４の開孔部にゲート電極を平坦に埋め込み、前記導電膜（メタルソースドレイン領域）間に、前記ゲート絶縁膜を介して前記ＳＯＩ基板（半導体層）を包囲した構造の前記ゲート電極を形成したことを特徴とするＭＩＳ電界効果トランジスタの製造方法。
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