JP4898619B2 - 高電圧ｆｅｔ用ゲートエッチング方法 - Google Patents

Description

本開示は高電圧電界効果トランジスタを作製するための半導体プロセスに関する。

高電圧電界効果トランジスタ（ＨＶＦＥＴ）は、半導体技術分野において良く知られている。多くのＨＶＦＥＴは、デバイスが「オフ」状態にあるときの印加高電圧（例えば数百ボルト）を維持又は遮断する拡張ドレイン領域を含むデバイス構造を利用する。従来の垂直ＨＶＦＥＴ構造において、半導体材料のメサは、オン状態における電流フロー用の拡張ドレイン又はドリフト領域を形成する。トレンチゲート構造は、本体領域が配置されるメサの側壁領域に隣接した構造の上部付近で形成される。ゲートに電圧ポテンシャルを適切に印加することにより本体領域の垂直側壁部分に沿って導電チャネルが形成され、その結果、電流は、半導体材料を通って垂直方向に流れ、すなわちソース領域が配置される基板の上面からドレイン領域が位置付けられる基板の底面にまで下方に流れることができるようになる。

添付図面の各図において本発明を限定ではなく例証として図示する。
以下の説明において、本発明を完全に理解できるようにするために、材料の種類、寸法、構造的特徴、処理段階、その他などの特定の詳細が記載される。しかしながら、当業者であればこれらの特定の詳細は本発明を実施するのに必ずしも必要ではないことは理解されるであろう。

各図における要素は描写であり、分かりやすくするために縮尺通りに描かれていない点を理解すべきである。また、ＮチャネルのＨＶＦＥＴデバイスの作製方法が開示されているが、図示のドープ領域の全てにおいて反対の導電タイプを用いてＰチャネルＨＶＦＥＴを作製してもよい点も理解される。更に、各図は単一のデバイスを示しているようであるが、このようなトランジスタ構造は反復的手法で、又は組み合わせて、或いは複製的方法で作製されるのが一般的であることは当業者であれば理解されるであろう。言い換えると、図１Ａから図１Ｉの種々の例示的な処理段階によって示される垂直ＨＶＦＥＴデバイス構造の作製方法を用いて、複数の並行に配置された領域又は複製領域を有するデバイスを構成することができる。

図１は、作製プロセスにおいて、Ｎ型半導体材料のエピタキシャル層１２をＮ＋ドープのシリコン基板１１上に形成する最初の段階後の垂直ＨＶＦＥＴの例示的な側断面図を示している。１つの実施形態において、エピタキシャル層１２は、約１５μｍから１２０μｍ厚の範囲の垂直厚みを有する。Ｎ＋基板１１は、高濃度にドープされ、完成デバイスの基板の下部に位置付けられるドレイン領域にまで貫通して流れる電流に対する抵抗を最小限にする。エピタキシャル層１２のドーピングは、層が形成されているときに行うことができる。１つの実施形態において、エピタキシャル層１２のドープ濃度は、線形的に漸変され、実質的に均一な電界分布を示す拡張ドレイン領域を生成する。線形的漸変は、エピタキシャル層１２の上面下のあるポイントで終わることができる。

エピタキシャル層１２が形成された後で、半導体ウェーハの上面が適切にマスクされ、次いで、エピタキシャル層１２に深い垂直トレンチがエッチングされる。図１Ｂは、シリコンメサ１４を形成する垂直トレンチエッチングの後の作製プロセスにおける垂直ＨＶＦＥＴの例示的な側断面図である。メサ１４の高さ及び幅並びに隣接するトレンチ間の間隔は、デバイスの降伏電圧要件によって決定付けることができる。エピタキシャル層１２のメサ１４は、最終的にはＨＶＦＥＴデバイス構造のＮ型ドリフト領域を形成する。種々の実施形態において、メサ１４は、直交方向（紙面出入り方向）にかなりの横方向距離を延びることができる。特定の実施形態において、メサ１４によって形成されるＮ型ドリフト領域の横方向の幅は、極めて高い降伏電圧（例えば６００Ｖ）を達成するために確実に製造可能な範囲で可能な限り狭くされる。

図１Ｃは、メサ１４の側壁上に誘電体層を形成して酸化物領域１５を形成し、続いてトレンチの残りの部分をポリシリコン又は別の好適な材料で充填してフィールドプレート３５ａ及び３５ｂを形成した後の図１Ｂの例示的なデバイス構造を示す。誘電体層は二酸化ケイ素を含むのが好ましいが、窒化ケイ素又は他の好適な誘電体材料を用いてもよい。この実施例では、酸化物領域１５ａはメサ１４の側壁１９ａを覆い、メサ１４の反対側では酸化物領域１５ｂが側壁１９ｂを覆っている。側壁酸化物領域１５ａ及１５ｂはまた、それぞれのトレンチの各々において、Ｎ＋基板１１の露出部分を覆っている。酸化物層１５は、熱成長及び化学蒸着を含む種々の公知の方法を用いて形成することができる。

側壁酸化物領域１５の形成に続いて、トレンチの残りの開放部分は、フィールドプレート３５ａ及び３５ｂを形成する導電性材料で充填される。次いで、基板の上面は、化学機械研磨などの従来の平坦化技術を利用して平坦化することができる。フィールドプレートを形成するのに使用される導電性材料は、高濃度にドープされたポリシリコン、金属（又は金属合金）、シリサイド、又は他の好適な材料を含むことができる。完成したデバイス構造では、フィールドプレート部材３５ａ及び３５ｂは通常、容量性プレートとして機能することができ、該プレートは、ＨＶＦＥＴがオフ状態にあるとき（すなわち、ドレインが高電圧ポテンシャルまで引き上げられたとき）に拡張ドレイン領域の電荷を空乏させるのに用いることができる。１つの実施形態において、メサ１４の側壁１９から各フィールドプレート３５を分離する側壁酸化物の横方向厚みはほぼ４μｍである。

図１Ｄは、シリコン基板の上面のマスク処理後の図１Ｃの例示的なデバイス構造を示している。この実施例において、マスク層２１は、メサ１４の両側の酸化物領域１５ａ及び１５ｂの上にある開口部２２ａ及び２２ｂを有するフォトレジストの層を含む。メサ１４の直ぐ上にあるマスク層２１の一部は、メサの各側部の上の側壁１９の縁部を越えて距離「ｄ」だけ延び、すなわち重なり、酸化物領域１５ａ及び１５ｂの第１及び第２の側壁部分を覆っている点に留意されたい。すなわち、メサ１４に最も近い各開口部２２の縁部は、メサ１４の側壁１９と一致せず、むしろ開口部２２は意図的にオフセットされており、そのため各開口部２２の最も近接した縁部は対応するメサ側壁１９から短い距離だけ離れている。１つの実施形態において、重なり距離「ｄ」は、ほぼ０．２μｍから０．５μｍである。

図１Ｅは、ゲートトレンチ２４ａ及び２４ｂの形成後の図１Ｄの例示的なデバイス構造を示している。ゲートトレンチ２４ａ及び２４ｂは、開口部２２の直ぐ下にある区域において酸化物領域１５の誘電材料を除去する第１の誘電エッチング（矢印２６で示される）によって形成される。１つの実施形態において、第１の誘電エッチングは、実質的に異方性のプラズマエッチングである。第１の誘電エッチング２６は、１つの実施形態では約３μｍ深さである所要の深さ又は目標深さまで行われる。プラズマエッチング２６用に、例えばＣ₄Ｆ₈／ＣＯ／Ａｒ／Ｏ₂ガスを用いることができる。第１のエッチングの異方特性は、メサ１４の側壁１９まで延びないか、又は貫通しないゲートトレンチ内の実質的に垂直な側壁輪郭をもたらす。別の言い方をすれば、マスク層２１の重なり距離「ｄ」は、開口部２２を貫通する異方性エッチングがシリコンメサ側壁１９を侵食せず、第１の誘電エッチング後でも酸化物領域１５を含む誘電材料の一部が側壁１９を覆ったままであるようにされる。

図１Ｆは、ゲートトレンチ内のメサ１４の側壁１９を覆う酸化物を除去した後の図１Ｅの例示的なデバイス構造を示している。第２の誘電エッチング（矢印２９で示される）は、マスク層２１の開口部２２ａ及び２２ｂを貫通して行われ、側壁１９ａ及び１９ｂ上の残りの酸化物を完全に除去することができる。１つの実施形態において、第２の誘電エッチングは、本質的にほぼ等方性のウェットエッチング（例えば緩衝ＨＦを用いたもの）である。それ故、それぞれメサ１４の側壁１９ａ及び１９ｂに沿ってエピタキシャルシリコン材料を露出させるゲートトレンチ開口部ペア２７ａ及び２７ｂになる。

図示の実施形態において、第２の誘電エッチング２９は高度に選択性のあるものとなり、これはシリコンをエッチングするよりも遙かに速い速度で誘電材料をエッチングすることを意味する。このプロセスを用いると、各側壁１９のシリコン表面が損傷を受けることがないので、この後に高品質のゲート酸化物を側壁表面上に成長させることができる。更に、第２の誘電エッチングの実質的に等方性の性質に起因して、ゲートトレンチは、垂直方向及び横方向の両方で同じ速度でエッチングされる。しかしながら、第２の誘電エッチングを利用してシリコンメサ側壁上の残留する１０分の数ミクロンの二酸化ケイ素を除去するときには、トレンチゲート開口部２７の縦横比に関する全体的作用は比較的重要ではない。１つの実施形態において、各ゲートトレンチ開口部２７の横方向幅は、ほぼ１．５μｍ幅であり、最終深さはほぼ３．５μｍである。

図１Ｇは、マスク層２１を除去し、側壁の露出部分を覆う高品質の薄い（例えば〜５００Å）ゲート酸化物層３１を形成し、続いてゲートトレンチを充填した後の図１Ｆの例示的なデバイス構造を示す。１つの実施形態では、ゲート酸化物層３１は、１００〜１０００Ａの範囲の厚みで熱成長する。マスク層２１は、ゲート酸化物３１の形成前に除去される。各ゲートトレンチの残りの部分は、ドープポリシリコン又は別の好適な材料で充填され、これらは完成したデバイス構造においてゲート部材３３ａ及び３３ｂを形成する。

図１Ｈは、トレンチゲート構造に関連してフィールドプレート３５ａ及び３５ｂを示す拡大図において、図１Ｇの例示的なデバイス構造を示している。トレンチゲート構造は、メサ１４の側壁１９に隣接して配置され且つゲート酸化物層３１により側壁１９から絶縁されたゲート部材３３を含む。

最悪ケースのマスク位置ずれ誤差シナリオの下でも、メサ１４の側壁に対するマスク層２１の結果として生じる重なりによって、プラズマエッチング２６が側壁１９のいずれかに沿ってシリコン材料を侵食するのを尚も防ぐように、マスク層２１の重なり距離「ｄ」を十分に大きくする必要がある点は、当業者であれば理解されるであろう。同様に、マスク層２１のマスク距離「ｄ」は、最悪ケースのマスク位置ずれシナリオにおいて、側壁１９のいずれかに残留する酸化物が適切な第２の誘電エッチングによって除去することができないようにあまり大きくする必要がない。例えば、重なり距離「ｄ」が大きくなり過ぎた場合には、側壁１９を覆う酸化物を除去するのに必要な第２の誘電エッチング２９は、ゲート部材３３とフィールドプレート３５との間に残る（すなわち分離している）酸化物の過剰な薄層化を生じる結果となる可能性があり、場合によってはこれらの要素間の不適切な絶縁につながる。

図１Ｉは、エピタキシャル層１２の上部の近傍にＮ＋ソース領域３８とＰ型本体領域３９とを形成した後の図１Ｈの例示的なデバイス構造を示す。ソース領域３８と本体領域３９は各々、一般的な堆積、拡散、及び／又は注入処理技術を用いて形成することができる。Ｎ＋ソース領域３８の形成後、ソース、ドレイン、及び従来の作製方法を用いてデバイスのそれぞれの領域／材料に電気的に接続されたフィールドプレート電極（簡単にするために各図には示されていない）を形成することによってＨＶＦＥＴを完成することができる。

特定の実施形態と共に本発明を説明してきたが、本発明の範囲内に十分含まれる多くの修正形態及び／又は変形形態が存在することは当業者であれば理解されるであろう。従って、本明細書及び図面は限定の意味ではなく例証としてみなされるべきである。

基板上にエピタキシャル層を形成する最初の段階の後の作製プロセスにおける垂直ＨＶＦＥＴの例示的な側断面図である。 シリコンメサを形成する垂直トレンチエッチングの後の図１Ａの例示的なデバイス構造を示す図である。 メサの側壁上に誘電体層を形成してトレンチの残りの部分をポリシリコンで充填した後の図１Ｂの例示的なデバイス構造を示す図である。 シリコン基板上の上面のマスク処理後の図１Ｃの例示的なデバイス構造を示す図である。 ゲートトレンチ２４ａ及び２４ｂの形成後の図１Ｄの例示的なデバイス構造を示す図である。 ゲートトレンチ内のメサ１４の側壁１９を覆う酸化物を除去した後の図１Ｅの例示的なデバイス構造を示す図である。 マスク層２１を除去し、薄いゲート酸化物とメサの側壁とを形成し、続いてゲートトレンチを充填した後の図１Ｆの例示的なデバイス構造を示す図である。 トレンチゲート構造に関連してフィールドプレートを示す拡大図において図１Ｇの例示的なデバイス構造を示す図である。 ソース及び本体領域を形成した後の図１Ｈの例示的なデバイス構造を示す図である。

符号の説明

１１ 基板
１２ エピタキシャル層
１５ 酸化物領域
３１ ゲート酸化物層
３３ ゲート部材
３５ フィールドプレート
３８ Ｎ＋ソース領域

Claims (28)

1. 半導体材料のメサの対向する側部上に位置する第１及び第２の誘電領域上にそれぞれ配置された第１及び第２の開口部を含むマスク層で半導体基板をマスクする段階であって、前記メサが前記第１及び第２の誘電領域にそれぞれ隣接する第１及び第２の側壁を有し、前記マスク層が前記第１及び第２の開口部間で前記メサを覆う部分を有し、前記部分が、前記第１及び第２の側壁を過ぎて延びて前記第１及び第２の誘電領域の第１及び第２の側壁部分をそれぞれ覆う段階と、
   前記それぞれの第１及び第２の開口部を貫通して前記第１及び第２の誘電領域を異方的にエッチングし、第１及び第２のトレンチを生成する段階と、
   前記第１及び第２の誘電領域の第１及び第２の側壁部分を除去する段階と、
   前記メサの第１及び第２の側壁上にゲート酸化物を形成する段階と、
   を含む方法。
2. 前記第１及び第２の側壁部分を除去する段階が、前記第１及び第２のトレンチにおいて前記第１及び第２の誘電領域を等方的にエッチングする段階を含む、
   ことを特徴とする請求項１に記載の方法。
3. 前記等方的エッチングは、前記第１及び第２の側壁の半導体材料が損傷を受けないように前記半導体材料に対して選択性のあるエッチャントを用いて行われる、
   ことを特徴とする請求項２に記載の方法。
4. 前記ゲート酸化物を形成した後に、前記第１及び第２のトレンチをポリシリコンで充填する段階を更に含む、
   ことを特徴とする請求項１に記載の方法。
5. 前記メサの対向する側部上で前記第１及び第２の誘電領域まで垂直方向で下方に延びる第１及び第２のフィールドプレートを形成する段階を更に含む、
   ことを特徴とする請求項１に記載の方法。
6. 前記第１及び第２のトレンチが、前記第１及び第２のフィールドプレートと前記メサとの間にそれぞれ配置される、
   ことを特徴とする請求項５に記載の方法。
7. マスク層の第１及び第２の開口部を貫通して第１及び第２の誘電領域をプラズマエッチングして第１及び第２のトレンチを生成する段階であって、前記第１及び第２の誘電領域が半導体材料のメサの対向する側部上に位置付けられ、前記メサが前記第１及び第２の誘電領域にそれぞれ隣接する第１及び第２の側壁を有する段階と、
   前記第１及び第２のトレンチにおいて前記第１及び第２の誘電領域をウェットエッチングする段階と、
   前記メサの第１及び第２の側壁上にゲート酸化物を形成する段階と、
   を含む方法。
8. 前記プラズマエッチングが異方性エッチングである、
   ことを特徴とする請求項７に記載の方法。
9. 前記マスク層が前記第１及び第２の開口部間で前記メサを覆う部分を有し、前記部分が、前記第１及び第２の側壁を過ぎて延びて前記第１及び第２の誘電領域の第１及び第２の側壁部分をそれぞれ覆う、
   ことを特徴とする請求項７に記載の方法。
10. 前記ウェットエッチングが等方性エッチングである、
    ことを特徴とする請求項７に記載の方法。
11. 前記ゲート酸化物を形成した後に、前記第１及び第２のトレンチ内で第１及び第２のゲート部材を形成する段階を更に含む、
    ことを特徴とする請求項７に記載の方法。
12. 前記メサの対向する側部上で前記第１及び第２の誘電領域まで垂直方向で下方に延びる第１及び第２のフィールドプレートを形成する段階を更に含む、
    ことを特徴とする請求項７に記載の方法。
13. 前記第１及び第２のトレンチが、前記第１及び第２のフィールドプレートと前記メサとの間にそれぞれ配置される、
    ことを特徴とする請求項１２に記載の方法。
14. 上面を有する第１の導電型のエピタキシャル層を基板上に形成する段階と、
    前記エピタキシャル層をエッチングして第１及び第２の側壁を有するメサを定める第１及び第２のトレンチを形成する段階と、
    前記第１及び第２のトレンチ内に前記第１及び第２の側壁を覆う第１及び第２の誘電領域をそれぞれ形成する段階と、
    前記第１及び第２の誘電領域により前記メサからそれぞれ絶縁された第１及び第２のフィールドプレート部材を形成する段階と、
    マスク層において、前記メサの対向する側部上で前記第１及び第２の誘電領域上にそれぞれ配置された第１及び第２の開口部を形成する段階であって、前記マスク層が前記第１及び第２の開口部間で前記メサを覆う部分を有し、前記部分が前記第１及び第２の側壁に重なって、前記第１及び第２の誘電領域の第１及び第２の側壁部分をそれぞれ覆う段階と、
    前記それぞれの第１及び第２の開口部を貫通して前記第１及び第２の誘電領域を異方的にエッチングし、第１及び第２のトレンチを生成する段階と、
    前記第１及び第２のトレンチにおいて前記第１及び第２の誘電領域を等方的にエッチングして前記第１及び第２の側壁部分を除去する段階と、
    を含む方法。
15. 前記メサの第１及び第２の側壁の各々上にゲート酸化物を形成する段階を更に含む、
    ことを特徴とする請求項１４に記載の方法。
16. 前記ゲート酸化物により前記第１及び第２の側壁からそれぞれ絶縁された第１及び第２のゲート部材を形成する段階を更に含む、
    ことを特徴とする請求項１５に記載の方法。
17. 前記ゲート部材に隣接する前記メサの上面近傍に本体領域を形成する段階を更に含み、前記本体領域が第２の導電型である、
    ことを特徴とする請求項１６に記載の方法。
18. 前記メサの上面に第１の導電型のソース領域を形成する段階を更に含み、前記ソース領域が前記本体領域の上に配置される、
    ことを特徴とする請求項１７に記載の方法。
19. 前記ゲート酸化物を形成する段階が前記ゲート酸化物を熱成長させる段階を含む、
    ことを特徴とする請求項１５に記載の方法。
20. 前記第１及び第２の側壁と重なる前記部分が、前記第１及び第２の側壁部分の各々を過ぎてある重なり距離だけ延びる、
    ことを特徴とする請求項１４に記載の方法。
21. 前記重なり距離が、前記マスク層と前記メサとの間の最悪ケースの位置ずれ誤差よりも大きい、
    ことを特徴とする請求項２０に記載の方法。
22. 前記重なり距離が、ほぼ０．２μｍから０．５μｍ幅の範囲にある、
    ことを特徴とする請求項２０に記載の方法。
23. マスク層の第１及び第２の開口部を貫通して第１及び第２の酸化物領域をプラズマエッチングして、半導体材料のメサの対向する側部上に位置付けられた第１及び第２のトレンチを形成する段階であって、前記プラズマエッチングが前記メサの第１及び第２の側壁の各々を覆う酸化物層を残すように、前記マスク層が前記第１及び第２の開口部間で前記メサを覆うマスク層部分を含み、前記マスク層部分が、前記第１及び第２の側壁を過ぎて延びる、段階と、
    前記第１及び第２の側壁の半導体材料が損傷を受けないように前記半導体材料に対して選択性のあるエッチャントを用いて、前記第１及び第２のトレンチ内で前記第１及び第２の酸化物領域をエッチングして前記酸化物層を除去する段階と、
    前記メサの第１及び第２の側壁上にゲート酸化物を熱成長させる段階と、
    を含む方法。
24. 前記プラズマエッチングが異方性エッチングである、
    ことを特徴とする請求項２３に記載の方法。
25. 第１のエッチャントを用いて、マスク層の第１及び第２の開口部を貫通して第１及び第２の誘電領域をエッチングして、半導体材料のメサの第１及び第２の側壁に隣接してそれぞれ配置された第１及び第２のトレンチを生成し、前記メサの第１及び第２の側壁をそれぞれ覆う前記第１及び第２の誘電領域の第１及び第２の部分を残すように、前記マスク層が前記第１及び第２の開口部間で前記メサを覆うマスク層部分を含み、前記マスク層部分が、前記第１及び第２の側壁を過ぎて延び、最終的には前記メサが電界効果トランジスタの拡張ドレイン領域を備えるようにする段階と、
    第２のエッチャントを用いて、前記第１及び第２の誘電領域の前記第１及び第２の部分をエッチングして前記第１及び第２の側壁を露出させる段階と、
    を含む方法。
26. 前記第２のエッチャントは、前記第１及び第２の側壁の半導体材料がエッチングにより損傷を受けないように前記半導体材料に対して選択性がある、
    ことを特徴とする請求項２５に記載の方法。
27. 前記第１のエッチャントが実質的に異方性があり、前記第２のエッチャントが実質的に等方性がある、
    ことを特徴とする請求項２５に記載の方法。
28. 前記第２のエッチャントによるエッチングが、前記マスク層の第１及び第２の開口部を貫通して行われる、
    ことを特徴とする請求項２５に記載の方法。

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