JP5223220B2

JP5223220B2 - Vector processing apparatus and vector processing system

Info

Publication number: JP5223220B2
Application number: JP2007094861A
Authority: JP
Inventors: 康宏井川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-03-30
Filing date: 2007-03-30
Publication date: 2013-06-26
Anticipated expiration: 2027-03-30
Also published as: JP2008250926A

Description

この発明は、ベクトル処理装置及びベクトル処理システムに係り、とくに、高速ベクトル演算処理に用いて好適なベクトル処理装置及びベクトル処理システムに関する。 The present invention relates to a vector processing device and a vector processing system, and more particularly to a vector processing device and a vector processing system suitable for use in high-speed vector arithmetic processing.

図１１は、従来のマルチベクトルプロセッサシステム（以下、簡単に、ベクトル処理装置ともいう）の電気的構成を示すブロック図である。
従来のベクトル処理装置は、同図に示すように、それぞれが、パイプライン・ベクトル演算処理を行う複数（ｎ個：ｎは２以上の自然数）のべクトルプロセッサ（ＣＰＵ）１_１、１_２、…、１_ｎと、それぞれが、メモリアドレスによってインタリーブされた共有メモリ型の主記憶装置である、複数（ｍ個：ｍは２以上の自然数）のメモリ制御部２_１、２_２、…、２_ｍとを備え、これらのべクトルプロセッサ１_１、１_２、…、１_ｎとメモリ制御部２_１、２_２、…、２_ｍとが、クロスバー網で結合されることで、全てのべクトルプロセッサ１_１、１_２、…、１_ｎが、いずれのメモリ制御部２_１、２_２、…、２_ｍへもアクセスでき、並列処理してシステム全体の処理速度の高速化を達成できる構成となっている。 FIG. 11 is a block diagram showing an electrical configuration of a conventional multi-vector processor system (hereinafter simply referred to as a vector processing device).
As shown in the figure, the conventional vector processing apparatus includes a plurality (n: n is a natural number of 2 or more) of vector processors (CPUs) 1 ₁ , 1 ₂ , each performing pipeline vector arithmetic processing. .., 1 _n and a plurality (m: m is a natural number of 2 or more) of memory controllers 2 ₁ , 2 ₂ ,. a _m, these base-vector processor ₁ _1, 1 2, ..., _{1 n} a memory control unit ₂ _1, 2 2, ..., and _{2 m} is, by being coupled by a crossbar network, all -vector processor ₁ _1, 1 2, ..., _{1 n} is any of the memory control unit ₂ _1, 2 2, ..., also accessible to _{2 m,} can achieve high processing speed of the entire system by parallel processing configuration It has become.

各ベクトルプロセッサ１_１、１_２、…、１_ｎは、同図に示すように、スカラ処理部１１と、ベクトル処理部１２と、メモリアクセス制御部１３と、クロスバスイッチ１４とから概略構成されている。上記スカラ処理部１１は、各種命令発行制御とスカラ演算処理とを行う役割を担っている。ベクトル処理部１２は、スカラ処理部１１からベクトル命令を受けると、複数のベクトルパイプラインによって、ベクトルを構成する多数の要素に対する同一の繰り返し操作（ベクトル演算処理）を高速で実行する。ベクトル処理部１２には、ベクトル演算を高速に実行するために、メモリ制御部２_１、２_２、…、２_ｍから読み出されたロードデータ（各種要素）や、演算結果の格納を行う、要素ごとにインタリーブされたベクトルレジスタ１５が内蔵されている。上記メモリアクセス制御部１３は、スカラ処理部１１から発行されたメモリアクセス命令を受けると、メモリアドレスを生成してメモリアクセスパケットを生成する。また、クロスバスイッチ１４は、メモリアクセス制御部１３から受け取ったメモリアクセスパケットやベクトル処理部１２から受け取ったメモリストアデータをアドレスによりインタリーブされた所望のメモリアクセスポートＱ_０、Ｑ_１、Ｑ_２、Ｑ_３にスイッチする一方、メモリ制御部２_１、２_２、…、２_ｍから読み出されたロードデータをベクトル処理部１２の要素ごとにインタリーブされたベクトルレジスタ１５に送るためのスイッチ操作も実行する。 Each of the vector processors 1 ₁ , 1 ₂ ,..., 1 _n is roughly composed of a scalar processing unit 11, a vector processing unit 12, a memory access control unit 13, and a crossbar switch 14, as shown in FIG. Yes. The scalar processing unit 11 has a role of performing various instruction issuance control and scalar arithmetic processing. When the vector processing unit 12 receives a vector instruction from the scalar processing unit 11, the vector processing unit 12 executes the same repetitive operation (vector operation processing) on a large number of elements constituting the vector at a high speed by a plurality of vector pipelines. The vector processing unit 12 stores the load data (various elements) read from the memory control units 2 ₁ , 2 ₂ ,..., 2 _m and the calculation result in order to execute the vector calculation at high speed. A vector register 15 interleaved element by element is incorporated. When the memory access control unit 13 receives a memory access command issued from the scalar processing unit 11, the memory access control unit 13 generates a memory address and generates a memory access packet. The crossbar switch 14 also has desired memory access ports Q ₀ , Q ₁ , Q ₂ , Q interleaved by addresses with memory access packets received from the memory access control unit 13 and memory store data received from the vector processing unit 12. _On the other hand, a switch operation for sending the load data read from the memory control units 2 ₁ , 2 ₂ ,..., 2 _m to the vector register 15 interleaved for each element of the vector processing unit 12 is also executed. .

次に、各メモリ制御部２_１、２_２、…、２_ｍは、同図に示すように、クロスバスイッチ２１と、バンク制御部２２、２２、…と、バンクキャッシュ２３、２３、…と、メモリバンク２４、２４、…とから構成されている。上記クロスバスイッチ２１は、ｎ個のベクトルプロセッサ１_１、１_２、…、１_ｎのいずれからでも、メモリアクセスパケットを受け取ると、アドレスによりインタリーブされた所望のメモリポートＰ_０、Ｐ_１、Ｐ_２、Ｐ_３へスイッチする。ここで、同図に示すように、メモリポートＰ_０、Ｐ_１、Ｐ_２、Ｐ_３ごとに、バンク制御部２２と、バンクキャッシュ２３と、メモリバンク２４とが設置されていて、バンク制御部２２は、クロスバスイッチ２１からのメモリアクセスパケットを受け取ると、アドレスでインタリーブされたメモリバンク２４内の所望のメモリ素子にアクセスするための制御を行う。 Next, each of the memory control units 2 ₁ , 2 ₂ ,..., 2 _m has a crossbar switch 21, bank control units 22, 22,. It is composed of memory banks 24, 24,. When the crossbar switch 21 receives a memory access packet from any of the _n vector processors 1 ₁ , 1 ₂ ,..., 1 _n , the desired memory ports P ₀ , P ₁ , P ₂ interleaved by addresses are received. , to switch to _{P 3.} Here, as shown in the figure, for each of the memory ports P ₀ , P ₁ , P ₂ , P ₃ , a bank control unit 22, a bank cache 23, and a memory bank 24 are installed. When 22 receives a memory access packet from the crossbar switch 21, it performs control to access a desired memory element in the memory bank 24 interleaved with the address.

バンクキャッシュ２３は、メモリバンク２４を構成するメモリ素子の遅延を隠蔽するための少容量のライトスルー型キャッシュメモリであり、メモリバンク２４ごとに独立に設けられて、次のように動作する。バンクキャッシュ２３は、バンク制御部２２から受け取ったメモリアクセスパケットがロードのときは、アドレスによりヒット、ミスヒットを判定し、ヒットならば、自身にキャッシュされたデータをクロスバスイッチ２１に返し、ミスヒットならば、メモリバンク２４にメモリアクセスパケットを発行し、この後、メモリバンク２４からロードデータが戻ってきたら、自身のキャッシュに登録すると共に、バンク制御部２２及びクロスバスイッチ２１を介して、メモリアクセスパケットを発行したベクトルプロセッサ１_１、１_２、…、１_ｎにロードデータを送る。一方、バンクキャッシュ２３は、バンク制御部２２から受け取ったメモリアクセスパケットがストアのときは、アドレスによりヒット、ミスヒットを判定し、アドレスがミスすれば、そのままメモリバンク２４へ送り、ヒットすれば、自身のキャッシュを書き換えると共に、メモリバンク２４にもストアパケットを送る。 The bank cache 23 is a small-capacity write-through cache memory for concealing the delay of the memory elements constituting the memory bank 24. The bank cache 23 is provided independently for each memory bank 24 and operates as follows. When the memory access packet received from the bank control unit 22 is loaded, the bank cache 23 determines a hit or a miss according to the address, and if it is a hit, returns the cached data to the crossbar switch 21 and the miss hit. Then, a memory access packet is issued to the memory bank 24. After that, when load data returns from the memory bank 24, it is registered in its own cache and is accessed via the bank control unit 22 and the crossbar switch 21. Load data is sent to the vector processors 1 ₁ , 1 ₂ ,..., 1 _n that issued the packet. On the other hand, when the memory access packet received from the bank control unit 22 is a store, the bank cache 23 determines a hit or a miss according to the address. If the address is missed, the bank cache 23 sends it to the memory bank 24 as it is. While rewriting its own cache, it also sends a store packet to the memory bank 24.

しかしながら、上記従来のベクトル処理装置においては、昨今のテクノロジの進歩によりプロセッサ性能は向上したものの、メモリ素子のアクセス性能の進歩はそれほどではなく、メモリバンド幅の増加やメモリレイテンシ短縮による大量データの並列処理により高性能を引き出すベクトルプロセッサにとっては、メモリ素子とプロセッサとの間の性能格差が広がり、メモリ素子の性能ネックに起因して、システムの全体性能が低下してしまう、という問題があった。これは、メモリ素子のスループットが相対的に遅いため、プロセッサ−メモリ間のデータ転送遅延が大きくなり、プロセッサ側のベクトル演算処理の開始が相対的に遅れてしまうためである。
これを解消するためには、データ幅を広げることで、メモリ側のスループットの向上を図ることができるが、そうすると、メモリ側により大きなハードウエア量の追加が必要となるので、コストの増加を招き、不都合である。 However, in the above-described conventional vector processing apparatus, although the processor performance has been improved by recent technological advances, the access performance of the memory elements has not been improved so much, and a large amount of data is parallelized by increasing the memory bandwidth and shortening the memory latency. A vector processor that draws out high performance by processing has a problem that the performance gap between the memory element and the processor widens, and the overall performance of the system decreases due to the performance bottleneck of the memory element. This is because the throughput of the memory element is relatively slow, so that the data transfer delay between the processor and the memory becomes large, and the start of the vector operation processing on the processor side is relatively delayed.
In order to solve this problem, it is possible to improve the throughput on the memory side by widening the data width. However, if this is done, a large amount of hardware must be added to the memory side, resulting in an increase in cost. Inconvenient.

このような不都合を解消する手段として、命令語中に主記憶上の隣接するデータをロードするか否かを指定する動作指示フィールドを持ち、該動作指示フィールドの情報によって主記憶から読み出す読出しデータ幅が４バイトか８バイトかを決定するようにした、特許文献１に記載のベクトル処理装置が提案されている。特許文献２にも、特許文献１に類似する技術が開示されている。
特開平０９−０６２６５４号公報特開平０１−２９２４５３号公報 As means for solving such inconvenience, the instruction word has an operation instruction field for designating whether or not adjacent data on the main memory is loaded, and the read data width read from the main memory by the information of the operation instruction field A vector processing device described in Japanese Patent Application Laid-Open No. H10-260260 has been proposed in which it is determined whether or not is 4 bytes or 8 bytes. Patent Document 2 also discloses a technique similar to Patent Document 1.
JP 09-062654 A Japanese Patent Laid-Open No. 01-292453

しかしながら、互いに独立して演算処理を実行する複数のベクトルプロセッサにあっては、命令語中に主記憶上の隣接するデータをロードするか否かを指定する（特許文献１に記載の）動作指示フィールドのみでは、ベクトル命令の処理の高速化を達成するには限界がある。 However, in a plurality of vector processors that execute arithmetic processing independently of each other, an operation instruction (described in Patent Document 1) that specifies whether or not to load adjacent data in the main memory into an instruction word With only the field, there is a limit to achieving high-speed processing of vector instructions.

この発明は、上述の事情に鑑みてなされたもので、プロセッサ−メモリ間のデータ転送遅延の増加を抑制すると共に、メモリアクセス命令の内容によりキャッシュ方法、メモリアクセス方法を変更することにより、キャッシュを効率的に用い、ハードウエア量の増加を抑制すると共にスループットの向上を図ることができるベクトル処理装置及びベクトル処理システムを提供することを目的としている。 The present invention has been made in view of the above circumstances, and suppresses an increase in the data transfer delay between the processor and the memory, and also changes the cache method and the memory access method according to the contents of the memory access instruction. An object of the present invention is to provide a vector processing device and a vector processing system that can be used efficiently, suppressing an increase in hardware amount and improving throughput.

上記課題を解決するために、この発明の第１の構成（請求項１記載の発明）は、ベクトルプロセッサを備えるベクトル処理装置に係り、前記ベクトルプロセッサは、制御情報手段と、メモリポート単位に搭載された複数のポートキャッシュとを有し、前記制御情報手段が、命令種別と、少なくともベースアドレス、ディスタンス、及び要素数からなる命令内容とに基づいて、キャッシュ登録に関する制御情報を生成すると共に、前記各ポートキャッシュが、前記制御情報手段によって生成された前記制御情報に基づいて、登録サイズを切り替えることを特徴としている。 In order to solve the above-described problems, a first configuration of the present invention (the invention according to claim 1) relates to a vector processing apparatus including a vector processor, and the vector processor is mounted in units of control information means and memory ports. A plurality of port caches, wherein the control information means generates control information related to cache registration based on the instruction type and at least the instruction contents including the base address, the distance, and the number of elements, and Each port cache switches the registration size based on the control information generated by the control information means.

また、この発明の第２の構成（請求項２記載の発明）は、ベクトルプロセッサとメモリ制御部とを備えるベクトル処理装置に係り、前記ベクトルプロセッサが、命令種別と、少なくともベースアドレス、ディスタンス、及び要素数からなる命令内容とに基づいて、キャッシュ登録に関する制御情報を生成する制御情報手段を有すると共に、前記メモリ制御部が、バンク単位に搭載されたバンクキャッシュを有し、前記各バンクキャッシュは、前記制御情報手段によって生成された前記制御情報に基づいて、登録サイズを切り替えることを特徴としている。 A second configuration of the present invention (the invention according to claim 2) relates to a vector processing apparatus including a vector processor and a memory control unit, wherein the vector processor includes an instruction type, at least a base address, a distance, and Control information means for generating control information related to cache registration based on the instruction content comprising the number of elements, and the memory control unit has a bank cache mounted on a bank basis, each bank cache, The registration size is switched based on the control information generated by the control information means.

また、この発明の第３の構成（請求項７記載の発明）は、複数のベクトルプロセッサと複数のメモリ制御部とが、クロスバスイッチ網によって結合されているベクトル処理システムに係り、前記ベクトルプロセッサは、制御情報手段と、メモリポート単位に搭載された複数のポートキャッシュとを有し、前記制御情報手段が、命令種別と、少なくともベースアドレス、ディスタンス、及び要素数からなる命令内容とに基づいて、キャッシュ登録に関する制御情報を生成すると共に、前記各ポートキャッシュが、前記制御情報手段によって生成された前記制御情報に基づいて、キャッシュ登録有無、又は／及び登録サイズを切り替えることを特徴としている。 A third configuration of the present invention (invention according to claim 7) relates to a vector processing system in which a plurality of vector processors and a plurality of memory control units are coupled by a crossbar switch network. The control information means and a plurality of port caches mounted on a memory port basis, the control information means is based on the instruction type and at least the instruction content comprising the base address, the distance, and the number of elements, Control information relating to cache registration is generated, and each port cache switches the presence / absence of cache registration and / or the registration size based on the control information generated by the control information means.

この発明の第４の構成（請求項８記載の発明）は、複数のベクトルプロセッサと複数のメモリ制御部とが、クロスバスイッチ網によって結合されているベクトル処理システムに係り、前記ベクトルプロセッサが、命令種別と、少なくともベースアドレス、ディスタンス、及び要素数からなる命令内容とに基づいて、キャッシュ登録に関する制御情報を生成する制御情報手段を有すると共に、前記メモリ制御部は、バンク単位に搭載されたバンクキャッシュを有し、前記各バンクキャッシュが、前記制御情報手段によって生成された前記制御情報に基づいて、キャッシュ登録有無、又は／及び登録サイズを切り替えることを特徴としている。 A fourth configuration of the present invention (invention according to claim 8) relates to a vector processing system in which a plurality of vector processors and a plurality of memory control units are coupled by a crossbar switch network, and the vector processor includes instructions. The memory control unit includes a bank cache mounted on a bank basis, and includes control information means for generating control information related to cache registration based on a type and an instruction content including at least a base address, a distance, and the number of elements. And each bank cache switches cache presence / absence and / or registration size based on the control information generated by the control information means.

この発明の構成によれば、キャッシュ制御やメモリアクセス制御を命令毎に最適に制御しているので、プロセッサとメモリ素子の性能差分を隠蔽でき、少ないハードウエア量でも、スループットの向上化を図ることができる。加えて、ベクトルプロセッサにポートキャッシュを設け、プロセッサ−メモリ間のデータ転送遅延の増加を抑制すると共に、メモリアクセス命令の内容によりキャッシュ方法、メモリアクセス方法を最適化することにより、キャッシュを効率的に用いることができるので、ハードウエア量の増加を抑制すると共にスループットの向上化を達成できる。 According to the configuration of the present invention, since cache control and memory access control are optimally controlled for each instruction, the performance difference between the processor and the memory element can be concealed, and the throughput can be improved even with a small amount of hardware. Can do. In addition, a port cache is provided in the vector processor to suppress an increase in data transfer delay between the processor and the memory, and by optimizing the cache method and the memory access method according to the contents of the memory access instruction, the cache can be efficiently Therefore, an increase in the amount of hardware can be suppressed and an improvement in throughput can be achieved.

この発明の実施形態が、上記従来のそれと大きく異なるところは、メモリアクセス制御部３３に、スカラ処理部から発行される命令内容から（登録方法の切替え等の）制御情報を生成する制御情報生成回路３９、及びベクトルプロセッサ３_１、３_２、…、３_ｎ内部のメモリポート部に、メモリアクセスポートＱ_０、Ｑ_１、Ｑ_２、Ｑ_３ごとに独立した複数のキャッシュ（ポートキャッシュ３６、３６、…）を設けるようにした点である。このような構成によれば、命令内容によって登録方法（例えば、８バイト登録／１６バイト登録、キャッシュに登録する／しない等）を切り替えることができるので、効率的にキャッシュに格納でき、それゆえ、キャッシュ容量を抑えることができ、少ないハードウエア投資でもスループット性能を確保できる。 The embodiment of the present invention is greatly different from the conventional one described above. The control information generation circuit that generates control information (such as switching of the registration method) from the instruction contents issued from the scalar processing unit to the memory access control unit 33 39 and the vector processor 3 ₁ , 3 ₂ ,..., 3 _{n have} a plurality of independent caches (port caches 36, 36, 36) for each memory access port Q ₀ , Q ₁ , Q ₂ , Q ₃ . ...) is provided. According to such a configuration, since the registration method (for example, 8-byte registration / 16-byte registration, registration / non-registration in the cache, etc.) can be switched depending on the instruction content, it can be efficiently stored in the cache. Cache capacity can be reduced, and throughput performance can be secured with a small amount of hardware investment.

図１は、この発明の第１実施例であるベクトル処理装置の電気的構成を示すブロック図である。
この例のベクトル処理装置（マルチベクトルプロセッサシステム）は、同図に示すように、それぞれが、パイプライン・ベクトル演算処理を行う複数（ｎ個：ｎは２以上の自然数）のべクトルプロセッサ（ＣＰＵ）３_１、３_２、…、３_ｎと、それぞれが、メモリアドレスによってインタリーブされた共有メモリ型の主記憶装置である、複数（ｍ個：ｍは２以上の自然数）のメモリ制御部４_１、４_２、…、４_ｍとを備え、これらのべクトルプロセッサ３_１、３_２、…、３_ｎとメモリ制御部４_１、４_２、…、４_ｍとが、クロスバー網で結合されることで、全てのべクトルプロセッサ３_１、３_２、…、３_ｎが、いずれのメモリ制御部４_１、４_２、…、４_ｍへもアクセスでき、並列処理することで、システム全体の処理速度の高速化を達成できる構成となっている。
この例のベクトル処理装置の構成が、上記従来のそれと大きく異なるところは、ベクトルプロセッサ３_１、３_２、…、３_ｎに、メモリアクセスポートＱ_０、Ｑ_１、Ｑ_２、Ｑ_３ごとに独立したポートキャッシュ３６、３６、…を複数設けるようにした点である。 FIG. 1 is a block diagram showing an electrical configuration of a vector processing apparatus according to the first embodiment of the present invention.
As shown in the figure, the vector processing apparatus (multi-vector processor system) of this example includes a plurality of (n: n is a natural number of 2 or more) vector processors (CPUs) each performing pipeline vector operation processing. ) 3 ₁ , 3 ₂ ,..., 3 _n and a plurality of (m: m is a natural number of 2 or more) memory control units 4 ₁ , each of which is a shared memory type main storage device interleaved by memory addresses. , ₄ 2, ..., a _{4 m,} these base-vector processor ₃ _1, 3 2, ..., _{3 n} and the memory controller ₄ _1, 4 2, ..., and a _{4 m,} is coupled by the crossbar network in Rukoto, all base-vector processor ₃ _1, 3 2, ..., is _{3 n,} any of the memory control unit ₄ _1, 4 2, ..., can access to _{4 m,} by parallel processing, the entire system High processing speed Has become can be achieved structuring.
The configuration of the vector processing apparatus in this example is greatly different from that of the conventional one in that the vector processors 3 ₁ , 3 ₂ ,..., 3 _n are independent for each memory access port Q ₀ , Q ₁ , Q ₂ , Q ₃ A plurality of port caches 36, 36,... Are provided.

すなわち、各ベクトルプロセッサ３_１、３_２、…、３_ｎは、同図に示すように、スカラ処理部３１と、ベクトル処理部３２と、メモリアクセス制御部３３と、クロスバスイッチ３４と、ポートキャッシュ３６、３６、…とから概略構成されている。上記スカラ処理部３１は、各種命令発行制御とスカラ演算処理とを行う役割を担っている。ベクトル処理部３２は、スカラ処理部３１からベクトル命令を受けると、複数のベクトルパイプラインによって、ベクトルを構成する多数の要素に対する同一の繰り返し操作（ベクトル演算処理）を高速で実行する。 That is, each vector processor 3 ₁ , 3 ₂ ,..., 3 _n includes a scalar processing unit 31, a vector processing unit 32, a memory access control unit 33, a crossbar switch 34, and a port cache, as shown in FIG. 36, 36,... The scalar processing unit 31 has a role of performing various instruction issuance control and scalar arithmetic processing. When the vector processing unit 32 receives a vector instruction from the scalar processing unit 31, the vector processing unit 32 executes the same repetitive operation (vector operation processing) on a large number of elements constituting the vector at high speed by a plurality of vector pipelines.

ベクトル処理部３２には、ベクトル演算を高速に実行するために、メモリ制御部４_１、４_２、…、４_ｍから読み出されたロードデータ（各種要素）や、演算結果の格納を要素ごとに行う、要素ごとにインタリーブされたベクトルレジスタ３５が内蔵されている。メモリアクセス制御部３３は、スカラ処理部３１から発行されたメモリアクセス命令を受けると、メモリアドレスを生成してメモリアクセスパケットを生成する。 The vector processing unit 32 stores the load data (various elements) read from the memory control units 4 ₁ , 4 ₂ ,..., 4 _m and the calculation results for each element in order to execute vector calculations at high speed. The vector register 35 interleaved element by element is incorporated. When the memory access control unit 33 receives the memory access command issued from the scalar processing unit 31, the memory access control unit 33 generates a memory address and generates a memory access packet.

クロスバスイッチ３４は、メモリアクセス制御部３３から受け取ったメモリアクセスパケットやベクトル処理部３２から受け取ったメモリストアデータをアドレスによりインタリーブされた所望のメモリポートＱ_０、Ｑ_１、Ｑ_２、Ｑ_３にスイッチする一方、メモリ制御部４_１、４_２、…、４_ｍ又はポートキャッシュ３６、３６、…から読み出されたロードデータをベクトル処理部３２の要素ごとにインタリーブされたベクトルレジスタ１５に送るためのスイッチ操作も実行する。 The crossbar switch 34 switches the memory access packet received from the memory access control unit 33 and the memory store data received from the vector processing unit 32 to desired memory ports Q ₀ , Q ₁ , Q ₂ , Q ₃ interleaved with addresses. On the other hand, the load data read from the memory control units 4 ₁ , 4 ₂ ,..., 4 _m or the port caches 36, 36, etc. are sent to the vector register 15 interleaved for each element of the vector processing unit 32. Also performs switch operations.

上記ポートキャッシュ３６、３６、…は、メモリアクセスの遅延を隠蔽するために、ベクトルプロセッサ３_１、３_２、…、３_ｎに設けられたライトスルー型のキャッシュメモリであり、同図に示すように、メモリポートＱ_０、Ｑ_１、Ｑ_２、Ｑ_３ごとに独立して設置されている。 The port caches 36, 36,... Are write-through cache memories provided in the vector processors 3 ₁ , 3 ₂ ,..., 3 _n in order to conceal the memory access delay, as shown in FIG. The memory ports Q ₀ , Q ₁ , Q ₂ , and Q ₃ are installed independently.

各ポートキャッシュ３６、３６、…は、メモリアクセス制御部３３から受け取ったメモリアクセスパケットがロードのときは、アドレスによりヒット、ミスヒットを判定し、ヒットならば、自身にキャッシュされたデータをクロスバスイッチ３４に返し、ミスヒットならば、メモリ制御部４_１、４_２、…、４_ｍにメモリアクセスパケットを発行し、この後、メモリ制御部４_１、４_２、…、４_ｍからロードデータが戻ってきたら、自身のキャッシュに登録すると共に、クロスバスイッチ３４を介して、ベクトルレジスタ３５にロードデータを送る。 When the memory access packet received from the memory access control unit 33 is loaded, each of the port caches 36, 36,... Judges hit / mishit based on the address. 34 returns, if miss, the memory control unit ₄ _1, 4 2, ..., and issues a memory access packet to _{4 m,} thereafter, the memory control unit ₄ _1, 4 2, ..., the load data from the _{4 m} When it returns, it registers in its own cache and sends load data to the vector register 35 via the crossbar switch 34.

一方、ポートキャッシュ３６、３６、…は、メモリアクセス制御部３３から受け取ったメモリアクセスパケットがストアのときは、アドレスによりヒット、ミスヒットを判定し、アドレスがミスすれば、そのままメモリ制御部４_１、４_２、…、４_ｍへ送り、ヒットすれば、自身のキャッシュを書き換えると共に、メモリ制御部４_１、４_２、…、４_ｍにもストアパケットを送る。 On the other hand, port cache 36, ... may, when a memory access packet received from the memory access control unit 33 of the store, to determine a hit, the miss-hit by the address, if the address is a miss, the memory control unit 4 ₁ as , ₄ 2, ..., feed to _{4 m,} if a hit, rewrites its own cache, the memory control unit ₄ _1, 4 2, ..., and sends the store packets to _{4 m.}

次に、各メモリ制御部４_１、４_２、…、４_ｍは、同図に示すように、クロスバスイッチ４１と、バンク制御部４２と、バンクキャッシュ４３と、メモリバンク４４とから構成されている。上記クロスバスイッチ４１は、ｎ個のベクトルプロセッサ３_１、３_２、…、３_ｎのいずれからでも、メモリアクセスパケットを受け取ると、アドレスによりインタリーブされた所望のメモリポートＰ_０、Ｐ_１、Ｐ_２、Ｐ_３へスイッチする。 Next, each of the memory control units 4 ₁ , 4 ₂ ,..., 4 _m includes a crossbar switch 41, a bank control unit 42, a bank cache 43, and a memory bank 44 as shown in FIG. Yes. When the crossbar switch 41 receives a memory access packet from any of the _n vector processors 3 ₁ , 3 ₂ ,..., 3 _n , the desired memory ports P ₀ , P ₁ , P ₂ interleaved by addresses are received. , to switch to _{P 3.}

ここで、同図に示すように、メモリポートＰ_０、Ｐ_１、Ｐ_２、Ｐ_３ごとに、バンク制御部４２と、バンクキャッシュ４３と、メモリバンク４４とが設置されていて、バンク制御部４２は、前段のクロスバスイッチ４１からのメモリアクセスパケットを受け取ると、アドレスでインタリーブされたメモリバンク４４内の所望のメモリ素子にアクセスするための制御を行う。 Here, as shown in the figure, for each of the memory ports P ₀ , P ₁ , P ₂ , and P ₃ , a bank control unit 42, a bank cache 43, and a memory bank 44 are installed. When the memory access packet is received from the crossbar switch 41 in the preceding stage, 42 performs control for accessing a desired memory element in the memory bank 44 interleaved with the address.

上記バンクキャッシュ４３は、メモリバンク４４を構成するメモリ素子の遅延を隠蔽するための少容量のライトスルー型メモリであり、メモリバンク４４ごとに独立に設けられている。バンクキャッシュ４３は、バンク制御部４２から受け取ったメモリアクセスパケットがロードのときは、アドレスによりヒット、ミスヒットを判定し、ヒットならば、自身にキャッシュされたデータを前段のクロスバスイッチ４１に返し、ミスヒットならば、後段のメモリバンク４４にメモリアクセスパケットを発行し、この後、メモリバンク４４からロードデータが戻ってきたら、自身のキャッシュに登録すると共に、バンク制御部４２及びクロスバスイッチ４１を介して、メモリアクセスパケットを発行したベクトルプロセッサ３_１、３_２、…、３_ｎにロードデータを送る。一方、バンクキャッシュ４３は、バンク制御部４２から受け取ったメモリアクセスパケットがストアのときは、アドレスによりヒット、ミスヒットを判定し、アドレスがミスすれば、そのまま、後段のメモリバンク４４へ送り、ヒットすれば、自身のキャッシュを書き換えると共に、メモリバンク４４にもストアパケットを送る。 The bank cache 43 is a small-capacity write-through memory for concealing the delay of the memory elements constituting the memory bank 44, and is provided independently for each memory bank 44. When the memory access packet received from the bank control unit 42 is loaded, the bank cache 43 determines a hit or a miss according to the address, and if it is a hit, returns the cached data to the previous crossbar switch 41, If there is a miss hit, a memory access packet is issued to the subsequent memory bank 44. After that, when load data returns from the memory bank 44, it is registered in its own cache, and via the bank control unit 42 and the crossbar switch 41. Then, the load data is sent to the vector processors 3 ₁ , 3 ₂ ,..., 3 _n that issued the memory access packet. On the other hand, when the memory access packet received from the bank control unit 42 is a store, the bank cache 43 determines a hit or a miss by the address. If the address misses, the bank cache 43 sends it to the subsequent memory bank 44 as a hit. Then, it rewrites its own cache and also sends a store packet to the memory bank 44.

図２は、この例のベクトルプロセッサ３_１、３_２、…、３_ｎを構成するメモリアクセス制御部３３の詳細な電気的構成を示すブロック図、また、図３は、同メモリアクセス制御部の制御情報生成回路で生成される各種制御情報例を示す概念図である。
メモリアクセス制御部３３は、図２に示すように、メモリリクエスト生成部３７とメモリアドレス生成部３８とから構成され、メモリリクエスト生成部３７には、制御情報生成回路３９が含まれている。メモリアドレス生成部３８は、メモリアクセスすべきアドレスを生成する。メモリリクエスト生成部３７は、スカラ処理部３１から受けるメモリアクセス命令に基づいてメモリアクセスパケットを生成し、例えば、ベクトルロード命令やベクトルストア命令であれば、命令は１つで済むが、命令内容には、ベースアドレス、ディスタンス（距離）、及び要素数が含まれており、これらの情報から、要素ごと・要素数分のメモリアクセスパケットを生成する。 FIG. 2 is a block diagram showing a detailed electrical configuration of the memory access control unit 33 constituting the vector processors 3 ₁ , 3 ₂ ,..., 3 _n of this example, and FIG. It is a conceptual diagram which shows the example of various control information produced | generated by a control information production | generation circuit.
As shown in FIG. 2, the memory access control unit 33 includes a memory request generation unit 37 and a memory address generation unit 38, and the memory request generation unit 37 includes a control information generation circuit 39. The memory address generation unit 38 generates an address for memory access. The memory request generation unit 37 generates a memory access packet based on the memory access instruction received from the scalar processing unit 31. For example, in the case of a vector load instruction or a vector store instruction, only one instruction is required. Includes a base address, a distance (distance), and the number of elements. From these pieces of information, memory access packets for each element and the number of elements are generated.

制御情報生成回路３９では、スカラ処理部３１から受けるロード／ストア命令内容から、各種制御情報が生成される。具体的には、制御情報生成回路３９は、１６バイトアクセスパケットにするか８バイトアクセスパケットにするか等、メモリアクセスパケットの生成に使用される他にも、この例では、各種制御情報例として図３に示すように、例えば、ポートキャッシュ３６に登録するBIT［１、１］、登録しないBIT［１、０］、バンクキャッシュ４３に登録するBIT［２、１］、登録しないBIT［２、０］、パケットは８バイトアクセスであるが、メモリバンク４４（メモリ素子）へのアクセスやバンクキャッシュ４３への登録は１６バイトにするBIT［０、１］（１６Ｂリクエスト発行）、８バイトのままにするBIT［０、０］（８Ｂリクエスト発行）、等の制御情報を生成する。生成された制御情報は、メモリアクセスパケットに付与されて、その制御情報が必要な回路まで持ちまわることになる。 In the control information generation circuit 39, various control information is generated from the contents of the load / store instruction received from the scalar processing unit 31. Specifically, the control information generation circuit 39 is used to generate a memory access packet, such as whether to use a 16-byte access packet or an 8-byte access packet. As shown in FIG. 3, for example, BIT [1,1] registered in the port cache 36, BIT [1,0] not registered, BIT [2,1] registered in the bank cache 43, BIT [2,1 not registered] 0], the packet is 8-byte access, but access to the memory bank 44 (memory element) and registration to the bank cache 43 are 16 bytes. BIT [0, 1] (16B request issuance) remains 8 bytes Control information such as BIT [0, 0] (8B request issuance) is generated. The generated control information is given to the memory access packet, and the control information is carried to the circuit that needs it.

図４は、この例のベクトルプロセッサ３_１、３_２、…、３_ｎのポートキャッシュ３６、３６、…の詳細な電気的構成を示すブロック図である。
この例では、４ポート構成のポートキャッシュ３６、３６、…がメモリアクセスポートＱ_０、Ｑ_１、Ｑ_２、Ｑ_３ごとに設けられていていて、各ポートキャッシュ３６、３６、…は、同図に示すように、ラインあたり１６バイトのデータ幅を持ち、同一ライン（横方向）にはアドレスとして連続する１６バイトが格納される構成となっている。ポートキャッシュ３６、３６、…は、互いに完全に独立しており、図示していないが、各メモリアクセスポートＱ_０、Ｑ_１、Ｑ_２、Ｑ_３ごとにアドレスアレイを持ってキャッシュ制御する機能を有している。また、ライン数は任意であり、図示していないがウエイ数も任意に持つことができる。 Figure 4 is a vector processor ₃ 1 of this _example, 3 2, ..., _{3 n} ports cache 36 is a block diagram showing ... a detailed electrical configuration of.
In this example, port caches 36, 36,... Having a 4-port configuration are provided for each of the memory access ports Q ₀ , Q ₁ , Q ₂ , Q ₃ , and the port caches 36, 36,. As shown in the figure, the data width is 16 bytes per line, and 16 bytes continuous as an address are stored in the same line (horizontal direction). The port caches 36, 36,... Are completely independent from each other, and although not shown, each of the memory access ports Q ₀ , Q ₁ , Q ₂ , Q ₃ has a cache control function with an address array. Have. Further, the number of lines is arbitrary, and although not shown, the number of ways can be arbitrarily set.

ポートキャッシュ３６、３６、…は、メモリアクセス制御部３３から付与された制御情報に基づいて、キャッシュの制御を切り替えることができるようになっている。例えば、ポートキャッシュ３６には登録しない旨の制御情報（図３）が付与されたメモリアクセスパケットが来ると、フィルされたデータは、キャッシュには登録せずに、そのままクロスバスイッチ３４を介してベクトルレジスタ３５に送る構成となっていて、このような構成とすることで、キャッシュが荒らされてヒット率が低下するのを防止している。 The port caches 36, 36,... Can switch cache control based on the control information given from the memory access control unit 33. For example, when a memory access packet to which control information (FIG. 3) indicating that registration is not performed is received in the port cache 36, the filled data is not registered in the cache but is directly transmitted through the crossbar switch 34 as a vector. The configuration is sent to the register 35, and this configuration prevents the cache from being damaged and the hit rate from being lowered.

図５は、この例のメモリ制御部４_１、４_２、…、４_ｍを構成するバンクキャッシュ４３、４３、…の詳細な電気的構成を示すブロック図である。
この例では、４バンク構成のバンクキャッシュ４３、４３、…がメモリポートＰ_０、Ｐ_１、Ｐ_２、Ｐ_３ごとに設けられていて、各バンク４３、４３、…は、互いに独立で、図示していないがアドレスアレイを持っており、キャッシュ制御する機能を有している。なお、ベクトル処理装置は、各ベクトルプロセッサ３_１、３_２、…、３_ｎ間で依存関係がなく、ベクトルプロセッサ（ＣＰＵ）３_１、３_２、…、３_ｎ毎に別のプロセスが動作しているため、バンクキャッシュ４３、４３、…は、図５に示すように、ベクトルプロセッサ３_１、３_２、…、３_ｎ毎に別々のラインとしてキャッシュする構成となっている。同図では、ラインサイズは、連続する１６バイトを格納する例が示されている。 5, the memory controller of this embodiment ₄ _1, 4 2, ..., bank cash 43 constituting the _{4 m,} is a block diagram showing ... a detailed electrical configuration of.
In this example, bank caches 43, 43,... Having a 4-bank configuration are provided for each of the memory ports P ₀ , P ₁ , P ₂ , P ₃ , and the banks 43, 43,. Although not shown, it has an address array and has a cache control function. Incidentally, the vector processor, each vector processor ₃ _1, 3 2, ..., there is no dependency between _{3 n,} the vector processor _(CPU) 3 _1, 3 2, ..., another process operates every _{3 n} and for which the bank cache 43, ..., as shown in FIG. 5, the vector processor ₃ _1, 3 2, ... are configured to cache as separate line every _{3 n.} In the figure, an example is shown in which the line size stores 16 consecutive bytes.

バンクキャッシュ４３、４３、…においても、ポートキャッシュ３６、３６、…と同様にメモリアクセス制御部３３にて付与された制御情報（図３）に基づいて、キャッシュの制御を切り替えることができ、バンクキャッシュ４３内容の最適化を行うことができるようになっている。例えば、バンクキャッシュ４３には登録しない旨の制御情報（図３）が付与されたメモリアクセスパケットが来ると、フィルされたデータは、キャッシュには登録せずに、そのまま、バンク制御部４２及びクロスバスイッチ４１を介して、ベクトルプロセッサ３_１、３_２、…、３_ｎ（ベクトルレジスタ３５）に送る構成となっていて、このような構成とすることで、キャッシュが荒らされてヒット率が低下するのを防止している。 Also in the bank caches 43, 43,..., The cache control can be switched based on the control information (FIG. 3) given by the memory access control unit 33 in the same way as the port caches 36, 36,. The contents of the cache 43 can be optimized. For example, when a memory access packet to which control information (FIG. 3) indicating that registration is not to be made is received in the bank cache 43, the filled data is not registered in the cache, and the bank control unit 42 and the crossbar are not changed. It is configured to send to the vector processors 3 ₁ , 3 ₂ ,..., 3 _n (vector register 35) via the switch 41. With such a configuration, the cache is damaged and the hit rate decreases. Is preventing.

図６は、ベクトルプロセッサ（ＣＰＵ）３_１、３_２、…、３_ｎと、メモリ制御部４_１、４_２、…、４_ｍとの間のインタフェースの詳細例（メモリリクエストの形式例）を示す概念図である。同図には、メモリアクセス制御部３３の制御情報生成回路３９にて生成された制御情報（図３）をメモリアクセスパケットに付与し、持ちまわるパケット構成例が示されている。ベクトルプロセッサ（ＣＰＵ）３_１、３_２、…、３_ｎからメモリアクセス制御部３３方向への信号の流れ（以下、ＣＰＵ→メモリ制御部方向という）では、１６バイトロード、８バイトロードとも、同図に示すように、アドレスと制御情報とで１パケット幅のデータラインを使い、ストアの場合は、アドレスと制御情報とで１パケット幅のデータラインを使い、さらに、ストアデータも８バイトごとにパケットを増やして追加する構成となっている。それゆえ、この例では、１６バイトストアでは、３パケット構成、８バイトストアでは、２パケット構成となる。同様に、メモリアクセス制御部３３からベクトルプロセッサ（ＣＰＵ）３_１、３_２、…、３_ｎ方向への信号の流れ（以下、メモリ制御部→ＣＰＵ方向という）でも、８バイトロードデータと制御情報とで１パケットを構成しており、８バイトロードで、１パケット構成、１６バイトロードで、２パケット構成となるようにしている。 Figure 6 is a vector processor _(CPU) 3 _1, 3 2, ..., and _{3 n,} the memory controller ₄ _1, 4 2, ..., interfaces detailed example between _{4 m} (in the form of a memory request) FIG. In the figure, an example of a packet configuration is shown in which control information (FIG. 3) generated by the control information generation circuit 39 of the memory access control unit 33 is attached to the memory access packet and carried. In the signal flow from the vector processors (CPUs) 3 ₁ , 3 ₂ ,..., 3 _n to the memory access control unit 33 (hereinafter referred to as “CPU → memory control unit direction”), both 16-byte load and 8-byte load are the same. As shown in the figure, a data line of 1 packet width is used for address and control information, and in the case of store, a data line of 1 packet width is used for address and control information, and store data is also stored every 8 bytes. It is configured to add more packets. Therefore, in this example, the 16-byte store has a 3-packet configuration and the 8-byte store has a 2-packet configuration. Similarly, 8-byte load data and control information can be obtained even when the signal flow from the memory access controller 33 to the vector processors (CPUs) 3 ₁ , 3 ₂ ,..., 3 _n (hereinafter referred to as memory controller → CPU direction). 1 packet is configured, and an 8-byte load has a 1-packet configuration and a 16-byte load has a 2-packet configuration.

次に、図２、図３、図７、図８及び図９を参照して、この例の動作（とくに、制御情報の作成方法）について説明する。
ベクトルロード／ストア命令は、ベースアドレスとディスタンス（距離）と要素数とによって決定される。
例えば、４ポート構成のポートキャッシュ３６、３６、…が、メモリアドレスによりインタリーブされている構成（図９）では、ベースアドレスが０、ディスタンスが８Ｂであると、データ（要素１、要素２、…）は、図７に示すように、ＶＬＤ（Volatile Logical Destination、非蓄積型論理あて先）８バイトとびのインタリーブ配列で格納されることになる。このような格納構成では、キャッシュメモリの連続領域をロードすることになる。この場合、８バイトアクセスとしてメモリアクセスするよりも、１６バイトアクセスとしてメモリアクセスした方がスループット上有利である。これは、図６のメモリリクエストの形式例で示すように、１６バイトロードであれば、ＣＰＵ→メモリ制御部方向のパケット構成は、１６バイトあたり１パケットとなり、８バイトロードの場合の８バイト当たり１パケットに対し、２倍のスループットが確保できることになるからである。命令がストアであれば、１６バイトストアで３パケットに対し、８バイトストアで２パケットであり、４／３倍のスループットが得られる。したがって、メモリアクセス制御部３３は、ディスタンスが８Ｂを検出すると、１６バイトアクセスに切り替える。さらに、このデータをポートキャッシュ３６、３６、…に登録した場合、連続する１６バイトが常に有効なデータであるため、再利用する場合にもヒット率が向上する。 Next, the operation of this example (particularly, the method for creating control information) will be described with reference to FIG. 2, FIG. 3, FIG. 7, FIG.
The vector load / store instruction is determined by the base address, the distance (distance), and the number of elements.
For example, in a configuration in which port caches 36, 36,... Having a 4-port configuration are interleaved by memory addresses (FIG. 9), if the base address is 0 and the distance is 8B, data (element 1, element 2,. ) Is stored in a VLD (Volatile Logical Destination) 8-byte interleaved array, as shown in FIG. In such a storage configuration, a continuous area of the cache memory is loaded. In this case, it is more advantageous in terms of throughput to perform memory access as 16-byte access than to perform memory access as 8-byte access. As shown in the format example of the memory request in FIG. 6, if the load is 16 bytes, the packet configuration in the direction from the CPU to the memory control unit is 1 packet per 16 bytes, and per 8 bytes in the case of 8-byte load. This is because twice the throughput can be secured for one packet. If the instruction is a store, 3 packets in the 16-byte store and 2 packets in the 8-byte store, and 4/3 times the throughput can be obtained. Accordingly, when the distance is detected as 8B, the memory access control unit 33 switches to 16-byte access. Further, when this data is registered in the port caches 36, 36,..., The consecutive 16 bytes are always valid data, so that the hit rate is improved even when reused.

一方、ベースアドレスが０、ディスタンスが３２Ｂであると、データ（要素１、要素２、…）は、図８に示すように、ＶＬＤ３２バイトとびのインタリーブ配列で格納されることになる。この格納構成では、同図から判るように、連続した１６バイトに必要なデータが、１６バイト分存在することは無い。この場合は、１６バイトアクセスとしてメモリアクセスするよりも８バイトアクセスとしてメモリアクセスした方が、スループット上有利である。これは、図６のメモリリクエストの形式例で示すように、メモリ制御部→ＣＰＵ方向のパケット構成は１６バイトが２パケット、８バイトが１パケットとなるので、１６バイトロードであれば、必要な８バイトを確保するために、不必要な８バイト分のデータ１パケットが存在する１６バイトロードの方が、メモリスループット上不利益になる。さらに、データをキャッシュに登録した場合、１６バイトラインサイズの中で有効データが８バイトしかなく、さらに、ポートキャッシュ３６、３６、…間で偏りができるためキャッシュを荒らすことになりヒット率が低下するため、ポートキャッシュ３６、３６、…に登録しないという判断も可能となる。 On the other hand, when the base address is 0 and the distance is 32B, the data (element 1, element 2,...) Is stored in an interleaved array of VLD 32 bytes as shown in FIG. In this storage configuration, as can be seen from the figure, there is no 16 bytes of data required for consecutive 16 bytes. In this case, it is more advantageous in terms of throughput to perform memory access as 8-byte access than memory access as 16-byte access. As shown in the format example of the memory request in FIG. 6, the packet structure in the memory control unit → CPU direction is 2 packets for 16 bytes and 1 packet for 8 bytes. In order to secure 8 bytes, a 16-byte load in which one unnecessary data packet for 8 bytes is present is disadvantageous in terms of memory throughput. In addition, when data is registered in the cache, there is only 8 bytes of valid data in the 16-byte line size, and furthermore, the port caches 36, 36,.. Therefore, it is possible to determine not to register in the port caches 36, 36,.

なお、４バンク構成のバンクキャッシュ４３、４３、…へのキャッシュ登録やメモリバンク（メモリ素子）２４、２４、…へのアクセス等についても、４ポート構成のポートキャッシュ３６、３６、…のキャッシュ動作で述べたと同様の動作であるので、その説明を省略する。これらのキャッシュやメモリバンクは、それぞれの命令によって最適な制御方法に設定されることができる。 The cache operation of the four-port port caches 36, 36,... Is also performed for the cache registration to the four-bank configuration caches 43, 43,... And the access to the memory banks (memory elements) 24, 24,. Since this is the same operation as described above, the description thereof is omitted. These caches and memory banks can be set to an optimum control method according to respective instructions.

このように、この例の構成によれば、キャッシュ制御やメモリアクセス制御を命令毎に最適に制御しているので、プロセッサとメモリ素子の性能差分を隠蔽でき、性能の向上化を図ることができる。加えて、キャッシュ制御やメモリアクセス制御を命令毎に最適に制御しているので、少ないハードウエア量でも性能を確保できる。 As described above, according to the configuration of this example, cache control and memory access control are optimally controlled for each instruction, so that the performance difference between the processor and the memory element can be concealed, and the performance can be improved. . In addition, since cache control and memory access control are optimally controlled for each instruction, performance can be secured even with a small amount of hardware.

図１０は、この発明の第２実施例で適用される、ソフトウェア指示によるメモリアクセス制御例を示す概念図である。
この第２実施例の構成が、上述の第２実施例のそれと大きく異なるところは、メモリアクセス制御部３３の制御情報生成回路３９で生成する制御情報の内容及び生成方法に工夫を凝らして、ハードウエアでの切り替えのみならず、ソフトウエアによっても制御できるようにした点である。すなわち、この例では、図１０に示すように、ロード／ストア命令に強制ポートキャッシュ登録やバンクキャッシュ登録、あるいは、強制１６バイトロード、プリフェッチ指示等を指示するフラグが追加されている。 FIG. 10 is a conceptual diagram showing an example of memory access control by software instruction applied in the second embodiment of the present invention.
The configuration of the second embodiment is greatly different from that of the second embodiment described above. The contents of the control information generated by the control information generation circuit 39 of the memory access control unit 33 and the generation method are devised, and the hardware is This is the point that it can be controlled by software as well as switching by software. That is, in this example, as shown in FIG. 10, a flag indicating a forced port cache registration, a bank cache registration, a forced 16-byte load, a prefetch instruction, or the like is added to the load / store instruction.

この第２実施例の構成によれば、第１実施例の構成（制御情報）に拘わらず、ソフトウエア的に判断可能な再利用性の高いデータ（要素）に対して、強制的にキャッシュに登録できる等、容易に性能チューニングすることができる。 According to the configuration of the second embodiment, regardless of the configuration (control information) of the first embodiment, data (elements) with high reusability that can be determined by software is forced to be cached. You can easily tune performance by registering.

以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、上述の実施例では、ソフトウェア構成で、キャッシュに登録した方が良いか否かを判断して、制御情報の生成を行うようにしたが、これに限らず、ｊｏｂによっては、ハードウエアモードによって制御情報の生成を切り替えるようにしても良い。また、上記以外の制御方法についても、ソフトウェア構成に限らず、ハードウェア構成によっても、最適な制御方法に設定するようにしても良い。キャッシュ制御やメモリアクセス制御をハードウエアモードやソフトウエアによって変更できるようにすれば、容易に性能のチューニングができる。 The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and there are design changes and the like without departing from the gist of the present invention. Are also included in the present invention. For example, in the above-described embodiment, it is determined whether or not it is better to register in the cache in the software configuration, and the control information is generated. However, not limited to this, depending on the job, the hardware mode The generation of control information may be switched by Further, control methods other than those described above are not limited to the software configuration, and may be set to an optimal control method depending on the hardware configuration. If cache control and memory access control can be changed by hardware mode and software, performance tuning can be easily performed.

また、この発明は、スカラ処理部から発行されるスカラ命令のメモリアクセスについても、ベクトル命令同様、メモリアクセス制御部にて制御情報の生成ができる。とくに、スカラ処理部に持つ、命令キャッシュ、オペランドキャッシュのキャッシュミス時のフィル動作についても、ベクトル命令のディスタンス８Ｂと同様に連続領域のメモリアクセスであるので、１６バイト処理が可能である。さらに、ポートキャッシュを２次キャッシュとしても使用できる。
この際も、ハードウエアモードのみならず、ソフトウエア制御も行うことにより、性能チューニングも可能となる。関連してポートキャッシュをベクトル用のキャッシュとしてのみ動作、あるいは、スカラ処理用の２次キャッシュとしてのみ動作、あるいは、スカラ、ベクトル両方のキャッシュとして動作させる等、ハードウエアモードやソフトウエアでの制御も可能である。 Further, according to the present invention, control information can be generated by a memory access control unit for memory access of a scalar instruction issued from a scalar processing unit as well as a vector instruction. In particular, the fill operation at the time of cache miss in the instruction cache and operand cache in the scalar processing unit is a continuous area memory access as in the case of the distance 8B of the vector instruction, and therefore 16-byte processing is possible. Furthermore, the port cache can be used as a secondary cache.
In this case, performance tuning is also possible by performing not only the hardware mode but also software control. Relatedly, the port cache operates only as a vector cache, or operates only as a secondary cache for scalar processing, or operates as both a scalar and vector cache. Is possible.

この発明は、高速演算装置（スーパコンピュータ）や高速画像処理システム（スーパＣＡＤ）等に適用できる。 The present invention can be applied to a high-speed arithmetic device (super computer), a high-speed image processing system (super CAD), and the like.

この発明の第１実施例であるベクトル処理装置（マルチベクトルプロセッサシステム）の電気的構成を示すブロック図である。1 is a block diagram showing an electrical configuration of a vector processing apparatus (multi-vector processor system) according to a first embodiment of the present invention. 同ベクトル処理装置のベクトルプロセッサを構成するメモリアクセス制御部の詳細な電気的構成を示すブロック図である。It is a block diagram which shows the detailed electrical structure of the memory access control part which comprises the vector processor of the vector processing apparatus. 同メモリアクセス制御部の制御情報生成回路で生成される各種制御情報例を示す概念図である。It is a conceptual diagram which shows the example of various control information produced | generated by the control information production | generation circuit of the memory access control part. 同ベクトル処理装置のベクトルプロセッサを構成するポートキャッシュの詳細な電気的構成を示すブロック図である。It is a block diagram which shows the detailed electrical structure of the port cache which comprises the vector processor of the vector processing apparatus. 同ベクトル処理装置のメモリ制御部を構成するバンクキャッシュの詳細な電気的構成を示すブロック図である。It is a block diagram which shows the detailed electrical structure of the bank cache which comprises the memory control part of the vector processing apparatus. 同ベクトル処理装置における、ベクトルプロセッサ（ＣＰＵ）とメモリ制御部との間のインタフェースの詳細例（メモリリクエストの形式例）を示す概念図である。It is a conceptual diagram which shows the detailed example (format example of a memory request) of the interface between a vector processor (CPU) and a memory control part in the vector processing apparatus. 同ベクトル処理装置の動作（制御情報の作成方法）の説明に供される図で、データがインタリーブされて、４ポート構成のポートキャッシュに格納されている状態を示す概念図である。It is a figure used for description of the operation | movement (control information creation method) of the vector processing apparatus, and is a conceptual diagram showing a state in which data is interleaved and stored in a port cache having a 4-port configuration. 同ベクトル処理装置の動作（制御情報の作成方法）の説明に供される図で、データがインタリーブされて、４ポート構成のポートキャッシュに格納されている状態を示す概念図である。It is a figure used for description of the operation | movement (control information creation method) of the vector processing apparatus, and is a conceptual diagram showing a state in which data is interleaved and stored in a port cache having a 4-port configuration. 同ベクトル処理装置の動作（メモリインタリーブ例）の説明に供される概念図である。It is a conceptual diagram with which it uses for description of operation | movement (memory interleaving example) of the vector processing apparatus. この発明の第２実施例で適用される、ソフトウェア指示によるメモリアクセス制御例を示す概念図である。It is a conceptual diagram which shows the example of memory access control by a software instruction | indication applied in 2nd Example of this invention. 従来のベクトル処理装置の電気的構成を示すブロック図である。It is a block diagram which shows the electric constitution of the conventional vector processing apparatus.

３_１、３_２、…、３_ｎベクトルプロセッサ（ＣＰＵ）
３１スカラ処理部
３２ベクトル処理部
３３メモリアクセス制御部
３７メモリリクエスト生成部
３８メモリアドレス生成部
３９制御情報生成回路
３４クロスバスイッチ
３５ベクトルレジスタ
３６ポートキャッシュ
４_１、４_２、…、４_ｍメモリ制御部
４１クロスバスイッチ
４２バンク制御部
４３バンクキャッシュ
４４メモリバンク
Ｑ_０、Ｑ_１、Ｑ_２、Ｑ_３メモリアクセスポート
Ｐ_０、Ｐ_１、Ｐ_２、Ｐ_３メモリポート 3 ₁ , 3 ₂ ,..., 3 _n vector processor (CPU)
31 scalar processing unit 32 vector processing unit 33 memory access control unit 37 memory request generation unit 38 memory address generation unit 39 control information generation circuit 34 crossbar switch 35 vector register 36 port cache 4 ₁ , 4 ₂ ,..., 4 _m memory control unit 41 Crossbar Switch 42 Bank Control Unit 43 Bank Cache 44 Memory Bank Q ₀ , Q ₁ , Q ₂ , Q ₃ Memory Access Port P ₀ , P ₁ , P ₂ , P ₃ Memory Port

Claims

A vector processing device comprising a vector processor,
The vector processor has control information means and a plurality of port caches mounted on a memory port basis,
The control information means generates control information related to cache registration based on an instruction type and an instruction content including at least a base address, a distance, and the number of elements, and each port cache is generated by the control information means. A vector processing apparatus that switches a registered size based on the control information.

A vector processing device comprising a vector processor and a memory control unit,
The vector processor has control information means for generating control information related to cache registration based on an instruction type and an instruction content including at least a base address, a distance, and the number of elements, and the memory control unit includes a bank unit Has a bank cash installed in
Each of the bank caches switches a registered size based on the control information generated by the control information means.

The control information unit includes an instruction type, at least the base address, distance, and based on the contents of a command consisting of number of elements, according to claim 1, wherein the generating control information about the cache register with the indication flag Vector processing equipment.

The control information unit includes an instruction type, at least the base address, distance, and based on the contents of a command consisting of number of elements, according to claim 2, wherein the generating control information about the cache register with the indication flag Vector processing equipment.

By hardware mode, vector processing apparatus according to valid, any one of claims 1 to 4, characterized in that it comprises a function of switching disabling of the control information.

2. The apparatus according to claim 1, further comprising means for switching the control information to only one of a vector instruction, only a scalar instruction, and both a vector instruction / scalar instruction in accordance with a software instruction or a hardware mode. 5. The vector processing device according to any one of 4 .

A vector processing system in which a plurality of vector processors and a plurality of memory control units are coupled by a crossbar switch network,
The vector processor has control information means and a plurality of port caches mounted on a memory port basis,
The control information means generates control information related to cache registration based on an instruction type and an instruction content including at least a base address, a distance, and the number of elements, and each port cache is generated by the control information means. A vector processing system characterized by switching cache presence / absence or / and registration size based on the control information.

A vector processing system in which a plurality of vector processors and a plurality of memory control units are coupled by a crossbar switch network,
The vector processor has control information means for generating control information related to cache registration based on an instruction type and an instruction content including at least a base address, a distance, and the number of elements, and the memory control unit includes a bank unit Has a bank cash installed in
Each of the bank caches switches between the presence / absence of cache registration and / or the registration size based on the control information generated by the control information means.

The control information unit includes an instruction type, at least the base address, distance, and based on the contents of a command consisting of number of elements, according to claim 7, wherein the generating control information about the cache register with the indication flag Vector processing system.

The control information unit includes an instruction type, at least the base address, distance, and based on the contents of a command consisting of number of elements, according to claim 8, wherein the generating control information about the cache register with the indication flag Vector system.

The vector processing system according to any one of claims 7 to 10 , further comprising a function of switching between valid and invalid of the control information according to a hardware mode.

By software instructions or a hardware mode, the control information only vector instruction, the scalar instruction only, and to claim 7, characterized by comprising a means for switching to one of both vector instruction / scalar instructions The vector processing system according to any one of 10 .