JP5453726B2

JP5453726B2 - Thyristor

Info

Publication number: JP5453726B2
Application number: JP2008087647A
Authority: JP
Inventors: 竜也神村
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2008-03-28
Filing date: 2008-03-28
Publication date: 2014-03-26
Anticipated expiration: 2028-03-28
Also published as: JP2009245987A

Description

本発明は、サイリスタに関し、特に逆阻止３端子サイリスタ、３端子双方向サイリスタ等のサイリスタに関する。 The present invention relates to a thyristor, and more particularly to a thyristor such as a reverse blocking three-terminal thyristor and a three-terminal bidirectional thyristor.

下記特許文献１には、逆阻止３端子サイリスタが開示されている。この逆阻止３端子サイリスタは一般的に交流回路の制御素子として使用されている。 The following Patent Document 1 discloses a reverse blocking three-terminal thyristor. This reverse blocking three-terminal thyristor is generally used as a control element of an AC circuit.

図８及び図９に示すように、逆阻止３端子サイリスタ１００は、半導体基板１２０の一表面１２０Ａ上に互いに離間して配設されたカソード電極１３０及びゲート電極１４０と、半導体基板１２０の一表面１２０Ａに対向する他の一表面（裏面）１２０Ｂ上に配設されたアノード電極１５０とを備えている。半導体基板１２０は、ｎ型の第１の半導体領域１２１と、この第１の半導体領域１２１のカソード電極１３０側に配設されたｐ型の第２の半導体領域１２２と、第１の半導体領域１２０のアノード電極１５０側に配設されたｐ型の第３の半導体領域１２３と、第２の半導体領域１２２に配設されたｎ型の第４の半導体領域１２４とを備えている。カソード電極１３０は第４の半導体領域１２４に電気的に接続され、アノード電極１５０は第３の半導体領域１２３に電気的に接続されている。ゲート電極１４０は第２の半導体領域１２２に電気的に接続されている。 As shown in FIGS. 8 and 9, the reverse blocking three-terminal thyristor 100 includes a cathode electrode 130 and a gate electrode 140 that are spaced apart from each other on one surface 120 </ b> A of the semiconductor substrate 120, and one surface of the semiconductor substrate 120. And an anode electrode 150 disposed on another front surface (back surface) 120B opposite to 120A. The semiconductor substrate 120 includes an n-type first semiconductor region 121, a p-type second semiconductor region 122 disposed on the cathode electrode 130 side of the first semiconductor region 121, and a first semiconductor region 120. A p-type third semiconductor region 123 disposed on the anode electrode 150 side, and an n-type fourth semiconductor region 124 disposed in the second semiconductor region 122. The cathode electrode 130 is electrically connected to the fourth semiconductor region 124, and the anode electrode 150 is electrically connected to the third semiconductor region 123. The gate electrode 140 is electrically connected to the second semiconductor region 122.

この種の逆阻止３端子サイリスタ１００においては、ゲート電極１４０にゲートトリガ電流Ｉ_GTが印加されるとターンオン動作が開始され、アノード電極１５０とカソード電極１３０との間に大きな順方向電流が流れる。また、逆阻止３端子サイリスタ１００は、順方向電流を保持電流以下の値にするか、又は逆方向に電圧を印加すると、ターンオフ動作になる。 In this type of reverse blocking three-terminal thyristor 100, when a gate trigger current I _GT is applied to the gate electrode 140, a turn-on operation is started, and a large forward current flows between the anode electrode 150 and the cathode electrode 130. The reverse blocking three-terminal thyristor 100 is turned off when the forward current is set to a value equal to or lower than the holding current or when a voltage is applied in the reverse direction.

特許文献１に開示される逆阻止３端子サイリスタにおいては、カソード電極１３０とゲート電極１４０との間にゲート電流をバイパスする抵抗層が配設されている。この抵抗層の抵抗値を調節すれば、バイパスされる電流を調節することができるので、逆阻止３端子サイリスタ１００のゲートトリガ電流Ｉ_GTを適正値に制御することができる。
特開昭５９−６９９７０号公報 In the reverse blocking three-terminal thyristor disclosed in Patent Document 1, a resistance layer that bypasses the gate current is disposed between the cathode electrode 130 and the gate electrode 140. By adjusting the resistance value of this resistance layer, the bypassed current can be adjusted, so that the gate trigger current I _GT of the reverse blocking three-terminal thyristor 100 can be controlled to an appropriate value.
JP 59-69970 A

しかしながら、前述の逆阻止３端子サイリスタにおいては、以下の点について配慮がなされていなかった。 However, in the above-described reverse blocking three-terminal thyristor, the following points have not been considered.

逆阻止３端子サイリスタ１００に印加されるアノード−カソード間電圧を急激に立ち上げた場合、この立ち上げの傾きが大きいと、空乏層の拡がりに伴う排出キャリアによって逆阻止３端子サイリスタ１００に誤動作が発生する。誤動作を起こさないアノード−カソード間電圧の最大の傾きはオフ電圧上昇率（ｄｖ／ｄｔ）により定義されている。このオフ電圧上昇率はゲートトリガ電流Ｉ_GTとの間に相関関係があり、一般的にゲートトリガ電流Ｉ_GTが大きくなればオフ電圧上昇率は増加する。 When the anode-cathode voltage applied to the reverse blocking three-terminal thyristor 100 is suddenly raised, if the rising slope is large, the reverse blocking three-terminal thyristor 100 malfunctions due to the discharged carriers accompanying the expansion of the depletion layer. Occur. The maximum slope of the anode-cathode voltage that does not cause a malfunction is defined by the off-voltage rise rate (dv / dt). This off-voltage rise rate has a correlation with the gate trigger current I _GT, and generally the off-voltage rise rate increases as the gate trigger current I _GT increases.

上記特許文献１に開示されている逆阻止３端子サイリスタ１００において、抵抗層によるゲートトリガ電流Ｉ_GTのバイパスは、無効電流を増加させてゲートトリガ電流Ｉ_GTを制御することである。つまり、見かけ上のゲートトリガ電流Ｉ_GTから無効電流成分を差し引いた、実際にゲート電極１４０近傍においてトリガーするために必要な電流値は変わらない。従って、逆阻止３端子サイリスタ１００においては、カソード領域（ｐ型の第２の半導体領域１２２）のゲート電極１４０近傍のパターンの感度に変わりはないので、ゲートトリガ電流Ｉ_GTを大きくしても、オフ電圧上昇率の向上を期待することができない。 In the reverse blocking three-terminal thyristor 100 disclosed in Patent Document 1, the bypass of the gate trigger current I _GT by the resistance layer is to increase the reactive current to control the gate trigger current I _GT . That is, by subtracting the invalid current component from the gate trigger current I _GT apparent, does not change really the current value required to trigger the gate electrode 140 near. Thus, the reverse blocking triode thyristors 100, since there is no change to the sensitivity of the pattern of the gate electrode 140 proximate to the cathode region (a second semiconductor region 122 p-type), increasing the gate trigger current I _GT, It cannot be expected that the off-voltage rise rate will improve.

この問題を解決するために、第４の半導体領域１２４とカソード電極１３０との間を部分的に電気的に接続する短絡部（エミッタショート）１６１を備えた構造を逆阻止３端子サイリスタ１００に採用することが好ましい。このような構造を採用する逆阻止３端子サイリスタ１００においては、ゲートトリガ電流Ｉ_GTの経路を短くすることができ、実効的なゲートトリガ電流Ｉ_GTを大きくすることができるので、オフ電圧上昇率を向上することができる。 In order to solve this problem, the reverse blocking three-terminal thyristor 100 employs a structure including a short-circuit portion (emitter short) 161 that partially electrically connects the fourth semiconductor region 124 and the cathode electrode 130. It is preferable to do. In the reverse blocking three-terminal thyristor 100 employing such a structure, the path of the gate trigger current I _GT can be shortened, and the effective gate trigger current I _GT can be increased. Can be improved.

しかしながら、逆阻止３端子サイリスタ１００が環境温度又はサイリスタ動作によって高温度になると、熱励起されたキャリアの増加等の影響によりゲートトリガ電流Ｉ_GTは小さくなり、オフ電圧上昇率は低下する。そして、近年、サイリスタ動作の補償温度の高温化が求められており、高温においてオフ電圧上昇率耐量の向上が求められている。 However, when the reverse blocking three-terminal thyristor 100 becomes a high temperature due to the environmental temperature or the thyristor operation, the gate trigger current _IGT becomes small due to the influence of an increase in thermally excited carriers and the like, and the off-voltage increase rate decreases. In recent years, there has been a demand for a higher compensation temperature for thyristor operation, and an increase in off-voltage rise rate withstand capability has been demanded at high temperatures.

本発明は上記課題を解決するためになされたものである。従って、本発明は、高温度におけるオフ電圧上昇率耐量を向上し、誤動作を防止することができるサイリスタを提供することである。 The present invention has been made to solve the above problems. Accordingly, an object of the present invention is to provide a thyristor capable of improving an off-voltage rise rate withstand capability at a high temperature and preventing malfunction.

また、本発明は、高温度におけるオフ電圧上昇率耐量を向上し、誤動作を防止することができるサイリスタを提供することである。 It is another object of the present invention to provide a thyristor that can improve the withstand voltage off-rate rise rate at a high temperature and prevent malfunction.

本発明の実施の形態に係る特徴は、サイリスタにおいて、半導体基板と、半導体基板の一方の表面上に配設された第１の主電極及びゲート電極と、半導体基板の一方の表面と反対の他方の表面上に配設された第２の主電極とを備え、半導体基板が、第１の導電型の第１の半導体領域と、第１の半導体領域の一方の表面側に隣接して配設された第１の導電型とは逆の第２の導電型の第２の半導体領域と、第１の半導体領域の他方の表面側に隣接して配設された第２の導電型の第３の半導体領域と、第２の半導体領域の一方の表面側に配設された第１の導電型の第４の半導体領域と、第３の半導体領域の他方の表面側に配設された第１の導電型の第６の半導体領域と、第２の半導体領域の一方の表面側に第４の半導体領域と離間して配設された第１の導電型の第７の半導体領域とを備え、第１の主電極が第４の半導体領域に電気的に接続され、第２の主電極が第６の半導体領域に電気的に接続され、ゲート電極が第２の半導体領域及び第７の半導体領域に電気的に接続された双方向サイリスタであって、第４の半導体領域を貫通し、第１の主電極と第２の半導体領域との間を電気的に短絡する第１の短絡部と、第４の半導体領域を貫通し、第１の主電極と第２の半導体領域との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第２の短絡部と、第６の半導体領域を貫通し、第２の主電極と第３の半導体領域との間を電気的に短絡する第３の短絡部と、第６の半導体領域を貫通し、第２の主電極と第３の半導体領域との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第４の短絡部とを備える。
According to an embodiment of the present invention, a thyristor includes a semiconductor substrate, a first main electrode and a gate electrode disposed on one surface of the semiconductor substrate, and the other opposite to one surface of the semiconductor substrate. A second main electrode disposed on the surface of the first semiconductor region, wherein the semiconductor substrate is disposed adjacent to the first semiconductor region of the first conductivity type and one surface side of the first semiconductor region. A second semiconductor region of the second conductivity type opposite to the first conductivity type formed, and a third of the second conductivity type disposed adjacent to the other surface side of the first semiconductor region. , A first conductivity type fourth semiconductor region disposed on one surface side of the second semiconductor region, and a first surface disposed on the other surface side of the third semiconductor region. A sixth semiconductor region of the first conductivity type and a first semiconductor region disposed on one surface side of the second semiconductor region and spaced apart from the fourth semiconductor region. A first semiconductor electrode electrically connected to the fourth semiconductor region, a second main electrode electrically connected to the sixth semiconductor region, and a gate. A bidirectional thyristor having an electrode electrically connected to the second semiconductor region and the seventh semiconductor region, penetrating the fourth semiconductor region, and between the first main electrode and the second semiconductor region The first short-circuit portion that electrically short-circuits the first semiconductor electrode and the fourth semiconductor region, electrically short-circuits between the first main electrode and the second semiconductor region, and has a negative resistance value. A second short-circuit portion having a coefficient, a third short-circuit portion that penetrates the sixth semiconductor region and electrically short-circuits between the second main electrode and the third semiconductor region, and a sixth semiconductor Through the region, electrically short-circuiting between the second main electrode and the third semiconductor region, and the resistance value has a negative temperature relationship And a fourth short-circuit portion having a.

本発明によれば、高温度におけるオフ電圧上昇率耐量を向上し、誤動作を防止することができるサイリスタを提供することができる。 According to the present invention, it is possible to provide a thyristor capable of improving an off-voltage rise rate withstand capability at a high temperature and preventing malfunction.

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。 Next, embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, the drawings are schematic and different from actual ones. In addition, there may be a case where the dimensional relationships and ratios are different between the drawings.

また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。 Further, the following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is to arrange the components and the like as follows. Not specific. The technical idea of the present invention can be variously modified within the scope of the claims.

（第１の実施の形態）
本発明の第１の実施の形態は、サイリスタとして逆阻止３端子サイリスタを用い、この逆阻止３端子サイリスタに本発明を適用した例を説明するものである。 (First embodiment)
In the first embodiment of the present invention, an example in which a reverse blocking three-terminal thyristor is used as a thyristor and the present invention is applied to the reverse blocking three-terminal thyristor will be described.

［逆阻止３端子サイリスタのデバイス構造］
図１及び図２に示すように、第１の実施の形態に係る逆阻止３端子サイリスタ１は、半導体基板２と、半導体基板２の一方の表面２Ａ上に配設された第１の主電極３及びゲート電極４と、半導体基板２の一方の表面２Ａと反対の他方の表面（裏面）２Ｂ上に配設された第２の主電極５とを備えている。半導体基板２は、ｎ型の第１の半導体領域２１と、第１の半導体領域２１の一方の表面２Ａ側に隣接して配設されたｐ型の第２の半導体領域２２と、第１の半導体領域２１の他方の表面２Ｂ側に隣接して配設されたｐ型の第３の半導体領域２３と、第２の半導体領域２２の一方の表面２Ａ側に配設されたｎ型の第４の半導体領域２４とを備えている。第１の主電極３は第４の半導体領域２４に電気的に接続されている。第２の主電極５は第３の半導体領域２３に電気的に接続されている。ゲート電極４は第２の半導体領域２２に電気的に接続されている。そして、逆阻止３端子サイリスタ１は、第４の半導体領域２４を貫通し、第１の主電極３と第２の半導体領域２２との間を電気的に短絡する第１の短絡部６１と、第４の半導体領域２４を貫通し、第１の主電極３と第２の半導体領域２２との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第２の短絡部６２とを備えている。 [Device structure of reverse blocking 3-terminal thyristor]
As shown in FIGS. 1 and 2, the reverse blocking three-terminal thyristor 1 according to the first embodiment includes a semiconductor substrate 2 and a first main electrode disposed on one surface 2A of the semiconductor substrate 2. 3 and the gate electrode 4, and a second main electrode 5 disposed on the other surface (back surface) 2 B opposite to the one surface 2 A of the semiconductor substrate 2. The semiconductor substrate 2 includes an n-type first semiconductor region 21, a p-type second semiconductor region 22 disposed adjacent to one surface 2 </ b> A side of the first semiconductor region 21, A p-type third semiconductor region 23 disposed adjacent to the other surface 2B side of the semiconductor region 21 and an n-type fourth semiconductor layer disposed on one surface 2A side of the second semiconductor region 22. The semiconductor region 24 is provided. The first main electrode 3 is electrically connected to the fourth semiconductor region 24. The second main electrode 5 is electrically connected to the third semiconductor region 23. The gate electrode 4 is electrically connected to the second semiconductor region 22. The reverse blocking three-terminal thyristor 1 passes through the fourth semiconductor region 24 and electrically shorts between the first main electrode 3 and the second semiconductor region 22; A second short-circuit portion 62 that penetrates through the fourth semiconductor region 24 and electrically short-circuits between the first main electrode 3 and the second semiconductor region 22 and has a negative temperature coefficient in resistance value; It has.

第１の実施の形態に係る逆阻止３端子サイリスタ１においては、第１の半導体領域２１をコレクタ領域、第２の半導体領域２２をベース領域、第４の半導体領域２４をエミッタ領域とするｎｐｎ型バイポーラトランジスタと、第３の半導体領域２３をコレクタ領域、第１の半導体領域２１をベース領域、第２の半導体領域２２をエミッタ領域とするｐｎｐ型バイポーラトランジスタとを備え、主サイリスタが構築されている。半導体基板２は例えばシリコン単結晶により構成されている。 In the reverse blocking three-terminal thyristor 1 according to the first embodiment, an npn type having a first semiconductor region 21 as a collector region, a second semiconductor region 22 as a base region, and a fourth semiconductor region 24 as an emitter region. A main thyristor is constructed comprising a bipolar transistor and a pnp bipolar transistor having a third semiconductor region 23 as a collector region, a first semiconductor region 21 as a base region, and a second semiconductor region 22 as an emitter region. . The semiconductor substrate 2 is made of, for example, a silicon single crystal.

第１の主電極３はカソード電極として使用されている。第２の主電極５はアノード電極として使用されている。 The first main electrode 3 is used as a cathode electrode. The second main electrode 5 is used as an anode electrode.

第１の短絡部６１は、半導体基板２の一表面２Ａの面法線方向から見て（一表面２Ａを平面的に見て）、第４の半導体領域２４及び第１の主電極３が配設された領域に重複して配設されている。第１の短絡部６１は、第１の主電極３と第２の半導体領域２２との間において第４の半導体領域２４を貫通するｐ型（第５の半導体領域）により構成されている。つまり、第１の短絡部６１は第２の半導体領域２２と同一導電型の半導体領域により構成されている。第１の短絡部６１はエミッタショートとして機能する。 The first short-circuit portion 61 is formed by arranging the fourth semiconductor region 24 and the first main electrode 3 when viewed from the surface normal direction of the one surface 2A of the semiconductor substrate 2 (viewing the one surface 2A in a plan view). It overlaps with the set area. The first short circuit portion 61 is configured by a p-type (fifth semiconductor region) that penetrates the fourth semiconductor region 24 between the first main electrode 3 and the second semiconductor region 22. That is, the first short circuit portion 61 is configured by a semiconductor region having the same conductivity type as the second semiconductor region 22. The first short circuit portion 61 functions as an emitter short.

第２の短絡部６２は、第１の短絡部６１と同様にエミッタショート構造を構築するが、第１の短絡部６１の抵抗値に比べて少なくとも低温状態において大きい抵抗値を有する。第１の実施の形態において、第２の短絡部６２は、低温度において高抵抗値を有し、高温度において低抵抗値を有する負の温度係数を備えた温度補償層６２２により構成されている。この温度補償層６２２は、第１の主電極３と第２の半導体領域２２との間において第４の半導体領域２４を貫通する貫通孔６２１の内部に埋設されている。 The second short circuit portion 62 constructs an emitter short structure in the same manner as the first short circuit portion 61, but has a large resistance value at least in a low temperature state as compared with the resistance value of the first short circuit portion 61. In the first embodiment, the second short-circuit portion 62 includes a temperature compensation layer 622 having a negative temperature coefficient having a high resistance value at a low temperature and a low resistance value at a high temperature. . The temperature compensation layer 622 is embedded in a through hole 621 that penetrates the fourth semiconductor region 24 between the first main electrode 3 and the second semiconductor region 22.

第２の短絡部６２は、一表面２Ａの面法線方向から見て、第１の短絡部６１よりもゲート電極４に近接した領域に配設されている。詳細には、第１の実施の形態において、ゲート電極４から見て、第２の短絡部６２はゲート電極４に近い領域に、第１の短絡部６１はゲート電極４から遠い領域に配設されている。 The second short circuit portion 62 is disposed in a region closer to the gate electrode 4 than the first short circuit portion 61 when viewed from the surface normal direction of the one surface 2A. Specifically, in the first embodiment, when viewed from the gate electrode 4, the second short circuit portion 62 is disposed in a region near the gate electrode 4, and the first short circuit portion 61 is disposed in a region far from the gate electrode 4. Has been.

［逆阻止３端子サイリスタの動作］
前述の第１の実施の形態に係る逆阻止３端子サイリスタ１においては、ゲート電極４にゲートトリガ電流Ｉ_GTが印加されるとターンオン動作が開始され、第２の主電極（アノード電極）５と第１の主電極３（カソード電極）との間に大きな順方向電流が流れる。 [Operation of reverse blocking 3-terminal thyristor]
In the reverse blocking three-terminal thyristor 1 according to the first embodiment described above, when the gate trigger current _IGT is applied to the gate electrode 4, the turn-on operation is started, and the second main electrode (anode electrode) 5 A large forward current flows between the first main electrode 3 (cathode electrode).

ここで、逆阻止３端子サイリスタ１のゲート電極４に最も近い第２の短絡部６２は負の温度係数を有する温度補償層６２２により構成されているため、逆阻止３端子サイリスタ１が低温度である場合若しくは低温度環境下にある場合、第２の短絡部６２は高抵抗体として機能し、第２の短絡部６２にはゲートトリガ電流Ｉ_GTがほとんど流れない。つまり、ゲートトリガ電流Ｉ_GTの電流経路としては第１の短絡部６１が支配的になり、この第１の短絡部６１にほとんどのゲートトリガ電流Ｉ_GTが流れる。 Here, since the second short-circuit portion 62 closest to the gate electrode 4 of the reverse blocking three-terminal thyristor 1 is constituted by the temperature compensation layer 622 having a negative temperature coefficient, the reverse blocking three-terminal thyristor 1 has a low temperature. In some cases or in a low temperature environment, the second short circuit portion 62 functions as a high resistance body, and the gate trigger current I _GT hardly flows through the second short circuit portion 62. That is, as the current path of the gate trigger current I _GT becomes dominant first shorting portion 61, most of the gate trigger current I _GT to the first short part 61 flows.

逆阻止３端子サイリスタ１の温度若しくは環境温度が上昇していくと、第２の短絡部６２の抵抗値は徐々に小さくなる。つまり、ゲートトリガ電流Ｉ_GTの電流経路としては第２の短絡部６２が支配的になり、この第２の短絡部６２にほとんどのゲートトリガ電流Ｉ_GTが流れる。これは、逆阻止３端子サイリスタ１において、ゲート電極４の近傍に新たに短絡部が追加されたことと等価である。このように第２の短絡部６２にゲートトリガ電流Ｉ_GTが温度上昇に従って徐々に流れ、パターン感度が低下する。すなわち、温度上昇に従って、低温度における感度の高いパターンから高温度における感度の低いパターンに切り替わっていく。 As the temperature of the reverse blocking three-terminal thyristor 1 or the environmental temperature rises, the resistance value of the second short circuit portion 62 gradually decreases. That is, as the current path of the gate trigger current I _GT becomes dominant second shorting portion 62, most of the gate trigger current I _GT to the second short-circuit portion 62 flows. This is equivalent to the addition of a short-circuit portion in the vicinity of the gate electrode 4 in the reverse blocking three-terminal thyristor 1. Thus, the gate trigger current I _GT gradually flows through the second short circuit portion 62 as the temperature rises, and the pattern sensitivity is lowered. That is, as the temperature rises, the pattern changes from a high sensitivity pattern at a low temperature to a low sensitivity pattern at a high temperature.

このように第１の実施の形態に係る逆阻止３端子サイリスタ１においては、温度上昇に伴うゲートトリガ電流Ｉ_GTの低下を補償することができ、又高温におけるパターン感度が低下することにより、オフ電圧上昇率（ｄｖ／ｄｔ）耐量の低下を抑制することができる。この結果、逆阻止３端子サイリスタ１の誤動作を防止することができる。 In the reverse blocking triode thyristor 1 according to the thus first embodiment, by it is possible to compensate for the reduction of the gate trigger current I _GT with increasing temperature, and the pattern sensitivity at high temperatures decreases, off It is possible to suppress a decrease in withstand voltage increase rate (dv / dt). As a result, malfunction of the reverse blocking three-terminal thyristor 1 can be prevented.

第１の短絡部６１の製造方法としては、例えば第２の半導体領域２２を形成した後に、第１の短絡部６１を除いた領域に第４の半導体領域２４を形成することにより簡易に製造することができる。より詳細には、第１の短絡部６１の領域に例えばフォトリソグラフィ技術により形成したマスクが形成され、このマスクを用いて例えばイオン注入法によりｎ型不純物を注入し、このｎ型不純物を活性化することにより第４の半導体領域２４を形成することができる。マスクにより覆われた領域（第２の半導体領域２２）は第１の短絡部６１として形成される。 As a manufacturing method of the first short-circuit portion 61, for example, after the second semiconductor region 22 is formed, the fourth semiconductor region 24 is formed in a region excluding the first short-circuit portion 61, so that the first short-circuit portion 61 is easily manufactured. be able to. More specifically, a mask formed by, for example, a photolithography technique is formed in the region of the first short-circuit portion 61, and an n-type impurity is implanted by, for example, an ion implantation method using this mask to activate the n-type impurity. Thus, the fourth semiconductor region 24 can be formed. The region covered with the mask (second semiconductor region 22) is formed as the first short circuit portion 61.

また、第２の短絡部６２の製造方法としては、例えば第２の半導体領域２２及び第４の半導体領域２４を形成し、この後に第４の半導体領域２４を貫通する貫通孔６２１が形成される。次に、第２の半導体領域２２及び第４の半導体領域２４上に温度補償層６２２が成膜され、貫通孔６２１内部に温度補償層６２２が埋め込まれる。温度補償層６２２には例えばＣＶＤ法を用いて成膜されたシリコン多結晶膜やスパッタリング法を用いて成膜されたサーミスタを実用的に使用することができる。そして、貫通孔６２１以外の第２の半導体領域２２上及び第４の半導体領域２４上の余分な温度補償層６２２を除去することにより、貫通孔６２１とその内部に埋設された温度補償層６２２を有する第２の短絡部６２を形成することができる。 As a method for manufacturing the second short-circuit portion 62, for example, the second semiconductor region 22 and the fourth semiconductor region 24 are formed, and then a through-hole 621 penetrating the fourth semiconductor region 24 is formed. . Next, a temperature compensation layer 622 is formed on the second semiconductor region 22 and the fourth semiconductor region 24, and the temperature compensation layer 622 is embedded inside the through hole 621. As the temperature compensation layer 622, for example, a silicon polycrystalline film formed by using a CVD method or a thermistor formed by using a sputtering method can be used practically. Then, by removing the excess temperature compensation layer 622 on the second semiconductor region 22 and the fourth semiconductor region 24 other than the through hole 621, the through hole 621 and the temperature compensation layer 622 embedded therein are formed. The 2nd short circuit part 62 which has can be formed.

（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係る逆阻止３端子サイリスタ１において第２の短絡部６２の構造を代えた例を説明するものである。 (Second Embodiment)
The second embodiment of the present invention describes an example in which the structure of the second short-circuit portion 62 is changed in the reverse blocking three-terminal thyristor 1 according to the first embodiment described above.

［逆阻止３端子サイリスタのデバイス構造］
図３及び図４に示すように、第２の実施の形態に係る逆阻止３端子サイリスタ１は、基本的には前述の第１の実施の形態に係る逆阻止３端子サイリスタ１と同一構造を有するが、第２の短絡部６２の構成を代えている。すなわち、第２の短絡部６２は、第１の短絡部６１の、第１の主電極３と第２の半導体領域２２との間において第４の半導体領域２４を貫通するｐ型の第５の半導体領域６２３と、第１の主電極３と第５の半導体領域６２３との間に配設された負の温度係数を有する温度補償層６２４とを備えている。温度補償層６２４は第１の実施の形態に係る温度補償層６２２と同一材料により構成されている。 [Device structure of reverse blocking 3-terminal thyristor]
As shown in FIGS. 3 and 4, the reverse blocking three-terminal thyristor 1 according to the second embodiment basically has the same structure as the reverse blocking three-terminal thyristor 1 according to the first embodiment described above. However, the configuration of the second short-circuit portion 62 is changed. That is, the second short-circuit portion 62 includes the p-type fifth through the fourth semiconductor region 24 between the first main electrode 3 and the second semiconductor region 22 of the first short-circuit portion 61. A semiconductor region 623 and a temperature compensation layer 624 having a negative temperature coefficient disposed between the first main electrode 3 and the fifth semiconductor region 623 are provided. The temperature compensation layer 624 is made of the same material as the temperature compensation layer 622 according to the first embodiment.

第２の短絡部６２の機能すなわち温度補償層６２４の機能は、前述の第１の実施の形態に係る第２の短絡部６２の温度補償層６２２と同一である。 The function of the second short circuit part 62, that is, the function of the temperature compensation layer 624 is the same as that of the temperature compensation layer 622 of the second short circuit part 62 according to the first embodiment described above.

このように構成される第２の実施の形態に係る逆阻止３端子サイリスタ１においては、基本的には前述の第１の実施の形態に係る逆阻止３端子サイリスタ１により得られる作用効果と同様の作用効果を奏することができる。 The reverse blocking three-terminal thyristor 1 according to the second embodiment configured as described above is basically the same as the operational effects obtained by the reverse blocking three-terminal thyristor 1 according to the first embodiment described above. The effect of this can be achieved.

また、成膜後にパターンニングを行うだけで温度補償層６２４を形成することができるので、第１の実施の形態に係る第２の短絡部６２の貫通孔６２１を形成する工程、貫通孔６２１内部に温度補償層６２２を埋設する工程がなくなり、第２の短絡部６２の製造を簡易に行うことができる。 Further, since the temperature compensation layer 624 can be formed only by performing patterning after film formation, the step of forming the through hole 621 of the second short-circuit portion 62 according to the first embodiment, the inside of the through hole 621 Thus, the step of embedding the temperature compensation layer 622 is eliminated, and the second short circuit portion 62 can be easily manufactured.

（第３の実施の形態）
本発明の第３の実施の形態は、サイリスタとして、トライアックと呼ばれ、２つの逆阻止サイリスタすなわちＳＣＲを逆方向に並列に接続した３端子双方向サイリスタに本発明を適用した例を説明するものである。 (Third embodiment)
In the third embodiment of the present invention, an example in which the present invention is applied to a three-terminal bidirectional thyristor, called a triac, which is called a triac and has two reverse blocking thyristors, that is, SCRs connected in parallel in the reverse direction, will be described. It is.

［双方向サイリスタのデバイス構造］
図５乃至図７に示すように、第３の実施の形態に係る双方向サイリスタ１０は、半導体基板２と、半導体基板２の一方の表面２Ａ上に配設された第１の主電極３及びゲート電極４と、半導体基板２の一方の表面２Ａと反対の他方の表面２Ｂ上に配設された第２の主電極５とを備えている。半導体基板２は、ｎ型の第１の半導体領域２１と、第１の半導体領域２１の一方の表面２Ａ側に隣接して配設されたｐ型の第２の半導体領域２２と、第１の半導体領域２１の他方の表面２Ｂ側に隣接して配設されたｐ型の第３の半導体領域２３と、第２の半導体領域２２の一方の表面２Ａ側に配設されたｎ型の第４の半導体領域２４と、第３の半導体領域２３の他方の表面２Ｂ側に配設されたｎ型の第６の半導体領域２６と、第２の半導体領域２２の一方の表面２Ａ側に第４の半導体領域２４と離間して配設されたｎ型の第７の半導体領域２７とを備えている。第１の主電極３は第４の半導体領域２４に電気的に接続されている。第２の主電極５は第６の半導体領域２６に電気的に接続されている。ゲート電極４は第２の半導体領域２２及び第７の半導体領域２７に電気的に接続されている。そして、双方向サイリスタ１０は、第４の半導体領域２４を貫通し、第１の主電極３と第２の半導体領域２２との間を電気的に短絡する第１の短絡部６１と、第４の半導体領域２４を貫通し、第１の主電極３と第２の半導体領域２２との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第２の短絡部６２と、第６の半導体領域２６を貫通し、第２の主電極５と第３の半導体領域２３との間を電気的に短絡する第３の短絡部６３と、第６の半導体領域２６を貫通し、第２の主電極５と第３の半導体領域２３との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第４の短絡部６４とを備える。 [Device structure of bidirectional thyristor]
As shown in FIGS. 5 to 7, the bidirectional thyristor 10 according to the third embodiment includes a semiconductor substrate 2, a first main electrode 3 disposed on one surface 2 </ b> A of the semiconductor substrate 2, and A gate electrode 4 and a second main electrode 5 disposed on the other surface 2B opposite to the one surface 2A of the semiconductor substrate 2 are provided. The semiconductor substrate 2 includes an n-type first semiconductor region 21, a p-type second semiconductor region 22 disposed adjacent to one surface 2 </ b> A side of the first semiconductor region 21, A p-type third semiconductor region 23 disposed adjacent to the other surface 2B side of the semiconductor region 21 and an n-type fourth semiconductor layer disposed on one surface 2A side of the second semiconductor region 22. Semiconductor region 24, n-type sixth semiconductor region 26 disposed on the other surface 2 B side of third semiconductor region 23, and fourth surface on one surface 2 A side of second semiconductor region 22. And an n-type seventh semiconductor region 27 that is spaced apart from the semiconductor region 24. The first main electrode 3 is electrically connected to the fourth semiconductor region 24. The second main electrode 5 is electrically connected to the sixth semiconductor region 26. The gate electrode 4 is electrically connected to the second semiconductor region 22 and the seventh semiconductor region 27. The bidirectional thyristor 10 penetrates the fourth semiconductor region 24, and a first short-circuit portion 61 that electrically short-circuits between the first main electrode 3 and the second semiconductor region 22, and a fourth A second short-circuit portion 62 having a negative temperature coefficient in resistance value and electrically short-circuiting between the first main electrode 3 and the second semiconductor region 22; A third short-circuit portion 63 that penetrates through the sixth semiconductor region 26 and electrically short-circuits between the second main electrode 5 and the third semiconductor region 23; The second main electrode 5 and the third semiconductor region 23 are electrically short-circuited, and a fourth short-circuit portion 64 having a negative temperature coefficient in resistance value is provided.

双方向サイリスタ１０は、第１の主サイリスタ、第２の主サイリスタ及びゲート機構部（補助サイリスタ）を備えて構成されている。第１の主サイリスタは、第４の半導体領域２４、第２の半導体領域２２、第１の半導体領域２１及び第３の半導体領域２３の４つの半導体領域により構成されている。第２の主サイリスタは、第２の半導体領域２２、第１の半導体領域２１、第３の半導体領域２３及び第６の半導体領域２６の４つの半導体領域により構成されている。ゲート機構部は、第７の半導体領域２７、第２の半導体領域２２、第１の半導体領域２１、第３の半導体領域２３及び第６の半導体領域２６の５つの半導体領域により構成されている。半導体基板２は、第１の実施の形態に係る半導体基板２と同様に、例えばシリコン単結晶により構成されている。 The bidirectional thyristor 10 includes a first main thyristor, a second main thyristor, and a gate mechanism (auxiliary thyristor). The first main thyristor is composed of four semiconductor regions: a fourth semiconductor region 24, a second semiconductor region 22, a first semiconductor region 21, and a third semiconductor region 23. The second main thyristor is composed of four semiconductor regions: a second semiconductor region 22, a first semiconductor region 21, a third semiconductor region 23, and a sixth semiconductor region 26. The gate mechanism section includes five semiconductor regions, that is, a seventh semiconductor region 27, a second semiconductor region 22, a first semiconductor region 21, a third semiconductor region 23, and a sixth semiconductor region 26. Similar to the semiconductor substrate 2 according to the first embodiment, the semiconductor substrate 2 is made of, for example, a silicon single crystal.

第１の短絡部６１及び第３の短絡部６３は、前述の第１の実施の形態に係る第１の短絡部６１と同様に、エミッタショート構造を構築する。 The 1st short circuit part 61 and the 3rd short circuit part 63 construct | assemble an emitter short structure similarly to the 1st short circuit part 61 which concerns on the above-mentioned 1st Embodiment.

第１の短絡部６１は、半導体基板２の一表面２Ａの面法線方向から見て第４の半導体領域２４及び第１の主電極３が配設された領域に重複して配設されている。第１の短絡部６１は、第１の主電極３と第２の半導体領域２２との間において第４の半導体領域２４を貫通するｐ型の半導体領域（第５の半導体領域）により構成されている。第３の短絡部６３は、半導体基板２の他の一表面２Ｂの面法線方向から見て（平面的に見て）第６の半導体領域２６及び第２の主電極５が配設された領域に重複して配設されている。第３の短絡部６３は、第２の主電極５と第３の半導体領域２３との間において第６の半導体領域２６を貫通するｐ型の半導体領域（第８の半導体領域）により構成されている。 The first short circuit portion 61 is disposed so as to overlap the region where the fourth semiconductor region 24 and the first main electrode 3 are disposed when viewed from the surface normal direction of the one surface 2A of the semiconductor substrate 2. Yes. The first short circuit portion 61 is configured by a p-type semiconductor region (fifth semiconductor region) that penetrates the fourth semiconductor region 24 between the first main electrode 3 and the second semiconductor region 22. Yes. The third short-circuit portion 63 is provided with the sixth semiconductor region 26 and the second main electrode 5 as viewed from the surface normal direction of the other surface 2B of the other surface 2B of the semiconductor substrate 2 (as viewed in plan). It overlaps with the area. The third short-circuit portion 63 is configured by a p-type semiconductor region (eighth semiconductor region) that penetrates the sixth semiconductor region 26 between the second main electrode 5 and the third semiconductor region 23. Yes.

第２の短絡部６２及び第４の短絡部６４は、前述の第１の実施の形態に係る第２の短絡部６２と同様にエミッタショート構造を構築するが、抵抗値に負の温度係数を有し、低温度において高い抵抗値を有し、高温度において低い抵抗値を有する。 The second short-circuit portion 62 and the fourth short-circuit portion 64 construct an emitter short structure in the same manner as the second short-circuit portion 62 according to the first embodiment described above, but have a negative temperature coefficient for the resistance value. And having a high resistance value at a low temperature and a low resistance value at a high temperature.

第２の短絡部６２は、第１の実施の形態に係る第２の短絡部６２と同様に、第１の主電極３と第２の半導体領域２２との間において第４の半導体領域２４を貫通する貫通孔６２１と、その内部に埋設された温度補償層６２２とを備えている。勿論、第２の短絡部６２は、第２の実施の形態に係る第２の短絡部６２と同一の構造により構成してもよい。同様に、第４の短絡部６４は、第２の主電極５と第３の半導体領域２３との間において第６の半導体領域２６を貫通する貫通孔６４１と、その内部に埋設された温度補償層６４２とを備えている。第２の短絡部６２、第４の短絡部６４のそれぞれの平面形状や具体的な材料は第１の実施の形態に準ずる。 Similar to the second short circuit portion 62 according to the first embodiment, the second short circuit portion 62 includes the fourth semiconductor region 24 between the first main electrode 3 and the second semiconductor region 22. A through-hole 621 that penetrates and a temperature compensation layer 622 embedded therein are provided. Of course, you may comprise the 2nd short circuit part 62 by the same structure as the 2nd short circuit part 62 which concerns on 2nd Embodiment. Similarly, the fourth short-circuit portion 64 includes a through-hole 641 that penetrates the sixth semiconductor region 26 between the second main electrode 5 and the third semiconductor region 23, and temperature compensation embedded therein. Layer 642. The planar shapes and specific materials of the second short-circuit portion 62 and the fourth short-circuit portion 64 are the same as those in the first embodiment.

［双方向サイリスタの動作］
次に、第３の実施の形態に係る双方向サイリスタ１０においては、下記第１のモード乃至第４のモードにより動作が行われる。 [Bidirectional thyristor operation]
Next, the bidirectional thyristor 10 according to the third embodiment operates in the following first mode to fourth mode.

（１）第１のモード
第１のモードは、第１の主電極３を基準にして第２の主電極５が正電位のときに、ゲート電極４を正電位にし、ターンオンを実行する。この第１のモードにおいては、第２の主電極５から第３の半導体領域２３、第１の半導体領域２１、第２の半導体領域２２、第４の半導体領域２４のそれぞれを通して第１の主電極３に主電流が流れる。 (1) First Mode In the first mode, when the second main electrode 5 is at a positive potential with respect to the first main electrode 3, the gate electrode 4 is set at a positive potential and turn-on is executed. In this first mode, the first main electrode 5 extends from the second main electrode 5 through the third semiconductor region 23, the first semiconductor region 21, the second semiconductor region 22, and the fourth semiconductor region 24. 3 is the main current.

（２）第２のモード
第２のモードは、第１の主電極３を基準にして第２の主電極５が正電位のときに、ゲート電極４を負電位にし、ターンオンを実行する。第２のモードにおいては、第１のモードと同様に、第２の主電極５から第３の半導体領域２３、第１の半導体領域２１、第２の半導体領域２２、第４の半導体領域２４のそれぞれを通して第１の主電極３に主電流が流れる。 (2) Second Mode In the second mode, when the second main electrode 5 is at a positive potential with respect to the first main electrode 3, the gate electrode 4 is set at a negative potential and turn-on is executed. In the second mode, as in the first mode, the second semiconductor electrode 23 to the third semiconductor region 23, the first semiconductor region 21, the second semiconductor region 22, and the fourth semiconductor region 24 are formed from the second main electrode 5. A main current flows through the first main electrode 3 through each.

（３）第３のモード
第３のモードは、第１の主電極３を基準にして第２の主電極５が負電位のときに、ゲート電極４を負電位にし、ターンオンを実行する。第３のモードにおいては、第１の主電極３から第２の半導体領域２２、第１の半導体領域２１、第３の半導体領域２３、第６の半導体領域２６のそれぞれを通して第２の主電極５に主電流が流れる。 (3) Third Mode In the third mode, when the second main electrode 5 is at a negative potential with respect to the first main electrode 3, the gate electrode 4 is set at a negative potential and turn-on is executed. In the third mode, the second main electrode 5 passes from the first main electrode 3 through the second semiconductor region 22, the first semiconductor region 21, the third semiconductor region 23, and the sixth semiconductor region 26. The main current flows through.

（４）第４のモード
第４のモードは、第１の主電極３を基準にして第２の主電極５が負電位のときに、ゲート電極４を正電位にし、ターンオンを実行する。第４のモードにおいては、第３のモードと同様に、第１の主電極３から第２の半導体領域２２、第１の半導体領域２１、第３の半導体領域２３、第６の半導体領域２６のそれぞれを通して第２の主電極５に主電流が流れる。 (4) Fourth Mode In the fourth mode, when the second main electrode 5 has a negative potential with respect to the first main electrode 3, the gate electrode 4 is set to a positive potential and turn-on is executed. In the fourth mode, similarly to the third mode, the first semiconductor electrode 22 to the second semiconductor region 22, the first semiconductor region 21, the third semiconductor region 23, and the sixth semiconductor region 26 are changed. A main current flows through the second main electrode 5 through each.

ここで、第２の短絡部６２及び第４の短絡部６４は負の温度係数を有する温度補償層６２２及び６４２により構成されている。双方向サイリスタ１０が低温度である場合若しくは低温度環境下にある場合、第２の短絡部６２並びに第４の短絡部６４は高抵抗体として機能し、第２の短絡部６２並びに第４の短絡部６４にはゲートトリガ電流Ｉ_GTがほとんど流れない。つまり、ゲートトリガ電流Ｉ_GTの電流経路としては第１の短絡部６１並びに第３の短絡部６３が支配的になり、この第１の短絡部６１並びに第３の短絡部６３にほとんどのゲートトリガ電流Ｉ_GTが流れる。 Here, the 2nd short circuit part 62 and the 4th short circuit part 64 are comprised by the temperature compensation layers 622 and 642 which have a negative temperature coefficient. When the bidirectional thyristor 10 is at a low temperature or in a low temperature environment, the second short-circuit portion 62 and the fourth short-circuit portion 64 function as a high-resistance body, and the second short-circuit portion 62 and the fourth short-circuit portion 64 The gate trigger current I _GT hardly flows through the short circuit portion 64. That is, as the current path of the gate trigger current I _GT , the first short-circuit portion 61 and the third short-circuit portion 63 are dominant, and most of the gate triggers are connected to the first short-circuit portion 61 and the third short-circuit portion 63. Current I _GT flows.

双方向サイリスタ１０の温度若しくは環境温度が上昇していくと、第２の短絡部６２並びに第４の短絡部６４の抵抗値は徐々に小さくなる。つまり、ゲートトリガ電流Ｉ_GTの電流経路としては第２の短絡部６２並びに第４の短絡部６４が支配的になり、この第２の短絡部６２並びに第４の短絡部６４にほとんどのゲートトリガ電流Ｉ_GTが流れる。これは、双方向サイリスタ１０において、ゲート電極４の近傍に新たに短絡部が追加されたことと等価である。この第２の短絡部６２並びに第４の短絡部６４にゲートトリガ電流Ｉ_GTが温度上昇に従って徐々に流れることにより、パターン感度が低下する。すなわち、温度上昇に従って、低温度における感度の高いパターンから高温度における感度の低いパターンに切り替わっていく。 As the temperature of the bidirectional thyristor 10 or the environmental temperature rises, the resistance values of the second short circuit portion 62 and the fourth short circuit portion 64 gradually decrease. That is, as the current path of the gate trigger current I _GT , the second short-circuit portion 62 and the fourth short-circuit portion 64 are dominant, and most of the gate triggers are connected to the second short-circuit portion 62 and the fourth short-circuit portion 64. Current I _GT flows. This is equivalent to the addition of a new short-circuit portion in the vicinity of the gate electrode 4 in the bidirectional thyristor 10. As the gate trigger current I _GT gradually flows in the second short circuit portion 62 and the fourth short circuit portion 64 as the temperature rises, the pattern sensitivity decreases. That is, as the temperature rises, the pattern changes from a high sensitivity pattern at a low temperature to a low sensitivity pattern at a high temperature.

このように第３の実施の形態に係る双方向サイリスタ１０においては、第１の実施の形態及び第２の実施の形態に係る逆阻止３端子サイリスタ１と同様に、高温におけるパターン感度が低下することにより、誤動作を防止することができる。 As described above, in the bidirectional thyristor 10 according to the third embodiment, the pattern sensitivity at a high temperature is reduced as in the reverse blocking three-terminal thyristor 1 according to the first and second embodiments. Therefore, malfunction can be prevented.

なお、第２の短絡部６２、第４の短絡部６４のそれぞれの変形例並びに製造方法は、前述の第１の実施の形態に係る第２の短絡部６２の変形例並びに製造方法と同様であるので、ここでの説明は省略する。 In addition, each modification and manufacturing method of the 2nd short circuit part 62 and the 4th short circuit part 64 are the same as the modification and manufacturing method of the 2nd short circuit part 62 which concern on the above-mentioned 1st Embodiment. Since there is, explanation here is omitted.

（その他の実施の形態）
上記のように、本発明を第１の実施の形態乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。例えば、本発明は、前述の第３の実施の形態に係る双方向サイリスタ１０の第２の短絡部６２並びに第４の短絡部６４を、前述の第２の実施の形態に係る逆阻止３端子サイリスタ１の第２の短絡部６２と同一の構造としてもよい。また、第１、第２、第３、第４の短絡部６１−６４の平面形状は、円形状に限らず、方形状、五角形以上の多角形状、或いは楕円形状等にしてもよい。また、第１及び第２の実施の形態に係る逆阻止３端子サイリスタ１において、各半導体層の導電型を逆にしてもよい。このように本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。 (Other embodiments)
As described above, the present invention has been described with reference to the first to third embodiments. However, the description and the drawings which constitute a part of this disclosure do not limit the present invention. For example, in the present invention, the second short-circuit portion 62 and the fourth short-circuit portion 64 of the bidirectional thyristor 10 according to the above-described third embodiment are connected to the reverse blocking three-terminal according to the above-described second embodiment. The same structure as the second short-circuit portion 62 of the thyristor 1 may be used. Further, the planar shape of the first, second, third, and fourth short-circuit portions 61-64 is not limited to a circular shape, and may be a square shape, a pentagonal or higher polygonal shape, an elliptical shape, or the like. In the reverse blocking three-terminal thyristor 1 according to the first and second embodiments, the conductivity type of each semiconductor layer may be reversed. As described above, the present invention can be applied to various alternative embodiments, examples, and operation techniques.

本発明の第１の実施の形態に係る逆阻止３端子サイリスタの断面図（図２に示すＦ１−Ｆ１切断線で切った断面図）である。It is sectional drawing (sectional drawing cut | disconnected by the F1-F1 cutting line shown in FIG. 2) of the reverse blocking 3 terminal thyristor which concerns on the 1st Embodiment of this invention. 図１に示す逆阻止３端子サイリスタの平面図である。FIG. 2 is a plan view of the reverse blocking three-terminal thyristor shown in FIG. 1. 本発明の第２の実施の形態に係る逆阻止３端子サイリスタの断面図（図４に示すＦ３−Ｆ３切断線で切った断面図）である。It is sectional drawing (sectional drawing cut | disconnected by the F3-F3 cutting line shown in FIG. 4) of the reverse blocking 3 terminal thyristor which concerns on the 2nd Embodiment of this invention. 図３に示す逆阻止３端子サイリスタの平面図である。FIG. 4 is a plan view of the reverse blocking three-terminal thyristor shown in FIG. 3. 本発明の第３の実施の形態に係る双方向サイリスタの断面図（図６及び図７に示すＦ５−Ｆ５切断線で切った断面図）である。It is sectional drawing (sectional drawing cut | disconnected by the F5-F5 cutting line shown in FIG.6 and FIG.7) of the bidirectional thyristor which concerns on the 3rd Embodiment of this invention. 図５に示す双方向サイリスタの平面図である。FIG. 6 is a plan view of the bidirectional thyristor shown in FIG. 5. 図５に示す双方向サイリスタの底面図である。FIG. 6 is a bottom view of the bidirectional thyristor shown in FIG. 5. 本発明の先行技術に係る逆阻止３端子サイリスタの断面図（図９に示すＦ８−Ｆ８切断線で切った断面図）である。It is sectional drawing (sectional drawing cut | disconnected by the F8-F8 cutting line shown in FIG. 9) of the reverse blocking 3 terminal thyristor based on the prior art of this invention. 図８に示す逆阻止３端子サイリスタの平面図である。FIG. 9 is a plan view of the reverse blocking three-terminal thyristor shown in FIG. 8.

Explanation of symbols

１…逆阻止３端子サイリスタ
１０…双方向サイリスタ
２…半導体基板
２１…第１の半導体領域
２２…第２の半導体領域
２３…第３の半導体領域
２４…第４の半導体領域
２６…第６の半導体領域
２７…第７の半導体領域
３…第１の主電極
４…ゲート電極
５…第２の主電極
６１…第１の短絡部
６２…第２の短絡部
６２１、６４１…貫通孔
６２２、６２４、６４２…温度補償層
６２３…第５の半導体領域
６３…第３の短絡部
６４…第４の短絡部 DESCRIPTION OF SYMBOLS 1 ... Reverse blocking 3 terminal thyristor 10 ... Bidirectional thyristor 2 ... Semiconductor substrate 21 ... 1st semiconductor region 22 ... 2nd semiconductor region 23 ... 3rd semiconductor region 24 ... 4th semiconductor region 26 ... 6th semiconductor Region 27 ... seventh semiconductor region 3 ... first main electrode 4 ... gate electrode 5 ... second main electrode 61 ... first short-circuit portion 62 ... second short-circuit portion 621, 641 ... through-holes 622, 624, 642 ... Temperature compensation layer 623 ... Fifth semiconductor region 63 ... Third short-circuit portion 64 ... Fourth short-circuit portion

Claims

A semiconductor substrate;
A first main electrode and a gate electrode disposed on one surface of the semiconductor substrate;
A second main electrode disposed on the other surface opposite to the one surface of the semiconductor substrate;
With
The semiconductor substrate is a first semiconductor region of a first conductivity type, and a second opposite to the first conductivity type disposed adjacent to the one surface side of the first semiconductor region. A second semiconductor region of the second conductivity type, a third semiconductor region of the second conductivity type disposed adjacent to the other surface side of the first semiconductor region, and the second semiconductor A fourth semiconductor region of the first conductivity type disposed on the one surface side of the region and the first conductivity type disposed on the other surface side of the third semiconductor region. A sixth semiconductor region; a seventh semiconductor region of the first conductivity type disposed on the one surface side of the second semiconductor region and spaced apart from the fourth semiconductor region;
With
The first main electrode is electrically connected to the fourth semiconductor region, the second main electrode is electrically connected to the sixth semiconductor region, and the gate electrode is connected to the second semiconductor region. And a bidirectional thyristor electrically connected to the seventh semiconductor region,
A first short-circuit portion that penetrates through the fourth semiconductor region and electrically short-circuits between the first main electrode and the second semiconductor region;
A second short-circuit portion that penetrates through the fourth semiconductor region, electrically short-circuits between the first main electrode and the second semiconductor region, and has a negative temperature coefficient in resistance value;
A third short-circuit portion that penetrates the sixth semiconductor region and electrically short-circuits between the second main electrode and the third semiconductor region;
A fourth short-circuit portion that penetrates through the sixth semiconductor region, electrically short-circuits between the second main electrode and the third semiconductor region, and has a negative temperature coefficient in resistance value;
A thyristor characterized by comprising: