JP5526136B2 - 窒化物半導体装置 - Google Patents

Description

本開示は、窒化物半導体装置に関し、特に電源回路に用いるパワートランジスタ等として適用可能な窒化物半導体を用いた半導体装置に関する。

窒化ガリウム（ＧａＮ）に代表される窒化物半導体は、高周波用半導体装置又は高出力半導体装置の材料として注目されている。窒化物半導体を用いた半導体装置を形成する基板としてシリコン（Ｓｉ）基板等を用いることが検討されている。Ｓｉ基板は容易に大口径化することが可能であり、窒化物半導体を成長させる基板としてＳｉ基板を用いれば、窒化物半導体を用いた半導体装置のコストを大きく低減できる。

Ｓｉ基板上に窒化物半導体を用いた半導体装置を形成した場合、Ｓｉ基板の電位がデバイス動作に影響を及ぼす。このため、Ｓｉ基板の電位を安定させるために、窒化物半導体層及びＳｉ基板を貫通するように貫通電極を設け、Ｓｉ基板の裏面に形成した電極が貫通電極を介して、ソース電極又はドレイン電極と接続することが行われている。裏面電極とソース電極又はドレイン電極とを電気的に接続すると、ソース電極又はドレイン電極と裏面電極との間に高電圧がかかる。このため、半導体装置の縦方向耐圧を大きくする必要がある。Ｓｉ基板上に形成された半導体装置の縦方向耐圧は、Ｓｉ基板上に成長した窒化物半導体層の耐圧と、Ｓｉ基板の耐圧とによって決まる。窒化物半導体層の耐圧を大きくするためには、窒化物半導体層の膜厚を厚くする必要がある。しかし、Ｓｉと窒化物半導体とは格子定数及び熱膨張係数が大きく異なるため、Ｓｉ基板上に形成できる窒化物半導体の膜厚には限界がある。

このため、Ｓｉ基板の耐圧を大きくすることにより、半導体装置の縦方向耐圧を向上させることが検討されている（例えば、特許文献１を参照。）。

特開２００５−２１７０４９号公報

しかしながら、本願発明者らはＳｉ基板の耐圧を大きくしても半導体装置の縦方向耐圧がほとんど変化しないことを見出した。また、Ｓｉ基板だけでなく炭化珪素（ＳｉＣ）基板及び砒化ガリウム（ＧａＡｓ）基板等の他の半導体の基板においても同様の問題が生じることを見出した。

本開示は、本願発明者らが見出した知見に基づき、半導体基板を用いた場合において、縦方向耐圧を向上した窒化物半導体装置を実現できるようにすることを目的とする。

前記の目的を達成するため、本開示は窒化物半導体装置を、界面電流阻止領域を有する半導体基板を備えている構成とする。

具体的に、例示の窒化物半導体装置は、半導体基板と、半導体基板の上に形成された窒化物半導体層とを備え、半導体基板は、通常領域及び該通常領域を囲む界面電流阻止領域を有し、窒化物半導体層は、素子領域及び該素子領域を囲む素子分離領域を有し、素子領域は、通常領域の上に形成され、界面電流阻止領域は、不純物を含み且つ窒化物半導体層と半導体基板との界面に生じるキャリアに対してポテンシャル障壁を形成する。

例示の窒化物半導体装置は、不純物を含み、窒化物半導体層と半導体基板との界面に生じるキャリアに対してポテンシャル障壁となる界面電流阻止領域を有している。このため、窒化物半導体層と半導体基板との界面に電流パスが形成されることを抑えることができる。従って、電流は半導体基板の側面ではなく半導体基板の内部を流れるようになり、窒化物半導体装置の縦方向耐圧に半導体基板の縦方向耐圧が寄与する。その結果、窒化物半導体装置の縦方向耐圧を大幅に向上させることが可能となる。

例示の窒化物半導体装置において、界面電流阻止領域は、通常領域と同一の導電型の不純物を含み、界面電流阻止領域の不純物濃度は、通常領域よりも高い構成であっても、通常領域と異なる導電型の不純物を含む構成であってもよい。

さらに、界面電流阻止領域は、通常領域と同一の導電型の不純物を含む第１の領域と、通常領域と異なる導電型の不純物を含む第２の領域とを有し、第１の領域の不純物濃度は、通常領域よりも高い構成であってもよい。この場合において、第１の領域と第２の領域とは互いに間隔をおいて形成されていてもよい。

例示の窒化物半導体装置において、界面電流阻止領域は、半導体基板における素子領域の直下を除く部分に形成されていてもよい。

例示の窒化物半導体装置において、界面電流阻止領域は、半導体基板の側面に露出していてもよい。

例示の窒化物半導体装置において、半導体基板は、界面電流阻止領域よりも内側に、界面電流阻止領域と間隔をおいて形成され、通常領域と異なる導電型の不純物を含む空乏層形成領域を有していてもよい。また、半導体基板は、界面電流阻止領域よりも内側に、界面電流阻止領域と間隔をおいて形成され、通常領域と異なる導電型の不純物を含む複数の空乏層形成領域を有し、複数の空乏層形成領域は互いに間隔をおいて形成されていてもよい。

例示の窒化物半導体装置において、窒化物半導体層は、半導体基板における界面電流阻止領域よりも内側の領域の上に形成されていてもよい。このような構成とすることにより、窒化物半導体層内に生じる電流パスの影響も回避することが可能となる。

例示の窒化物半導体装置において、窒化物半導体層は、第１の層と、該第１の層の上に形成され第１の層よりもバンドギャップが大きい第２の層とを有している構成としてもよい。この場合において、ソース電極、ドレイン電極及びゲート電極をさらに備えていてもよい。さらに、窒化物半導体層は、第２の層の上に選択的に形成された、ｐ型の不純物を含む第３の層を有し、ゲート電極は第３の層の上に形成されている構成としてもよい。

また、例示の窒化物半導体装置は、窒化物半導体層の上に形成されたカソード電極及びアノード電極をさらに備えている構成としてもよい。

例示の窒化物半導体装置は、窒化物半導体層の上に形成されたソース電極、ドレイン電極及びゲート電極と、ゲート電極と窒化物半導体層との間に形成されたゲート絶縁膜とをさらに備え、窒化物半導体層は、半導体基板側から順次形成されたｎ型の第１の層、ｐ型の第２の層及びｎ型の第３の層を有し、且つ、第３の層及び第２の層を貫通して第１の層に達する凹部を有し、ドレイン電極は、第１の層と接して形成され、ソース電極は、第３の層と接して形成され、ゲート電極は、ゲート絶縁膜を介在させて凹部を埋めるように形成されていてもよい。

例示の窒化物半導体装置において、電流阻止領域の不純物濃度は、１×１０¹⁶ｃｍ^-3以上とすればよい。

例示の窒化物半導体装置は、半導体基板の窒化物半導体層と反対側の面に形成された裏面電極と、窒化物半導体層及び半導体基板を貫通し、裏面電極と接続された貫通電極とをさらに備えていてもよい。

例示の窒化物半導体装置において、貫通電極は、半導体基板の上面において、界面電流阻止領域に囲まれていてもよい。

例示の窒化物半導体装置において、貫通電極は界面電流阻止領域を貫通するように形成されていてもよい。

例示の窒化物半導体装置は、窒化物半導体層の上に形成されたソース電極、ドレイン電極及びゲート電極をさらに備え、貫通電極は、ソース電極、ドレイン電極及びゲート電極のいずれか１つと接続されていてもよい。

本開示に係る半導体装置によれば、半導体基板を用いた場合において、窒化物半導体装置の縦方向耐圧を向上させることができる。

（ａ）及び（ｂ）は第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における断面図である。 シリコン基板のキャリア濃度と耐圧との関係を示すグラフである。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIVｂ−IVｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIｂ−VIｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIｂ−VIIｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIXｂ−IXｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＸｂ−Ｘｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIｂ−XIｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIIｂ−XIIｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIIIｂ−XIIIｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIVｂ−XIVｂ線における断面図である。 （ａ）及び（ｂ）は第１の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVｂ−XVｂ線における断面図である。 （ａ）及び（ｂ）は第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVIｂ−XVIｂ線における断面図である。 （ａ）及び（ｂ）は第２の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVIIｂ−XVIIｂ線における断面図である。 （ａ）及び（ｂ）は第２の実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVIIIｂ−XVIIIｂ線における断面図である。 第１及び第２の実施形態の変形例に係る半導体装置を示す平面図である。 第１及び第２の実施形態の変形例に係る半導体装置を示す平面図である。

本明細書においてＡｌＧａＮとは、３元混晶Ａｌ_xＧａ_1-xＮ（但し０≦ｘ≦１）のことを表す。多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮ等と略記する。例えば、窒化物半導体Ａｌ_xＧａ_1-x-yＩｎ_yＮ（但し０≦ｘ≦１、０≦ｙ≦１
、ｘ＋ｙ≦１）はＡｌＧａＩｎＮと略記する。また、アンドープは、不純物が意図的に導入されていないことを意味する。

まず、本願発明者らが見出した、半導体基板の耐圧と半導体装置の縦方向耐圧との関係について説明する。

まず、評価用半導体装置としてキャリア濃度が異なる種々のｐ型Ｓｉ基板及びｎ型Ｓｉ基板の上に一定の膜厚の窒化物半導体層を形成し、形成した評価用半導体装置の縦方向耐圧を測定した。評価用半導体装置の縦方向耐圧は、Ｓｉ基板の縦方向耐圧と窒化物半導体層の縦方向耐圧の合計値となることが予測される。Ｓｉは、そのキャリア濃度により破壊耐圧が大きく変化することが知られている。一般に、Ｓｉはキャリア濃度が低いほど空乏層の幅が大きくなるため、破壊耐圧が大きくなる傾向がある。従って、キャリア濃度が低いＳｉ基板上に形成した評価用半導体装置の縦方向耐圧が高くなることが期待される。しかし、測定により得られた評価用半導体装置の縦方向耐圧の値は、Ｓｉ基板のキャリア濃度に依存せずほぼ一定となった。これは、評価用半導体装置の縦方向耐圧にＳｉ基板の縦方向耐圧がほとんど寄与していないことを示している。

さらに、本願発明者らは評価用半導体装置について電気容量の測定を行った。これにより、ｐ型Ｓｉ基板上に形成した窒化物半導体層において、ｐ型Ｓｉ基板を基準として窒化物半導体層に正の電圧を印加すると、ｐ型Ｓｉ基板と窒化物半導体層との界面付近のｐ型Ｓｉがｎ型に反転し、高濃度の電子反転層が形成されることを見出した。また、ｐ型Ｓｉ基板を基準として窒化物半導体層に負の電圧を印加すると、ｐ型Ｓｉ基板と窒化物半導体層との界面に正孔蓄積層が形成されることを見出した。

同様に、ｎ型Ｓｉ基板上に形成した窒化物半導体においては、ｎ型Ｓｉ基板を基準として窒化物半導体層に負の電圧を印加すると、ｎ型Ｓｉ基板と窒化物半導体の界面付近のｎ型半導体層がｐ型に反転し、高濃度の正孔反転層が形成されることを見出した。また、ｎ型Ｓｉ基板を基準として窒化物半導体層に正の電圧を印加すると、ｎ型Ｓｉ基板と窒化物半導体層の界面に電子蓄積層が形成されることを見出した。

窒化物半導体層とＳｉ基板との界面に電子反転層、電子蓄積層、正孔反転層及び正孔蓄積層といったキャリア層が形成されると、窒化物半導体層とＳｉ基板との界面においてＳｉ基板の側面に達する電流パスが形成される。このため、窒化物半導体層に縦方向の電圧を印加すると、電流はＳｉ基板内ではなく、窒化物半導体層とＳｉ基板との界面に形成された電流パス及びＳｉ基板の側面を伝って流れる。従って、Ｓｉ基板の縦方向耐圧は半導体装置の縦方向耐圧にほとんど寄与しない。

このような、窒化物半導体とＳｉ基板の界面におけるキャリア層の形成は、窒化物半導体層をＳｉ基板上に結晶成長する技術が向上したことにより検出が可能となったと考えられる。結晶成長技術の向上により、高い結晶性を有する窒化物半導体をＳｉ基板上に成長することが可能になった。これにより、Ｓｉ基板と窒化物半導体層との界面における組成の切り替わりが狭い範囲で急激に生じるようになり、いわゆる界面急峻性が向上することにより、キャリア層が生じるためであると考えられる。

以下に、窒化物半導体層とＳｉ基板との界面に生じる電流パスの影響を抑え、縦方向耐圧を向上した半導体装置について実施形態を用いて詳細に説明する。

（第１の実施形態）
図１（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。図１に示すように本実施形態の半導体装置は、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）であり、半導体基板１０１と、半導体基板１０１の上に形成された窒化物半導体層１０２とを有している。本実施形態において半導体基板１０１は、主面の面方位が（１１１）面であるｐ型Ｓｉ基板である。窒化物半導体層１０２は、半導体基板１０１の主面上に順次形成されたバッファ層１２１と、チャネル層１２２と、キャップ層１２３とを有している。バッファ層１２１は、例えば窒化物半導体であるＡｌＮからなる。チャネル層１２２は、例えば厚さが１μｍのアンドープＧａＮからなる。キャップ層１２３は、例えば厚さが２５ｎｍのアンドープＡｌＧａＮからなる。キャップ層１２３のＡｌ組成比は２５％程度とすればよい。

窒化物半導体層１０２は、素子領域１０２Ａと素子領域１０２Ａを囲むように形成された素子分離領域１０２Ｂとを有している。素子分離領域１０２Ｂは、キャップ層１２３とチャネル層１２２との界面よりも下側に達するように形成され、素子領域１０２Ａよりも高抵抗な領域である。素子分離領域１０２Ｂは、例えばアルゴン等の非導電性の不純物をイオン注入することにより形成すればよい。

素子領域１０２Ａの上には、ソース電極１３１、ドレイン電極１３２及びゲート電極１３３が形成されている。ソース電極１３１及びドレイン電極１３２はキャップ層１２３とチャネル層１２２との界面に形成される２次元電子ガス層とオーミック接合している。ソース電極１３１及びドレイン電極１３２は、例えばチタンとアルミニウムとの積層膜等とすればよい。ゲート電極１３３はキャップ層１２３とショットキー接合している。ゲート電極１３３は、例えばニッケルと金との積層膜とすればよい。ゲート電極１３３は、素子領域１０２Ａを横断し、素子分離領域１０２Ｂに跨るように形成されている。なお、ソース電極１３１及びドレイン電極１３２についても同様の構成としてもよい。

窒化物半導体層１０２の表面を覆うように、厚さが２００ｎｍの窒化シリコン（ＳｉＮ）からなるパッシベーション膜１４１が形成されている。半導体基板１０１における窒化物半導体層１０２と反対側の面（裏面）には、アルミニウム等からなる裏面電極１３５が形成されている。裏面電極１３５は配線（図示せず）等によりソース電極１３１と接続されている。なお、図２に示すように、窒化物半導体層１０２及び半導体基板１０１を貫通する貫通電極１１３を形成し、貫通電極１１３によりソース電極１３１と裏面電極１３５とを接続してもよい。

半導体基板１０１は、通常領域１０１Ａと界面電流阻止領域１０１Ｂとを有している。界面電流阻止領域１０１Ｂは、通常領域１０１Ａよりも高濃度のｐ型不純物を含む領域である。図１において、界面電流阻止領域１０１Ｂは、バッファ層１２１と接している。また、素子領域１０２Ａを囲むように形成されており、半導体基板１０１の側面に露出している。なお、貫通電極１１３を形成する場合には、貫通電極１１３とチャネルとを絶縁するために、図２に示すように貫通電極１１３は、窒化物半導体層１０２において素子分離領域１０２Ｂを貫通するように形成すればよい。但し、必ずしも貫通電極１１３とチャネルとが絶縁されている必要はない。また、貫通電極１１３は、半導体基板１０１において界面電流阻止領域１０１Ｂを貫通するように形成すればよい。

次に、本実施形態の半導体装置の動作について説明する。ソース電極１３１と裏面電極１３５とが接続されている場合において、ソース電極１３１の電位を基準として、ドレイン電極１３２に正の電圧が印加されている場合を考える。この場合、ゲート電極１３３に負の電圧が印加されていると、ＨＦＥＴはオフ状態となるため、ドレイン電極１３２から半導体基板１０１に向かって電界が形成される。これにより、ｐ型の半導体基板１０１とバッファ層１２１との界面に電子反転層が形成される。しかし、高濃度のｐ型不純物を含む界面電流阻止領域１０１Ｂは、電子に対してポテンシャル障壁となる。従って、バッファ層１２１と半導体基板１０１との界面に電流パスが生じることが抑えられ、半導体基板１０１の側面に電流が到達できなくなる。その結果、リーク電流は半導体基板１０１を縦方向に貫通するように流れるようになり、半導体装置の縦方向耐圧に半導体基板１０１の縦方向耐圧が寄与することになり、半導体装置の縦方向耐圧を大幅に向上させることが可能となる。

本実施形態の半導体装置においては、半導体装置の縦方向耐圧は、窒化物半導体層１０２の縦方向耐圧と半導体基板１０１の縦方向耐圧とによって決まる。窒化物半導体層１０２の膜厚が一定の場合には、半導体装置の縦方向耐圧は半導体基板１０１の縦方向耐圧が大きいほど大きくなる。半導体基板１０１の縦方向耐圧は、半導体基板１０１の厚さと、半導体基板１０１に含まれる不純物の濃度とによって決まる。図３は、Ｓｉ基板の厚さ及び不純物濃度と耐圧との関係を示している。図３に示すように、半導体基板１０１に含まれる不純物濃度が低いほど、半導体基板１０１の縦方向耐圧は高くなる。従って、半導体基板１０１の不純物濃度は低い方が好ましい。半導体基板１０１がＳｉ基板である場合には、不純物濃度は１×１０¹²ｃｍ^-3程度〜１×１０¹⁶ｃｍ^-3程度とすることが好ましい。

本実施形態の半導体装置においては、界面電流阻止領域１０１Ｂは、電子に対してポテンシャル障壁となればよい。従って、半導体基板１０１がｐ型である場合、界面電流阻止領域１０１Ｂは通常領域１０１Ａよりもｐ型不純物の濃度が高い領域であればよい。通常領域１０１Ａに含まれるｐ型不純物の濃度が１×１０¹²ｃｍ^-3程度〜１×１０¹⁶ｃｍ^-3程度の場合には、１×１０¹⁶ｃｍ^-3程度以上とすればよい。さらに、ポテンシャル障壁としての機能を高めるためには、１×１０¹⁸ｃｍ^-3程度以上とすることが好ましく、さらに好ましくは１×１０¹⁹ｃｍ^-3程度以上とすればよい。不純物濃度は高い方が好ましいが、高くしすぎるとイオン注入等が困難となり、基板の結晶性等にも影響が出るため１×１０²¹ｃｍ^-3程度以下とすることが好ましい。

界面電流阻止領域１０１Ｂは、素子領域１０２Ａ中を縦方向に流れ、窒化物半導体層１０２と半導体基板１０１との界面に達した電流が、窒化物半導体層１０２と半導体基板１０１との界面を横方向に流れて、半導体基板１０１の側面に達しないようにできればよい。このため、界面電流阻止領域１０１Ｂは、素子領域１０２Ａを囲むように形成すればよい。また、窒化物半導体層１０２における電流の拡がりを考慮すると、界面電流阻止領域１０１Ｂが半導体基板１０１の側面に達している方が好ましい。また、半導体基板１０１を縦方向に電流が流れる経路を形成するためには、素子領域１０２Ａの直下には界面電流阻止領域１０１Ｂを形成せず、通常領域１０１Ａとすることが好ましい。なお、素子領域１０２Ａの直下とは、素子領域１０２Ａの下側のうち、平面視において素子領域１０２Ａと重なり合う位置をいう。但し、素子領域１０２Ａの直下の一部が界面電流阻止領域１０１Ｂとなっていても問題ない。

なお、貫通電極１１３を形成する場合には、窒化物半導体層１０２と半導体基板１０１との界面に達した電流が、貫通電極１１３に達すると、その電流が貫通電極１１３を介して縦方向に流れるおそれがある。また、貫通電極１１３を縦方向に流れる電流が、窒化物半導体層１０２と半導体基板１０１との界面において横方向に流れるおそれもある。しかし、図２においては貫通電極１１３は半導体基板１０１の上面において界面電流阻止領域１０１Ｂに取り囲まれている。このため、窒化物半導体層１０２と半導体基板１０１との界面を横方向に流れる電流が貫通電極１１３に達することを抑えることができる。また、窒化物半導体層１０２と半導体基板１０１との界面において、貫通電極１１３から横方向に電流が流れることを抑えることも可能となる。

界面電流阻止領域１０１Ｂと通常領域１０１Ａとの境界は、電界の局所的な集中を抑制するため、角がない形状とすることが好ましい。例えば、図１（ａ）に示すように、平面形状は角部が面取りされ曲線となった長方形状、角丸長方形状又は長円形状等とすることが好ましい。また、図１（ｂ）に示すように断面形状についても、界面電流阻止領域１０１Ｂと通常領域１０１Ａとの境界において角部が面取りされて曲線となった長方形状又は楕円扇形状等とすることが好ましい。但し、界面電流阻止領域１０１Ｂと通常領域１０１Ａとの境界は角部がある形状であってもよい。

本実施形態において、ドレイン電極１３２に正の電圧が印加される場合について説明した。しかし、半導体装置の用途によっては、ソース電極１３１とドレイン電極１３２との間のチャネルを閉じた状態において、ソース電極１３１を基準としてドレイン電極１３２に負の電圧が印加される場合もある。この場合には、半導体基板１０１からドレイン電極１３２に向かって電界が形成される。これにより、バッファ層１２１と半導体基板１０１との界面には正孔蓄積領域が形成される。従って、バッファ層１２１と半導体基板１０１との界面に電流パスが生じることを抑えるためには、図４に示すように正孔に対してポテンシャル障壁となる、ｎ型不純物を含む界面電流阻止領域１０１Ｃを形成すればよい。この場合には、図５に示すようにドレイン電極１３２と裏面電極１３５とを接続する貫通電極１１３を形成してもよい。

界面電流阻止領域１０１Ｃにおけるｎ型不純物の濃度は、ポテンシャル障壁が形成できればどのような値であってもよく、１×１０¹⁶ｃｍ^-3程度以上とすればよい。さらに、ポテンシャル障壁としての機能を高めるためには、１×１０¹⁸ｃｍ^-3程度以上とすることが好ましく、さらに好ましくは１×１０¹⁹ｃｍ^-3程度以上とすればよい。不純物濃度は高い方が好ましいが、高くしすぎると基板の結晶性等に影響が出るため１×１０²¹ｃｍ^-3程度以下とすることが好ましい。

また、ドレイン電極１３２に正の電圧が印加される状態と、負の電圧が印加される状態とを切り替える動作が要求される場合がある。この場合には、図６に示すようにｐ型不純物を含む第１の領域１１１とｎ型不純物を含む第２の領域１１２とを有する界面電流阻止領域１０１Ｄを形成すればよい。第１の領域１１１は電子に対してポテンシャル障壁となり、第２の領域１１２は正孔に対してポテンシャル障壁となる。従って、ドレイン電極１３２に正の電圧が印加された状態においても、ドレイン電極１３２に負の電圧が印加された状態においても、バッファ層１２１と半導体基板１０１との界面に電流パスが生じることを抑えることができる。この場合にも、図７に示すように貫通電極１１３を設けることができる。図７において、貫通電極１１３は、半導体基板１０１の上面において外側に形成された第１の領域１１１に囲まれている。このため、窒化物半導体層１０２と半導体基板１０１との界面において貫通電極１１３から、横方向に電流が流れることも抑えることができる。

第１の領域１１１と第２の領域１１２とは互いに間隔をおいて形成されていることが好ましい。第１の領域１１１と第２の領域１１２とを間隔をおいて形成することにより、第１の領域１１１と第２の領域１１２との界面においてトンネル電流が流れることを抑えることができる。

図６及び図７において第１の領域１１１が第２の領域１１２よりも外側に形成された例を示したが、第２の領域１１２が第１の領域１１１よりも外側に形成されていてもよい。この場合には、貫通電極１１３は、外側に形成された第２の領域に囲まれるようにすればよい。

図６及び図７において、第１の領域１１１と第２の領域１１２とが１つずつ形成されている例を示したが、第１の領域１１１と第２の領域１１２とは交互に複数形成されていてもよい。この場合には、貫通電極１１３は最も外側に形成された第１の領域又は第２の領域に囲まれるようにすればよい。

本実施形態においては、半導体基板１０１がｐ型である場合について説明した。しかし、半導体基板１０１はｎ型であってもよい。半導体基板１０１がｎ型の場合には、ソース電極１３１を基準としてドレイン電極１３２に正の電圧を印加すると、バッファ層１２１と半導体基板１０１との界面に電子蓄積層が形成される。従って、ｐ型の界面電流阻止領域を形成することにより、バッファ層１２１と半導体基板１０１との界面に電流パスが形成されにくくすることができる。一方、ソース電極１３１を基準としてドレイン電極１３２に負の電圧を印加すると、バッファ層１２１と半導体基板１０１との界面に正孔反転層が形成される。従って、ｎ型の界面電流阻止領域を形成することにより、バッファ層１２１と半導体基板１０１との界面に電流パスが形成されにくくすることができる。ドレイン電極１３２に正の電圧及び負の電圧のいずれもが印加される場合には、界面電流阻止領域をｐ型とｎ型との両方とすればよい。

本実施形態において、ゲート電極１３３は、キャップ層１２３とショットキー接合を形成するようにした。しかし、図８及び図９に示すようにキャップ層１２３の上にｐ型のＧａＮ又はＡｌＧａＮ等からなるｐ型窒化物半導体層１２４を形成し、ゲート電極１３３はｐ型窒化物半導体層１２４とオーミック接合を形成するようにしてもよい。この場合にはノーマリオフ型のトランジスタとすることが可能となる。

また、半導体基板の上に形成する半導体素子はＨＦＥＴ等のトランジスタに限らない。例えば、ダイオードとしてもよい。この場合には、図１０に示すように、素子領域１０２Ａの上にアノード電極１３７とカソード電極１３８とを形成すればよい。この場合にも、図１１及び図１２に示すように、貫通電極１１３を設けてもよい。裏面電極１３５をカソード電極１３８と接続する場合には、ｎ型の界面電流阻止領域１０１Ｃを形成すればよい。また、ｐ型の窒化物半導体層を介してアノード電極を形成すればＰＮ接合ダイオードとすることができる。

半導体基板の上に形成する半導体素子は、図１３に示すように縦型のトランジスタとしてもよい。縦型のトランジスタは、半導体基板１０１の主面上に形成された窒化物半導体層１０６を有している。窒化物半導体層は、順次形成された、バッファ層１６１、アンドープＧａＮ層１６２、第１のｎ型ＧａＮ層１６３、第２のｎ型ＧａＮ層１６４、ｐ型ＧａＮ層１６５及び第３のｎ型ＧａＮ層１６６を含む。第１のｎ型ＧａＮ層１６３及び第３のｎ型ＧａＮ層１６６は、第２のｎ型ＧａＮ層１６４よりもｎ型不純物の濃度が高い。

第３のｎ型ＧａＮ層１６６、ｐ型ＧａＮ層１６５、第２のｎ型ＧａＮ層１６４及び第１のｎ型ＧａＮ層１６３の一部が除去され、凸状のメサ部が形成されている。メサ部と間隔をおいて素子領域１０６Ａを分離する素子分離領域１０６Ｂが形成されている。

メサ部には第３のｎ型ＧａＮ層１６６、ｐ型ＧａＮ層１６５、第２のｎ型ＧａＮ層１６４及び第１のｎ型ＧａＮ層１６３の一部が除去された凹部が形成されている。窒化物半導体層１０６を覆うように、ゲート絶縁膜及びパッシベーション膜として機能するＳｉＮ膜１７１が形成されている。凹部には、ＳｉＮ膜１７１を介してゲート電極１３３が形成されている。ゲート電極１３３の両側方のメサ部の上には第３のｎ型ＧａＮ層１６６とオーミック接触したソース電極１３１が形成されている。メサ部の両側方の素子領域１０６Ａの上には第１のｎ型ＧａＮ層１６３とオーミック接触したドレイン電極１３２が形成されている。

ゲート電極１３３にソース電極１３１に対して正の電圧が印加されると、ｐ型ＧａＮ層１６５とＳｉＮ膜１７１との界面に電子反転層が形成され、第２のｎ型ＧａＮ層１６４とＳｉＮ膜１７１との界面に高濃度の電子蓄積層が形成される。これにより、ソース電極１３１とドレイン電極１３２とが電子チャネルにより接続され、トランジスタがオン状態となり、ドレイン電流が流れる。ＳｉＮ膜１７１の代わりに酸化アルミニウム（Ａｌ₂Ｏ₃）膜又は酸化ハフニウム（ＨｆＯ₂）膜等を用いてもよい。

本実施形態の半導体装置は、窒化物半導体層と半導体基板との界面における電流パスの発生を抑えることができる。しかし、複数の層が積層された窒化物半導体層の場合、窒化物半導体層の内部にも電流パスが形成されるおそれがある。図１４に示す例は、窒化物半導体層１０２を選択的に除去し、半導体基板１０１の外縁部が露出した構成を有している。このような構成とすれば、バッファ層１２１と半導体基板１０１との界面だけでなく、チャネル層１２２とバッファ層１２１との界面に生じた電流パスを介して、リーク電流が半導体基板１０１の側面に流れることを回避できる。このため、さらに効果的に半導体装置の縦方向耐圧を向上させることができる。なお、図１３に示した縦型のトランジスタの場合にも同様の構成とすることができる。

図１４において、窒化物半導体層１０２は物理的に分離されているため、素子分離領域１０２Ｂは形成しなくてもよい。しかし、素子分離領域１０２Ｂを形成すれば、窒化物半導体層１０２の側面を流れるリーク電流を低減できるという効果が得られる。また、貫通電極を設ける場合には図１５に示すように、ソース電極１３１と貫通電極１１３とは、窒化物半導体層１０２の表面に形成した配線１１４により接続すればよい。

なお、図８〜図１５に示した例において、界面電流阻止領域はｎ型又はｐ型の不純物を含む領域としたが、ｎ型の不純物を含む領域とｐ型の不純物を含む領域の両方を有する構成としてもよい。

（第２の実施形態）
以下に、第２の実施形態について図面を参照して説明する。図１６（ａ）及び（ｂ）は第２の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は断面構成を示している。図１６において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

本実施形態の半導体装置は、半導体基板１０１が空乏層形成領域１５１を有している。空乏層形成領域１５１は、半導体基板１０１と異なる導電型の不純物を含む領域である。例えば、半導体基板１０１がｐ型である場合には空乏層形成領域１５１はｎ型の不純物を含む領域である。従って、空乏層形成領域１５１と通常領域１０１ＡとによりＰＮ接合ダイオードが形成される。

ソース電極１３１と裏面電極１３５とが電気的に接続されている状態において、ソース電極１３１の電位を基準としてドレイン電極１３２に正の電圧を印加する場合には、ドレイン電極１３２に印加された電圧はＰＮ接合ダイオードに対して逆方向電圧となる。逆方向電圧により空乏層形成領域１５１と通常領域１０１Ａとの界面に厚い空乏層が形成される。このため、半導体基板１０１の縦方向耐圧が高くなり、半導体装置の縦方向耐圧をさらに向上させることができる。

空乏層形成領域１５１の不純物濃度は、ＰＮ接合ダイオードが形成できる濃度であれば特に限定されないが、１×１０¹⁶ｃｍ^-3程度以上とすることが好ましい。但し、不純物濃度が高すぎると、半導体基板１０１の結晶性等に影響があるため１×１０²¹ｃｍ^-3程度以下とすることが好ましい。

図１６において、空乏層形成領域１５１を素子領域１０２Ａよりも大きく形成し、素子領域１０２Ａ直下が空乏層形成領域１５１となるようにした。しかし、素子領域１０２Ａの直下が全て空乏層形成領域１５２となっている必要はない。また、図１７に示すように帯状の空乏層形成領域１５２を等間隔に複数形成したり、図１８に示すように島状の空乏層形成領域１５３をマトリックス状に形成したりしてもよい。これにより、垂直方向だけでなく水平方向にも空乏層を拡げることが可能となる。その結果、半導体装置の縦方向耐圧をさらに向上させることが可能となる。帯状の空乏層形成領域１５２又は島状の空乏層形成領域１５３を形成する場合には、各空乏層形成領域から拡がる空乏層が互いに重なり合うように間隔を調整すればよい。

本実施形態においては、ｐ型の不純物を含む界面電流阻止領域１０１Ｂを形成する例を示した。しかし、ｐ型の不純物を含む第１の領域とｎ型の不純物を含む第２の領域とを有する界面電流阻止領域を形成してもよい。

空乏層形成領域と界面電流阻止領域との間にトンネル電流が流れることを防ぐために、空乏層形成領域と界面電流阻止領域とは、間隔をおいて形成することが好ましい。

ソース電極１３１の電位を基準としてドレイン電極１３２に負の電圧を印加する場合には、半導体基板１０１をｎ型とし、空乏層形成領域１５１をｐ型とすればよい。この場合には、界面電流阻止領域はｎ型又はｎ型とｐ型との組み合わせとすればよい。

本実施形態において、ゲート電極とキャップ層との間にｐ型の窒化物半導体層を形成してもよい。また、半導体基板の上に形成する半導体素子をＨＦＥＴに代えてダイオードとしたり、縦型のトランジスタとしてもよい。さらに、バッファ層とチャネル層との間に生じる電流パスの影響を回避するために、窒化物半導体層の一部を除去してもよい。また、窒化物半導体によりチャネル層及びキャップ層を形成したトランジスタ及びダイオードの例を示したが、他のトランジスタやダイオードでもよい。例えば、窒化物半導体のバイポーラトランジスタ、ＰＮ接合ダイオード、ＰＩＮ接合ダイオード等としてもよい。さらに、第２の実施形態においても貫通電極を設けることができる。例えば、貫通電極によりソース電極と裏面電極とを接続すればよい。

第１の実施形態及び第２の実施形態において、半導体基板の上に１つの半導体素子が形成されている例を示した。しかし、半導体基板の上に複数の半導体素子が形成されている場合にも同様の効果が得られる。この場合、図１９に示すように、複数の素子領域１０２Ａを囲むように半導体基板の外縁部に界面電流阻止領域１０１Ｂを形成すればよい。また、図２０に示すようにそれぞれの素子領域１０２Ａを囲むように界面電流阻止領域１０１Ｂを形成してもよい。ｎ型の不純物を含む界面電流阻止領域を形成したり、ｐ型の不純物を含む第１の領域とｎ型の不純物を含む第２の領域を有する界面電流阻止領域を形成する場合も同様の構成とすることができる。また、第１の領域と第２の領域とを形成する場合には、一方は各素子領域１０２Ａを個別に囲み、もう一方は複数の素子領域１０２Ａをまとめて囲む構成としてもよい。また、界面電流阻止領域の上方で且つ各素子領域１０２Ａの外側において窒化物半導体層１０２を選択的に除去し、半導体基板１０１の外縁部が露出した構成としてもよい。なお、素子領域１０２Ａの数は特に限定されない。図１９及び図２０においては、素子領域１０２Ａが全てトランジスタの例を示したが、ダイオード等の他の素子が形成されていてもよい。

このように、界面電流阻止領域が形成された半導体基板上に、複数の半導体素子を形成してインバータ又はコンバータ等の集積装置を形成すれば、集積装置の耐圧を大幅に向上させることが可能となる。

第１の実施形態及び第２の実施形態において、窒化物半導体によりチャネル層及びキャップ層を形成したトランジスタ及びダイオードの例を示したが、他のトランジスタやダイオードでもよい。例えば、窒化物半導体を用いたバイポーラトランジスタ、ＰＮ接合ダイオード及びＰＩＮ接合ダイオード等としてもよい。また、貫通電極を設ける場合に、貫通電極が半導体基板の上面において界面電流阻止領域に囲まれるようにすれば、貫通電極から半導体層と半導体基板との界面を水平方向に流れるリーク電流を低減することができる。また、半導体層と半導体基板との界面を水平方向に流れるリーク電流が貫通電極を介して縦方向に流れることを低減することもできる。このため、第１の実施形態及び第２の実施形態において示した構成は、半導体層及び半導体基板を貫通する貫通電極を有する全ての半導体装置に適用することが可能である。なお、貫通電極とソース電極とが接続された構成だけでなく、貫通電極とドレイン電極又はゲート電極とが接続されている構成としてもよい。また、ダイオードの場合には、貫通電極とアノード電極とが接続されている構成であっても、貫通電極とカソード電極とが接続されている構成であってもよい。

第１の実施形態及び第２の実施形態において、半導体基板がＳｉ基板である例を示した。しかし、Ｓｉ基板に代えて炭化珪素（ＳｉＣ）基板、砒化ガリウム（ＧａＡｓ）基板、窒化ガリウム（ＧａＮ）基板又は酸化亜鉛（ＺｎＯ）基板等を用いてもよい。

第１の実施形態及び第２の実施形態において、半導体基板がＳｉ基板である場合には、ｐ型の不純物はホウ素（Ｂ）等とすればよく、ｎ型の不純物はリン（Ｐ）等とすればよい。

第１の実施形態及び第２の実施形態において、素子分離領域がバッファ層に達していない例を示した。しかし、素子分離領域はバッファ層に達していてもよい。さらに、半導体基板に達していてもよい。素子分離領域は、アルゴン（Ａｒ）等の導電型に寄与しない不純物を注入することにより形成すればよい。

本発明に係る半導体装置は、半導体基板の上に形成された窒化物半導体を用いた半導体装置において縦方向耐圧を向上させることができ、特に電源回路に用いるパワートランジスタ等として適用可能な窒化物半導体装置として有用である。

１０１ 半導体基板
１０１Ａ 通常領域
１０１Ｂ 界面電流阻止領域
１０１Ｃ 界面電流阻止領域
１０１Ｄ 界面電流阻止領域
１０２ 窒化物半導体層
１０２Ａ 素子領域
１０２Ｂ 素子分離領域
１０６ 窒化物半導体層
１０６Ａ 素子領域
１０６Ｂ 素子分離領域
１１１ 第１の領域
１１２ 第２の領域
１１３ 貫通電極
１１４ 配線
１２１ バッファ層
１２２ チャネル層
１２３ キャップ層
１２４ ｐ型窒化物半導体層
１３１ ソース電極
１３２ ドレイン電極
１３３ ゲート電極
１３５ 裏面電極
１３７ アノード電極
１３８ カソード電極
１４１ パッシベーション膜
１５１ 空乏層形成領域
１５２ 空乏層形成領域
１５３ 空乏層形成領域
１６１ バッファ層
１６２ アンドープＧａＮ層
１６３ 第１のｎ型ＧａＮ層
１６４ 第２のｎ型ＧａＮ層
１６５ ｐ型ＧａＮ層
１６６ 第３のｎ型ＧａＮ層
１７１ ＳｉＮ膜

Claims (20)

1. 窒化物半導体装置は、
   半導体基板と、
   前記半導体基板の上に形成された窒化物半導体層とを備え、
   前記半導体基板は、通常領域及び該通常領域を囲む界面電流阻止領域を有し、
   前記窒化物半導体層は、素子領域及び該素子領域を囲む素子分離領域を有し、
   前記素子領域は、前記通常領域の上に形成され、
   前記界面電流阻止領域は、不純物を含み且つ前記窒化物半導体層と前記半導体基板との界面に生じるキャリアに対してポテンシャル障壁を形成する。
2. 請求項１に記載の窒化物半導体装置において、
   前記界面電流阻止領域は、前記通常領域と同一の導電型の不純物を含み、
   前記界面電流阻止領域の不純物濃度は、前記通常領域よりも高い。
3. 請求項１に記載の窒化物半導体装置において、
   前記界面電流阻止領域は、前記通常領域と異なる導電型の不純物を含む。
4. 請求項１に記載の窒化物半導体装置において、
   前記界面電流阻止領域は、前記通常領域と同一の導電型の不純物を含む第１の領域と、前記通常領域と異なる導電型の不純物を含む第２の領域とを有し、
   前記第１の領域の不純物濃度は、前記通常領域よりも高い。
5. 請求項４に記載の窒化物半導体装置において、
   前記第１の領域と前記第２の領域とは互いに間隔をおいて形成されている。
6. 請求項１に記載の窒化物半導体装置において、
   前記界面電流阻止領域は、前記半導体基板における素子領域の直下を除く部分に形成されている。
7. 請求項１に記載の窒化物半導体装置において、
   前記界面電流阻止領域は、前記半導体基板の側面に露出している。
8. 請求項１に記載の窒化物半導体装置において、
   前記半導体基板は、前記界面電流阻止領域よりも内側に、前記界面電流阻止領域と間隔をおいて形成され、前記通常領域と異なる導電型の不純物を含む空乏層形成領域を有している。
9. 請求項１に記載の窒化物半導体装置において、
   前記半導体基板は、前記界面電流阻止領域よりも内側に、前記界面電流阻止領域と間隔をおいて形成され、前記通常領域と異なる導電型の不純物を含む複数の空乏層形成領域を有し、
   前記複数の空乏層形成領域は互いに間隔をおいて形成されている。
10. 請求項１に記載の窒化物半導体装置において、
    前記窒化物半導体層は、前記半導体基板における前記界面電流阻止領域よりも内側の領域の上に形成されている。
11. 請求項１に記載の窒化物半導体装置において、
    前記窒化物半導体層は、第１の層と、該第１の層の上に形成され前記第１の層よりもバンドギャップが大きい第２の層とを有している。
12. 請求項１１に記載の窒化物半導体装置は、
    ソース電極、ドレイン電極及びゲート電極をさらに備えている。
13. 請求項１２に記載の窒化物半導体装置において、
    前記窒化物半導体層は、前記第２の層の上に選択的に形成された、ｐ型の不純物を含む第３の層を有し、
    前記ゲート電極は前記第３の層の上に形成されている。
14. 請求項１１に記載の窒化物半導体装置は、
    前記窒化物半導体層の上に形成されたカソード電極及びアノード電極をさらに備えている。
15. 請求項１に記載の窒化物半導体装置は、
    前記窒化物半導体層の上に形成されたソース電極、ドレイン電極及びゲート電極と、
    前記ゲート電極と前記窒化物半導体層との間に形成されたゲート絶縁膜とをさらに備え、
    前記窒化物半導体層は、前記半導体基板側から順次形成されたｎ型の第１の層、ｐ型の第２の層及びｎ型の第３の層を有し、且つ、前記第３の層及び第２の層を貫通して前記第１の層に達する凹部を有し、
    前記ドレイン電極は、前記第１の層と接して形成され、
    前記ソース電極は、前記第３の層と接して形成され、
    前記ゲート電極は、前記ゲート絶縁膜を介在させて前記凹部を埋めるように形成されている。
16. 請求項１に記載の窒化物半導体装置において、
    前記電流阻止領域の不純物濃度は、１×１０¹⁶ｃｍ^-3以上である。
17. 請求項１に記載の窒化物半導体装置は、
    前記半導体基板の前記窒化物半導体層と反対側の面に形成された裏面電極と、
    前記窒化物半導体層及び半導体基板を貫通し、前記裏面電極と接続された貫通電極とをさらに備えている。
18. 請求項１７に記載の窒化物半導体装置において、
    前記貫通電極は、前記半導体基板の上面において、前記界面電流阻止領域に囲まれている。
19. 請求項１７に記載の窒化物半導体装置において、
    前記貫通電極は、前記界面電流阻止領域を貫通するように形成されている。
20. 請求項１７に記載の窒化物半導体装置は、
    前記窒化物半導体層の上に形成されたソース電極、ドレイン電極及びゲート電極をさらに備え、
    前記貫通電極は、前記ソース電極、ドレイン電極及びゲート電極のいずれか１つと接続されている。

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