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JP6337969B2 - 半導体装置およびその製造方法 - Google Patents
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Description

この発明は、半導体装置およびその製造方法に関する。
図８は、従来の半導体装置の第１の例を示す断面図である。図８に示すように、半導体装置は、ｎ+型炭化珪素半導体基板１０１のおもて面上にｎ型炭化珪素半導体層１０２を有する。ｎ型炭化珪素半導体層１０２の表面領域に複数のｐ型半導体領域１０３が設けられている。ｐ型半導体領域１０３の表面領域にｎ+型ソース領域１０４及びｐ+型コンタクト領域１０５が設けられている。ｎ+型ソース領域１０４とｎ型炭化珪素半導体層１０２との間のｐ型半導体領域１０３の上にゲート絶縁膜１０６を介してゲート電極１０７が設けられている。ｎ+型ソース領域１０４及びｐ+型コンタクト領域１０５にソース電極１０８が接している。ｎ+型炭化珪素半導体基板１０１の裏面にはドレイン電極１０９が形成されている（例えば、特許文献１参照）。
図９は、従来の半導体装置の第２の例を示す断面図である。図９に示すように、半導体装置は、ｎ+型炭化珪素半導体基板２０１のおもて面上にｎ型炭化珪素半導体層２０２を有する。ｎ型炭化珪素半導体層２０２の表面領域に複数のｐ+型ベース領域２１０が設けられている。ｐ+型ベース領域２１０及びｎ型炭化珪素半導体層２０２の上にｐ+型炭化珪素半導体層２１１が設けられている。ｐ+型炭化珪素半導体層２１１において、隣り合うｐ+型ベース領域２１０とｐ+型ベース領域２１０との間のｎ型炭化珪素半導体層２０２の上には、ｎ型半導体領域２１２が設けられている。ｐ+型炭化珪素半導体層２１１において、各ｐ+型ベース領域２１０の上には、ｐ型半導体領域２０３、ｎ+型ソース領域２０４及びｐ+型コンタクト領域２０５が設けられている。ｎ+型ソース領域２０４とｎ型半導体領域２１２との間のｐ型半導体領域２０３の上にゲート絶縁膜２０６を介してゲート電極２０７が設けられている。ｎ+型ソース領域２０４及びｐ+型コンタクト領域２０５にソース電極２０８が接している。ｎ+型炭化珪素半導体基板２０１の裏面にはドレイン電極２０９が形成されている（例えば、特許文献２参照）。
特開２０１３−１８７３０２号公報 特開２０１３−１０２１０６号公報
しかしながら、上述した従来の半導体装置では、例えばスイッチング時などのようにＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がオフする際に、ドレイン電極に高電圧が印加されると、ｎ型炭化珪素半導体層が高電圧になる。その場合、ｎ型炭化珪素半導体層とゲート電極との間にあるゲート絶縁膜に大きな電界がかかるため、ゲート絶縁膜の絶縁破壊が起こったり、ゲート絶縁膜の信頼性が著しく低下することがある、という問題点がある。
この発明は、上述した従来技術による問題点を解消するため、ゲート絶縁膜の破壊耐量を向上させることができる半導体装置およびその製造方法を提供することを目的とする。この発明は、上述した従来技術による問題点を解消するため、ゲート絶縁膜の信頼性を向上させることができる半導体装置およびその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、次の特徴を有している。第１導電型の炭化珪素でできた半導体基板を備えている。前記半導体基板の第１主面上に、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層が設けられている。前記半導体層の表面領域または前記半導体層の表面上に第２導電型の第１半導体領域が設けられている。前記第１半導体領域の表面領域に第１導電型のソース領域が設けられている。前記第１半導体領域の表面領域に、前記第１半導体領域よりも不純物濃度の高い第２導電型の第２半導体領域が設けられている。前記ソース領域及び前記第２半導体領域に接するソース電極が設けられている。前記第１半導体領域の、前記第１半導体領域に隣接する前記半導体層と前記ソース領域とに挟まれた領域の表面上にゲート絶縁膜が設けられている。前記ゲート絶縁膜の表面上にゲート電極が設けられている。前記半導体基板の第２主面上にドレイン電極が設けられている。前記ソース電極に電気的に接続する第２導電型の第３半導体領域を備えている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高く、かつ前記第１半導体領域と離間して同じ深さに形成されている。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、ゲートパッドの下の領域、活性領域と周辺耐圧構造領域との間の領域、及びゲートランナーの下の領域のうちの少なくとも１つの領域に設けられていることを特徴とする。
また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、次の特徴を有している。第１導電型の炭化珪素でできた半導体基板の第１主面上に、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層が設けられている。前記半導体層の表面領域または前記半導体層の表面上に、第２導電型の第１半導体領域が設けられている。前記第１半導体領域の表面領域に、第１導電型のソース領域が設けられている。前記第１半導体領域の表面領域に、前記第１半導体領域よりも不純物濃度の高い第２導電型の第２半導体領域が設けられている。ソース電極は、前記ソース領域及び前記第２半導体領域に接する。前記第１半導体領域の、前記第１半導体領域に隣接する前記半導体層と前記ソース領域とに挟まれた領域の表面上にゲート絶縁膜が設けられている。前記ゲート絶縁膜の表面上にゲート電極が設けられている。ドレイン電極は、前記半導体基板の第２主面上に設けられている。第２導電型の第３半導体領域は、前記ソース電極に電気的に接続する。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高く形成されている。前記第３半導体領域の表面の一部は、前記半導体層の表面よりも掘り下げられた位置にあることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、次の特徴を有している。第１導電型の炭化珪素でできた半導体基板を備えている。前記半導体基板の第１主面上に、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層が設けられている。前記半導体層の表面領域または前記半導体層の表面上に第２導電型の第１半導体領域が設けられている。前記第１半導体領域の表面領域に第１導電型のソース領域が設けられている。前記第１半導体領域の表面領域に、前記第１半導体領域よりも不純物濃度の高い第２導電型の第２半導体領域が設けられている。前記ソース領域及び前記第２半導体領域に接するソース電極が設けられている。前記第１半導体領域の、前記第１半導体領域に隣接する前記半導体層と前記ソース領域とに挟まれた領域の表面上にゲート絶縁膜が設けられている。前記ゲート絶縁膜の表面上にゲート電極が設けられている。前記半導体基板の第２主面上にドレイン電極が設けられている。前記ソース電極に電気的に接続する第２導電型の第３半導体領域を備えている。このような半導体装置の製造方法において、前記第３半導体領域を、前記第１半導体領域よりも不純物濃度が高く、かつ前記第１半導体領域と離間して同じ深さに形成する。
この発明によれば、ドレイン電極に高電圧が印加された際に、第３半導体領域の下でアバランシェが起こるため、ゲート絶縁膜に大きな電界がかかるのが抑制される。また、ゲート絶縁膜の付近でアバランシェが起こるのを抑制できる。また、半導体層の表面が掘り下げられていることによって、半導体層に深い拡散層を容易に形成することができるため、第３半導体領域が第１半導体領域よりも深く形成される。
本発明によれば、ゲート絶縁膜の破壊耐量を向上させることができる。また、ゲート絶縁膜の信頼性を向上させることができる。
図１は、本発明の実施の形態１にかかる半導体装置のレイアウトの第１の例を示す平面図である。 図２は、本発明の実施の形態１にかかる半導体装置の一例を示す断面図である。 図３は、本発明の実施の形態１にかかる半導体装置のレイアウトの第２の例を示す平面図である。 図４は、本発明の実施の形態１にかかる半導体装置のレイアウトの第３の例を示す平面図である。 図５は、本発明の実施の形態２にかかる半導体装置の一例を示す断面図である。 図６は、本発明の実施の形態３にかかる半導体装置の一例を示す断面図である。 図７は、活性領域に深いＰ型半導体領域を有する半導体装置の一例を示す断面図である。 図８は、従来の半導体装置の第１の例を示す断面図である。 図９は、従来の半導体装置の第２の例を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び−は、それぞれそれが付されていない層や領域よりも高不純物濃度及び低不純物濃度であることを意味する。なお、以下の実施の形態の説明及び添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
・半導体装置の平面レイアウトの第１の例
図１は、本発明の実施の形態１にかかる半導体装置のレイアウトの第１の例を示す平面図である。図１において、符号３０１は炭化珪素半導体装置のチップであり、符号３０２は活性領域であり、符号３０３は周辺耐圧構造領域であり、符号３０４はゲートパッドである。活性領域３０２には、半導体装置のＭＯＳ構造、すなわち素子構造が形成されている。周辺耐圧構造領域３０３は、活性領域３０２を囲むようにチップ３０１の周縁部に設けられている。ゲートパッド３０４は、活性領域３０２内に設けられている。なお、ゲートパッド３０４の配置は、図１に示す例に限らない。
・半導体装置の断面構造の一例
図２は、本発明の実施の形態１にかかる半導体装置の一例を示す断面図である。図２には、図１の切断線Ａ−Ａにおける断面の構造が示されている。図２において、符号３０５は、ゲートパッド３０４の下の領域（以下、ゲートパッド下領域とする）である。ゲートパッド下領域３０５は、活性領域３０２に含まれない。図２においては、ゲートパッド３０４、並びに半導体装置のおもて面側に設けられている層間絶縁膜やソースパッドや保護膜などは、省略されている。
図２に示すように、半導体装置は、炭化珪素でできたｎ+半導体基板１及びｎ半導体層２を備えている。ｎ+半導体基板１は、例えば炭化珪素にＮ型不純物がドーピングされた炭化珪素単結晶基板であってもよい。ｎ+半導体基板１は、例えばドレイン領域となる。本実施の形態の説明において、ｎ+半導体基板１のおもて面は第１主面であり、裏面は第２主面であるとする。
ｎ半導体層２は、ｎ+半導体基板１の第１主面上に設けられている。ｎ半導体層２の不純物濃度は、ｎ+半導体基板１よりも低い。ｎ半導体層２は、例えば炭化珪素にＮ型不純物がドーピングされた半導体層であってもよい。ｎ半導体層２は、例えばＮ型のドリフト層となる。
半導体装置は、ｎ+半導体基板１の第１主面側に、ＭＯＳ構造として、例えばｐ第１半導体領域３、ｎ+ソース領域４、ｐ+第２半導体領域５、ゲート絶縁膜６、ゲート電極７及びソース電極８を備えている。半導体装置は、ゲートパッド下領域３０５に、ｐ第３半導体領域３１１及びソース電極３１２を備えている。半導体装置は、ｎ+半導体基板１の第２主面側に、例えばドレイン電極９となる裏面電極を備えている。
ｐ第１半導体領域３は、ｎ半導体層２の表面領域の一部に設けられている。ｐ第１半導体領域３は、例えばｎ半導体層２の表面領域の別の一部を挟むように設けられていてもよい。つまり、隣り合うｐ第１半導体領域３とｐ第１半導体領域３との間にｎ半導体層２の領域があってもよい。ｐ第１半導体領域３は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。
ｐ第３半導体領域３１１は、ゲートパッド下領域３０５において、ｎ半導体層２の表面領域の一部に設けられている。ｐ第３半導体領域３１１は、活性領域３０２におけるｐ第１半導体領域３との間に、例えばｎ半導体層２の表面領域の一部を挟むように設けられていてもよい。つまり、ｐ第３半導体領域３１１とｐ第１半導体領域３との間にｎ半導体層２の領域があってもよい。ｐ第３半導体領域３１１の深さは、例えばｐ第１半導体領域３よりも深い。ｐ第３半導体領域３１１は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。ｐ第３半導体領域３１１の不純物濃度は、例えばｐ第１半導体領域３と同程度であってもよい。
ｎ+ソース領域４は、ｐ第１半導体領域３の表面領域に設けられている。ｎ+ソース領域４は、活性領域３０２とゲートパッド下領域３０５との境界領域では、ｐ第１半導体領域３とｐ第３半導体領域３１１との間のｎ半導体層２の領域から離れて設けられている。ｎ+ソース領域４の不純物濃度は、ｎ半導体層２よりも高い。
ｐ+第２半導体領域５は、ｐ第１半導体領域３の表面領域において、ｐ第１半導体領域３とｐ第３半導体領域３１１との間のｎ半導体層２の領域から、ｎ+ソース領域４よりも遠ざかって設けられている。ｐ+第２半導体領域５は、ｐ第１半導体領域３及びｎ+ソース領域４に接する。ｐ+第２半導体領域５の不純物濃度は、ｐ第１半導体領域３よりも高い。
ゲート絶縁膜６は、ｐ第１半導体領域３の、ｐ第１半導体領域３とｐ第３半導体領域３１１との間のｎ半導体層２の領域とｎ+ソース領域４とに挟まれた領域の表面上に設けられている。ゲート絶縁膜６は、例えばｐ第１半導体領域３の表面上から、ｐ第１半導体領域３とｐ第３半導体領域３１１との間のｎ半導体層２の領域の表面上を経て、ｐ第３半導体領域３１１の縁部分の表面上まで伸びていてもよい。ｐ第３半導体領域３１１の縁部分は、ゲートパッド３０４の周辺部分、すなわち活性領域３０２の終端部に位置する。
ゲート電極７は、ゲート絶縁膜６の表面上に設けられている。ゲート電極７は、例えばｐ第１半導体領域３の上から、ｐ第１半導体領域３とｐ第３半導体領域３１１との間のｎ半導体層２の領域の上を経て、ｐ第３半導体領域３１１の縁部分の上まで伸びていてもよい。
活性領域３０２におけるソース電極８は、ｎ+ソース領域４及びｐ+第２半導体領域５の表面に、ｎ+ソース領域４及びｐ+第２半導体領域５に接して設けられている。活性領域３０２におけるソース電極８は、ｎ+ソース領域４及びｐ+第２半導体領域５に電気的に接続されている。活性領域３０２におけるソース電極８は、図示しない層間絶縁膜によって、ゲート電極７から絶縁されている。
ゲートパッド下領域３０５におけるソース電極３１２は、ｐ第３半導体領域３１１の縁部分の表面上に設けられている。ゲートパッド下領域３０５におけるソース電極３１１は、活性領域３０２におけるソース電極８に電気的に接続されている。ゲートパッド下領域３０５におけるソース電極３１１と活性領域３０２におけるソース電極８とが、一続きになっていてもよい。ゲートパッド下領域３０５におけるソース電極３１１は、図示しない層間絶縁膜によって、ゲート電極７から絶縁されている。
ドレイン電極９は、ｎ+半導体基板１の第２主面上に設けられている。ドレイン電極９は、ｎ+半導体基板１にオーミック接合している。
図２に示す断面構造を有する半導体装置において、活性領域３０２の断面構造は、例えば図８に示す半導体装置の断面構造のようであってもよい。
・半導体装置の製造方法の一例
まず、Ｎ型の炭化珪素でできたｎ+半導体基板１を用意する。このｎ+半導体基板１の第１主面上に、Ｎ型不純物をドーピングしながら炭化珪素でできたｎ半導体層２をエピタキシャル成長させる。
次いで、フォトリソグラフィ技術及びイオン注入法によって、ｎ半導体層２の表面領域の、ｐ第１半導体領域３となる領域に、Ｐ型不純物をイオン注入する。次いで、フォトリソグラフィ技術及びイオン注入法によって、ｎ半導体層２の表面領域の、ｐ第３半導体領域３１１となる領域に、Ｐ型不純物をイオン注入する。ｐ第３半導体領域３１１がｐ第１半導体領域３よりも深くなるように、例えば、ｐ第３半導体領域３１１となる領域へのイオン注入時のドーズ量は、ｐ第１半導体領域３となる領域へのイオン注入時のドーズ量よりも多くてもよい。ｐ第３半導体領域３１１がｐ第１半導体領域３よりも深くなるように、例えば、ｐ第３半導体領域３１１となる領域へのイオン注入時の加速電圧は、ｐ第１半導体領域３となる領域へのイオン注入時の加速電圧よりも高くてもよい。
次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐ第１半導体領域３となるイオン注入領域の、ｎ+ソース領域４となる領域に、Ｎ型不純物をイオン注入する。次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐ第１半導体領域３となるイオン注入領域の、ｐ+第２半導体領域５となる領域に、Ｐ型不純物をイオン注入する。
なお、ｐ第１半導体領域３を設けるためのイオン注入、ｐ第３半導体領域３１１を設けるためのイオン注入、ｎ+ソース領域４を設けるためのイオン注入、及びｐ+第２半導体領域５を設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。また、ｐ第１半導体領域３となる領域に、Ｐ型不純物をイオン注入する際に、同時にｐ第３半導体領域３１１となる領域にもＰ型不純物をイオン注入し、さらにｐ第３半導体領域３１１となる領域に、Ｐ型不純物を追加でイオン注入してもよい。
次いで、熱処理（アニール）を行って、例えばｐ第１半導体領域３、ｐ第３半導体領域３１１、ｎ+ソース領域４及びｐ+第２半導体領域５となる各イオン注入領域を活性化させる。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次いで、ｐ第１半導体領域３、ｎ+ソース領域４、ｐ+第２半導体領域５及びｐ第３半導体領域３１１が設けられた側の面を熱酸化して、この面全体にゲート絶縁膜６を設ける。そして、ゲート絶縁膜６をフォトリソグラフィ技術及びエッチング技術によって不要な部分を除去する。次いで、ゲート絶縁膜６の上にゲート電極７を設ける。
次いで、ｎ+ソース領域４及びｐ+第２半導体領域５に接するように、ソース電極８の元となる金属膜を設けるとともに、ｐ第３半導体領域３１１の第１主面上の一部にソース電極３１２の元となる金属膜を設ける。次いで、ｎ+半導体基板１の第２主面上に、ドレイン電極９の元となる金属膜を設ける。そして、熱処理を行って、ソース電極８、ソース電極３１２、ドレイン電極９を形成する。ここで、ｎ+半導体基板１とドレイン電極９とはオーミック接合となる。以上のようにして、図２に示す半導体装置が完成する。
・半導体装置の断面構造の別の例
図２に示す断面構造を有する半導体装置において、活性領域３０２の断面構造は、例えば図９に示す半導体装置の断面構造のようであってもよい。この場合、図２に示す断面構造において、ｎ半導体層２に、Ｐ型ベース領域（図９のｐ+型ベース領域２１０）が選択的に設けられる。また、ｎ半導体層２の表面上に、Ｐ型の炭化珪素半導体層（図９のｐ+型炭化珪素半導体層２１１）が設けられる。このＰ型炭化珪素半導体層に、ｐ第１半導体領域３、ｎ+ソース領域４、ｐ+第２半導体領域５及びｐ第３半導体領域３１１が設けられる。
上述した２つの例の半導体装置において、ソース電極８に対してドレイン電極９に正の電圧が印加された状態で、ゲート電極７にしきい値電圧Ｖｔｈ未満の電圧が印加されるとする。この場合、図２及び図８に示す断面構造を有する半導体装置では、ｐ第１半導体領域３とｎ半導体層２との間のＰＮ接合が、逆バイアスされた状態となる。一方、図２及び図９に示す断面構造を有する半導体装置では、ｐ第１半導体領域３とＮ型半導体領域（図９のｎ型半導体領域２１２）との間のＰＮ接合が、逆バイアスされた状態となる。そのため、これら２つの例の半導体装置のいずれにおいても、電流が流れない。
一方、上述した２つの例の半導体装置において、ソース電極８に対してドレイン電極９に正の電圧が印加された状態で、ゲート電極７にしきい値電圧Ｖｔｈ以上の電圧が印加されるとする。この場合、図２及び図８に示す断面構造を有する半導体装置では、ゲート電極７の下のｐ第１半導体領域３に反転層が形成される。一方、図２及び図９に示す断面構造を有する半導体装置では、ゲート電極７の下のＰ型半導体領域（図９のｐ型半導体領域２０３）に反転層が形成される。そのため、これら２つの例の半導体装置のいずれにおいても、電流が流れる。このように、ゲート電極７に印加する電圧によって、半導体装置のスイッチング動作を行うことができる。
・半導体装置の平面レイアウトの第２の例
図３は、本発明の実施の形態１にかかる半導体装置のレイアウトの第２の例を示す平面図である。図３において、符号３０６は、活性領域３０２と周辺耐圧構造領域３０３との間の領域（以下、活性領域−耐圧構造間領域とする）である。活性領域−耐圧構造間領域３０６は、活性領域３０２に含まれない。活性領域−耐圧構造間領域３０６は、例えばゲートパッド下領域３０５に続いていてもよい。なお、ゲートパッド３０４の配置は、図３に示す例に限らない。
図３に示す平面レイアウトにおいて、図２に示すゲートパッド下領域３０５の断面構造が活性領域−耐圧構造間領域３０６に設けられていてもよい。また、図３に示す平面レイアウトにおいて、図２に示すゲートパッド下領域３０５の断面構造が、活性領域−耐圧構造間領域３０６及びゲートパッド下領域３０５の両方に設けられていてもよい。
・半導体装置の平面レイアウトの第３の例
図４は、本発明の実施の形態１にかかる半導体装置のレイアウトの第３の例を示す平面図である。図４において、符号３０７は、ゲートランナーである。ゲートランナー３０７は、活性領域３０２において、例えばゲートパッド３０４から活性領域３０２の対向する辺の近くまで伸びている。ゲートランナー３０７の下の領域は、活性領域３０２に含まれない。なお、ゲートパッド３０４及びゲートランナー３０７の配置は、図４に示す例に限らない。
図４に示す平面レイアウトにおいて、図２に示すゲートパッド下領域３０５の断面構造がゲートランナー３０７の下の領域に設けられていてもよい。また、図４に示す平面レイアウトにおいて、図２に示すゲートパッド下領域３０５の断面構造が、ゲートランナー３０７の下の領域及びゲートパッド下領域３０５の両方に設けられていてもよい。また、図４に示す平面レイアウトにおいて、図２に示すゲートパッド下領域３０５の断面構造が、ゲートランナー３０７の下の領域、ゲートパッド下領域３０５及び活性領域−耐圧構造間領域３０６の全てに設けられていてもよい。
実施の形態１によれば、ｐ第１半導体領域３よりも深いｐ第３半導体領域３１１が設けられているため、ドレイン電極９に高電圧が印加された際に、ｐ第３半導体領域３１１とｎ半導体層２とのＰＮ接合部分でアバランシェが起こる。それによって、活性領域３０２において、例えばゲート絶縁膜６の付近でアバランシェが起こるのが抑制されるので、ゲート絶縁膜６に大きな電界がかかるのが抑制される。従って、ゲート絶縁膜６の破壊耐量を向上させることができる。また、ゲート絶縁膜６の信頼性を向上させることができる。
（実施の形態２）
・半導体装置の断面構造の一例
図５は、本発明の実施の形態２にかかる半導体装置の一例を示す断面図である。図５に示すように、実施の形態２にかかる半導体装置では、ｐ+第３半導体領域３１１の深さは、ｐ第１半導体領域３の深さと同程度であり、ｐ+第３半導体領域３１１の不純物濃度は、ｐ第１半導体領域３よりも高い。その他の構成及び製造方法は、実施の形態１と同様であるため、重複する説明を省略する。ただし、ｐ+第３半導体領域３１１がｐ第１半導体領域３と同程度の深さで、ｐ+第３半導体領域３１１がｐ第１半導体領域３よりも高い不純物濃度となるように、ｐ+第３半導体領域３１１となる領域へのイオン注入時のドーズ量及び加速電圧が調節される。
・半導体装置の平面レイアウトの例
実施の形態２にかかる半導体装置平面レイアウトは、実施の形態１と同様に、図１、図３または図４に示すいずれのレイアウトでもよい。図１に示す平面レイアウトの場合、図５に示す断面構造におけるｐ+第３半導体領域３１１及びソース電極３１２は、ゲートパッド下領域３０５に設けられる。図３に示す平面レイアウトの場合、図５に示す断面構造におけるｐ+第３半導体領域３１１及びソース電極３１２は、活性領域−耐圧構造間領域３０６及びゲートパッド下領域３０５の一方または両方に設けられていてもよい。図４に示す平面レイアウトの場合、図５に示す断面構造におけるｐ第３半導体領域３１１及びソース電極３１２は、ゲートランナー３０７の下の領域、活性領域−耐圧構造間領域３０６及びゲートパッド下領域３０５のうちのいずれか１つ、いずれか２つ、または全てに設けられていてもよい。
実施の形態２によれば、ｐ第１半導体領域３よりも不純物濃度の高いｐ+第３半導体領域３１１が設けられているため、ドレイン電極９に高電圧が印加された際に、ｐ+第３半導体領域３１１とｎ半導体層２とのＰＮ接合部分でアバランシェが起こる。それによって、活性領域３０２において、例えばゲート絶縁膜６の付近でアバランシェが起こるのが抑制されるので、ゲート絶縁膜６に大きな電界がかかるのが抑制される。従って、ゲート絶縁膜６の破壊耐量を向上させることができる。また、ゲート絶縁膜６の信頼性を向上させることができる。
（実施の形態３）
・半導体装置の断面構造の一例
図６は、本発明の実施の形態３にかかる半導体装置の一例を示す断面図である。図６に示すように、実施の形態３にかかる半導体装置では、ｐ第３半導体領域３１１の表面の一部が、活性領域３０２におけるｎ半導体層２の表面よりも掘り下げられた位置にある。例えば、ｐ第３半導体領域３１１の表面は、ソース電極３１２とソース電極３１２との間の領域で掘り下げられていてもよい。ｐ第３半導体領域３１１の表面がｎ半導体層２の表面よりも掘り下げられている分、ｐ第３半導体領域３１１の深さがｐ第１半導体領域３よりも深くなっている。ｐ第３半導体領域３１１の不純物濃度は、ｐ第１半導体領域３と同程度であってもよいし、ｐ第１半導体領域３よりも高くてもよい。その他の構成及び製造方法は、実施の形態１と同様であるため、重複する説明を省略する。ただし、ｐ第３半導体領域３１１となる領域にＰ型不純物をイオン注入する前に、ｎ半導体層２の、ｐ第３半導体領域３１１となる領域の表面をエッチング等によって掘り下げておく。
・半導体装置の平面レイアウトの例
実施の形態３にかかる半導体装置平面レイアウトは、実施の形態１と同様に、図１、図３または図４に示すいずれのレイアウトでもよい。図１に示す平面レイアウトの場合、図６に示す断面構造におけるｐ第３半導体領域３１１及びソース電極３１２は、ゲートパッド下領域３０５に設けられる。図３に示す平面レイアウトの場合、図６に示す断面構造におけるｐ第３半導体領域３１１及びソース電極３１２は、活性領域−耐圧構造間領域３０６及びゲートパッド下領域３０５の一方または両方に設けられていてもよい。図４に示す平面レイアウトの場合、図６に示す断面構造におけるｐ第３半導体領域３１１及びソース電極３１２は、ゲートランナー３０７の下の領域、活性領域−耐圧構造間領域３０６及びゲートパッド下領域３０５のうちのいずれか１つ、いずれか２つ、または全てに設けられていてもよい。
実施の形態３によれば、ｐ第１半導体領域３よりも深いｐ第３半導体領域３１１が設けられているため、ドレイン電極９に高電圧が印加された際に、ｐ第３半導体領域３１１とｎ半導体層２とのＰＮ接合部分でアバランシェが起こる。それによって、活性領域３０２において、例えばゲート絶縁膜６の付近でアバランシェが起こるのが抑制されるので、ゲート絶縁膜６に大きな電界がかかるのが抑制される。従って、ゲート絶縁膜６の破壊耐量を向上させることができる。また、ゲート絶縁膜６の信頼性を向上させることができる。実施の形態３によれば、ｎ半導体層２の表面を掘り下げてからイオン注入を行うことによって、ｐ第１半導体領域３よりも深い拡散領域を容易に設けることができる。
（活性領域に深いＰ型半導体領域を有する半導体装置の一例）
図７は、活性領域に深いＰ型半導体領域を有する半導体装置の一例を示す断面図である。上述した活性領域においてゲート絶縁膜に大きな電界がかかることによって、ゲート絶縁膜の絶縁破壊が起こったり、ゲート絶縁膜の信頼性が著しく低下することに対する改善策として、図７に示すように、活性領域にｐ第１半導体領域３よりも深いｐ+半導体領域１０を設けることが考えられる。しかしながら、活性領域にｐ第１半導体領域３よりも深いｐ+半導体領域１０を設けると、ｐ第１半導体領域３の抵抗が増加するため、順方向電圧の増加を招くという不具合がある。実施の形態１〜３によれば、活性領域にｐ第１半導体領域３よりも深いｐ+半導体領域を設けずに済むため、ｐ第１半導体領域３の抵抗が増加するのを防ぎ、順方向電圧の増加を抑えることができる。
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、各実施の形態では第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。
以上のように、本発明は、例えば炭化珪素基板上に形成されたスイッチングデバイスとして用いることができる半導体装置に有用であり、特に、炭化珪素でできた縦型のＭＯＳＦＥＴなどの半導体装置に適している。
１ ｎ+半導体基板
２ ｎ半導体層
３ ｐ第１半導体領域
４ ｎ+ソース領域
５ ｐ+第２半導体領域
６ ゲート絶縁膜
７ ゲート電極
８，３１２ ソース電極
９ ドレイン電極
１０ ｐ+半導体領域
３０１ 炭化珪素半導体装置のチップ
３０２ 活性領域
３０３ 周辺耐圧構造領域
３０４ ゲートパッド
３０５ ゲートパッド下領域
３０６ 活性領域−耐圧構造間領域
３０７ ゲートランナー
３１１ ｐ+第３半導体領域

Claims (6)

  1. 第１導電型の炭化珪素でできた半導体基板と、
    前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
    前記半導体層の表面領域または前記半導体層の表面上に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の表面領域に設けられた第１導電型のソース領域と、
    前記第１半導体領域の表面領域に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第２半導体領域と、
    前記ソース領域及び前記第２半導体領域に接するソース電極と、
    前記第１半導体領域の、前記第１半導体領域に隣接する前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の表面上に設けられたゲート電極と、
    前記半導体基板の第２主面上に設けられたドレイン電極と、
    前記ソース電極に電気的に接続する第２導電型の第３半導体領域と、を備え、
    前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高く、かつ前記第１半導体領域と離間して同じ深さに形成されていることを特徴とする半導体装置。
  2. 前記第３半導体領域は、ゲートパッドの下の領域に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３半導体領域は、活性領域と周辺耐圧構造領域との間の領域に設けられていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第３半導体領域は、ゲートランナーの下の領域に設けられていることを特徴とする請求項１に記載の半導体装置。
  5. 第１導電型の炭化珪素でできた半導体基板と、
    前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
    前記半導体層の表面領域または前記半導体層の表面上に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の表面領域に設けられた第１導電型のソース領域と、
    前記第１半導体領域の表面領域に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第２半導体領域と、
    前記ソース領域及び前記第２半導体領域に接するソース電極と、
    前記第１半導体領域の、前記第１半導体領域に隣接する前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の表面上に設けられたゲート電極と、
    前記半導体基板の第２主面上に設けられたドレイン電極と、
    前記ソース電極に電気的に接続する第２導電型の第３半導体領域と、
    を備え、
    前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高く形成されており、
    前記第３半導体領域の表面の一部は、前記半導体層の表面よりも掘り下げられた位置にあることを特徴とする半導体装置。
  6. 第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域または前記半導体層の表面上に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の表面領域に設けられた第１導電型のソース領域と、前記第１半導体領域の表面領域に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第２半導体領域と、前記ソース領域及び前記第２半導体領域に接するソース電極と、前記第１半導体領域の、前記第１半導体領域に隣接する前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記半導体基板の第２主面上に設けられたドレイン電極と、前記ソース電極に電気的に接続する第２導電型の第３半導体領域と、を備えた半導体装置の製造方法において、
    前記第３半導体領域を、前記第１半導体領域よりも不純物濃度が高く、かつ前記第１半導体領域と離間して同じ深さに形成したことを特徴とする半導体装置の製造方法。
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