JP6366353B2 - Image forming apparatus - Google Patents
Image forming apparatus Download PDFInfo
- Publication number
- JP6366353B2 JP6366353B2 JP2014099836A JP2014099836A JP6366353B2 JP 6366353 B2 JP6366353 B2 JP 6366353B2 JP 2014099836 A JP2014099836 A JP 2014099836A JP 2014099836 A JP2014099836 A JP 2014099836A JP 6366353 B2 JP6366353 B2 JP 6366353B2
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- voltage
- circuit
- image forming
- forming apparatus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
- Direct Current Feeding And Distribution (AREA)
- Control Or Security For Electrophotography (AREA)
Description
本発明は、突入電流を適切に防止する電源制御装置を有する画像形成装置に関する。 The present invention relates to an image forming apparatus having a power supply control device that appropriately prevents an inrush current.
従来、複写機、プリンタ等の電子写真式の画像形成装置において、装置内の各負荷を動作させる為の電源（以下、供給電源）は、電源基板にて商用ＡＣ電源からＡＣ／ＤＣコンバーターやトランス（変圧器）を介して生成される。生成された供給電源の出力は複写機の基板や各負荷を制御する為のコントローラ基板上にあるＣＰＵの指示により、電源基板上に設けられているリレースイッチがオンされることで各負荷に供給される。複写機の内部をアクセスするためのドアが開かれた状態では、安全のために、リレースイッチはオフされ、負荷への電源の供給が停止される。 2. Description of the Related Art Conventionally, in an electrophotographic image forming apparatus such as a copying machine or a printer, a power source (hereinafter referred to as supply power source) for operating each load in the apparatus is supplied from a commercial AC power source to an AC / DC converter, (Transformer). The output of the generated power supply is supplied to each load when the relay switch provided on the power supply board is turned on according to the instruction of the CPU on the controller board for controlling the board of the copying machine and each load. Is done. When the door for accessing the inside of the copying machine is opened, the relay switch is turned off for safety, and the supply of power to the load is stopped.
ところが、複写機の負荷側には、平滑コンデンサやデカップリングコンデンサ等の蓄電機能を持った素子が多数存在する為、電源の供給を開始した瞬間に過大な突入電流が流れてしまう。大きな突入電流が流れると、リレースイッチにアーク熱が発生し、接点面が溶着してしまう。その結果、接点が融着し、リレースイッチがオフせず、複写機のドアが開かれても負荷への電源供給を停止することができなくなる。 However, since many elements having a storage function such as a smoothing capacitor and a decoupling capacitor exist on the load side of the copying machine, an excessive inrush current flows at the moment when the supply of power is started. When a large inrush current flows, arc heat is generated in the relay switch and the contact surface is welded. As a result, the contacts are fused, the relay switch is not turned off, and the power supply to the load cannot be stopped even if the copier door is opened.
この問題を解決する為に、特許文献１では、電源の出力側と負荷側との間にエミッタおよびコレクタを接続したトランジスタを設け、電源の出力側とトランジスタのベースとの間に、ベース電流を制御するベース電流制御回路を設ける回路構成となっている。この回路構成では、供給電源をオンするとトランジスタにベース電流が供給され、トランジスタの電源電圧がゆっくり立ち上がることで、突入電流を防止している。
In order to solve this problem, in
しかしながら、特許文献１のような回路構成において、負荷側にあるケーブル束線が複写機の筐体の金属部分に挟まれる線噛みや部品故障等によりＧＮＤとショートしている状態（以下、ショートモード）となることがあり得る。ショート状態でトランジスタがオンして電力供給が開始されると、トランジスタのコレクタ・エミッタ間に過大な電流が流れる。さらにトランジスタはスロースタートで起動しているためコレクタ・エミッタ間電圧は十分下がりきっておらず、挿入損失が大きい。その結果、トランジスタにかかる損失分は過大なものとなってしまい、場合によっては、トランジスタが破壊されてコレクタ・エミッタ間がショートしてしまう。ショート状態が直った後も、トランジスタのコレクタ・エミッタ間のショートが気づかれないままだと、複写機が正常に動作しなくなるといった課題があった。
However, in the circuit configuration as in
本発明の画像形成装置突入電流防止回路は、画像形成装置の突入電流防止回路であって、前記突入電流防止回路に電力を供給する第１の電源と、前記第１の電源から電力を供給され、前記画像形成装置の負荷に電力を供給する第２の電源と、前記第１の電源から前記第２の電源への電力供給を制御するよう前記第１の電源と前記第２の電源との間に配置されるスイッチング素子と、前記第１の電源と前記第２の電源との間で前記スイッチング素子に並列に接続される電流制限素子と、前記第２の電源の電圧に応じた電圧値を検出する電圧検出回路と、前記電圧検出回路により検出される電圧値が所定値未満であると前記スイッチング素子をオンさせないようにし、前記電圧検出回路により検出される電圧値が前記所定値以上であると前記スイッチング素子をオンできる状態にするスイッチング素子制御手段と、を有し、前記スイッチング素子制御手段は、前記スイッチング素子のゲート端子に接続され、前記スイッチング素子をオンまたはオフするための第２のスイッチング素子と、前記第２のスイッチング素子のベース端子に接続されるツェナーダイオードと、前記第１の電源と前記ツェナーダイオードとの間に接続される第３のスイッチング素子とを有し、前記ツェナーダイオードに印加される電圧が前記電圧検出回路により検出される電圧が前記所定値未満であれば、前記第３のスイッチング素子がオンしないことにより前記ツェナーダイオードが導通せず、前記第２のスイッチング素子がオンしないことにより前記スイッチング素子をオンさせないように動作することを特徴とする。 An image forming apparatus inrush current preventing circuit according to the present invention is an inrush current preventing circuit of an image forming apparatus, and includes a first power source for supplying power to the inrush current preventing circuit, and power supplied from the first power source. A second power source for supplying power to the load of the image forming apparatus, and the first power source and the second power source to control power supply from the first power source to the second power source. A switching element disposed in between, a current limiting element connected in parallel to the switching element between the first power source and the second power source, and a voltage value corresponding to a voltage of the second power source And a voltage detection circuit for detecting the switching element so that the switching element is not turned on if the voltage value detected by the voltage detection circuit is less than a predetermined value, and the voltage value detected by the voltage detection circuit is not less than the predetermined value. If there is Possess a switching element control means for ready to turn on the quenching device, and the switching element control unit is connected to the gate terminal of the switching element, a second switching element for turning on or off said switching elements And a Zener diode connected to the base terminal of the second switching element, and a third switching element connected between the first power supply and the Zener diode, and applied to the Zener diode If the voltage detected by the voltage detection circuit is less than the predetermined value, the third switching element is not turned on, so that the Zener diode is not conducted and the second switching element is not turned on. JP to operate so as not to turn on the switching element by To.
本発明によれば、突入電流防止回路に使用されるスイッチング素子の起動を負荷側の電圧により制御することで、負荷側がショート状態のまま画像形成装置が起動しても、スイッチング素子に過大な損失がかかることで発生する素子の破壊を防止することができる。 According to the present invention, by controlling the activation of the switching element used in the inrush current prevention circuit by the voltage on the load side, even if the image forming apparatus is activated while the load side is short-circuited, an excessive loss is caused in the switching element. It is possible to prevent the element from being destroyed due to the above.
以下、本発明に係る画像形成装置を図面に則して詳しく説明する。 Hereinafter, an image forming apparatus according to the present invention will be described in detail with reference to the drawings.
＜画像形成システムの概略構成＞
本発明に係るカラー画像形成装置の全体構成及び動作について説明する。図１は、画像形成装置１の概略断面構成である。画像形成装置１は、感光ドラム１１ａ〜１１ｄ、１次帯電部１２ａ〜１２ｄ１次帯電部、露光部１３、現像部１４ａ〜１４ｄ、１次転写部１７ａ〜１７ｄ、クリーナー１５ａ〜１５ｄ、中間転写ベルト１６を有している。画像形成装置１は更に、中間転写ベルトクリーナー１８、２次転写部１９、給紙カセット２０を有している。また、上記の各数字の末尾についているａ，ｂ，ｃ，ｄはそれぞれＹ（イエロー）Ｍ（マゼンダ）Ｃ（シアン）Ｋ（ブラック）の各色を表している。
<Schematic configuration of image forming system>
The overall configuration and operation of the color image forming apparatus according to the present invention will be described. FIG. 1 is a schematic cross-sectional configuration of the
各色の感光体が１次帯電部によって一様に帯電された後、画像信号に応じた露光が露光部によってなされることにより、各感光体上に静電潜像が形成される。静電潜像は、その後、現像部によってトナーで現像され、４個の感光体上のトナー像は転写部によって中間転写ベルトに多重転写され、更に２次転写部によって給紙カセット２０から給紙ローラ２３によって運ばれてきた記録材Ｐに転写される。感光体上の転写されずに残った転写残トナーはクリーナー１５ａ〜１５ｄによって回収される。中間転写ベルトの転写されずに残った転写残トナーは中間転写ベルトクリーナー１８によって回収される。記録材Ｐに転写されたトナー像は定着部２１によって定着される。
After each color photoconductor is uniformly charged by the primary charging unit, exposure according to the image signal is performed by the exposure unit, whereby an electrostatic latent image is formed on each photoconductor. The electrostatic latent image is then developed with toner by the developing unit, and the toner images on the four photoconductors are multiplex-transferred onto the intermediate transfer belt by the transfer unit, and further fed from the
図２は、電源供給系統の回路ブロック図である。図２において、電源基板２００は、商用ＡＣ電源から画像形成装置１を動作させる為の供給電源を生成する。ＤＣコントローラ基板２０１は、画像形成装置１の回路基板や各負荷を制御する機能を有する。
FIG. 2 is a circuit block diagram of the power supply system. In FIG. 2, a
操作者が画像形成装置１の電源スイッチ１０をオンさせると、電源基板２００上でＡＣ電源２０３からブリッジダイオード２０４を介して整流されたＤＣ電源が生成される。
When the operator turns on the
トランス（変圧器）を含むコンバータ回路２０５は、生成されたＤＣ電源を画像形成装置１の各負荷を動作させるために必要な供給電源Ｖｆに変換して出力する。コンバータ回路２０５は、供給電源Ｖｆとして２４Ｖや１２Ｖを出力する。
A
供給電源ＶｆはＤＣ／ＤＣコンバータ２０６を介してコントローラ基板２０１上にあるＣＰＵ２０９を起動させる為の供給電源Ｖｃを生成する。ＤＣ／ＤＣコンバータ２０６は、供給電源Ｖｃとして３．３Ｖや５Ｖを出力する。
The supply power source Vf generates a supply power source Vc for starting up the
画像形成装置１のドア（不図示）が閉じられていれば、リレースイッチ２０７はオンされている為、供給電源Ｖｆは突入電流防止回路２０８へ供給される。突入電流防止回路２０８は負荷電源ＶｏをＤＣコントローラ基板２０１に出力する。突入電流防止回路２０８は負荷電源Ｖｏとして２４Ｖ ＩＬを出力する。操作部２２よりユーザーの指示が得られると、ＣＰＵ２０９は、ＤＣコントローラ基板２０１上のＩＣや回路２１１を経由して電源２４Ｖ ＩＬを負荷２０２へ供給する。負荷２０２には、画像形成装置１内を冷却するファン２１２、給紙カセット２０から紙Ｐを搬送するためのモータ２１３、帯電・現像・転写用の高圧２１４等が含まれる。
If the door (not shown) of the
次に、図３〜８にて、図２に記載の突入電流防止回路における、従来例と本実施形態の回路構成及び動作シーケンスの違いについて説明する。 Next, the difference in circuit configuration and operation sequence between the conventional example and this embodiment in the inrush current prevention circuit shown in FIG. 2 will be described with reference to FIGS.
図３は従来の突入電流防止回路の回路図である。供給電源Ｖｆと負荷電源Ｖｏの間にはリレースイッチ２０７及びＰチャネル型のＦＥＴ Ｔｒ３０１が設置されている。ＦＥＴ Ｔｒ３０１のドレイン端子は負荷電源Ｖｏ側に接続され、ソース端子はリレースイッチ２０７に接続されている。ＦＥＴ Ｔｒ３０１のゲート端子には自身Ｔｒをオンする為のスイッチング素子となるＮＰＮトランジスタＴｒ３０３のコレクタが抵抗Ｒ３０６を介して接続されている。トランジスタＴｒ３０３のエミッタはＧＮＤに接続され、ベース端子にはツェナーダイオードＤ３０２を介してリレースイッチ２０７が接続されている。
FIG. 3 is a circuit diagram of a conventional inrush current prevention circuit. Between the power supply Vf and the load power supply Vo, a
ツェナーダイオードＤ３０２はリレースイッチ２０７側がカソード、トンランジスタＴｒ３０３のベース側がアノードとなる向きに配置される。ツェナーダイオードＤ３０２に供給される電圧が一定以上の値となるとトランジスタＴｒ３０３のベースに電圧が供給される。ＦＥＴ Ｔｒ３０１のゲート・ソース間には、ＦＥＴ Ｔｒ３０１をスロースタートさせる為、並列にコンデンサＣ３０４と抵抗Ｒ３０５が接続される。
The zener diode D302 is arranged in such a direction that the
また、通常動作時は負荷２０２の抵抗やコンデンサによるインピーダンスＺがあり、ケーブル束線が筐体の金属部分に挟まれる線噛み等により束線がＧＮＤとショートした場合、束線が持つ抵抗ＳＲ分（以下、短絡抵抗）が発生する。
Also, during normal operation, there is impedance Z due to the resistance of the
図３の回路動作を図９の電源の起動シーケンス図を用いて説明する。図９（ａ）はショート状態が発生していないときの図３の回路の各部の電圧の変化を示している。タイミングｔ１で画像形成装置１の電源がオンされると、電圧Ｉが立ち上がり始める（（１））。電圧ＩはＦＥＴ Ｔｒ３０１のソースの電圧である。タイミングｔ２で、電圧Ｉが上昇し（（２））、ツェナーダイオードＤ３０２が導通し、トランジスタＴｒ３０３のベースに供給電源Ｖｆが入力される。タイミングｔ３で、電圧ＩＩＩがスレッシュ電圧Ｖｔｈ０を超えると（（３））、トランジスタＴｒ３０３がオンする。トランジスタＴｒ３０３がオンすると、コンデンサＣ３０４と抵抗Ｒ３０５とで構成されるＲＣ回路によりＦＥＴ Ｔｒ３０１のゲート電圧（電圧ＩＶ）が上昇し（（４））、ＦＥＴ Ｔｒ３０１ａがオンする。ＦＥＴ Ｔｒ３０１がオンすると、そのドレイン電圧（電圧ＩＩ）が上昇し（（５））、Ｔｒ負荷電源Ｖｏとして負荷２０２に供給される。
The circuit operation of FIG. 3 will be described with reference to the power supply startup sequence diagram of FIG. FIG. 9A shows a change in voltage of each part of the circuit of FIG. 3 when the short state does not occur. When the power source of the
図９（ｂ）はショート状態のまま画像形成装置１が起動した場合の図３の回路の各部の電圧の変化を示している。タイミングｔ１で画像形成装置１の電源がオンされると、電圧Ｉが立ち上がり始める（（１））。タイミングｔ２で電圧Ｉが上昇し（（２））、ツェナーダイオードＤ３０２が導通し、トランジスタＴｒ３０３のベースに供給電源Ｖｆが入力される。タイミングｔ３で、電圧ＩＩＩがスレッシュ電圧Ｖｔｈ０を超えると（（３））、トランジスタＴｒ３０３がオンする。トランジスタＴｒ３０３がオンすると、コンデンサＣ３０４と抵抗Ｒ３０５とで構成されるＲＣ回路により、ＦＥＴ Ｔｒ３０１ａのゲート電圧（電圧ＩＶ）が上昇し、ＦＥＴ Ｔｒ３０１がオンする（（２））。しかし、この時、負荷側がショート状態であるため、タイミングｔ４で過大な電流がＦＥＴ Ｔｒ３０１のソース・ドレイン間に流れる。さらにＦＥＴ Ｔｒ３０１はスロースタートで起動している為、オン抵抗は下がりきっておらず、挿入損失が大きい。その結果、ＦＥＴ Ｔｒ３０１にかかる損失が過大なものとなってしまい、ＦＥＴ Ｔｒ３０１は破壊されてソース・ドレイン間はショートしてしまう。また、負荷側がショート状態から復帰した後もＦＥＴ Ｔｒ３０１が壊れている事を検出できず、そのまま画像形成装置１が起動すると、突入電流を防止する事ができなくなってしまう。
FIG. 9B shows a change in voltage of each part of the circuit of FIG. 3 when the
図４は本発明の実施形態における突入電流防止回路２０８の簡易回路図である。
FIG. 4 is a simplified circuit diagram of the inrush
第１の電源としての供給電源Ｖｆと第２の電源としての負荷電源Ｖｏの間には、リレースイッチ２０７及びスイッチング素子としてのＦＥＴ Ｔｒ３０１が設置されている。負荷電源Ｖｏは供給電源Ｖｆからの電力供給を受けて画像形成装置の負荷に電力を供給する。ＦＥＴ Ｔｒ３０１のソース・ドレイン間と並列に電流制限素子としての抵抗Ｒ４０１が接続されている。この抵抗４０１により、ＦＥＴ Ｔｒ３０１がオンされる前から負荷電源Ｖｏ側に供給電源Ｖｆが供給され、Ｔｒ電圧検出回路Ｓ４０２に電圧が印加される。電圧検出回路Ｓ４０２は負荷電源Ｖｏの電圧値に応じた電圧を検出する。ＦＥＴ Ｔｒ３０１のオン／オフを制御するスイッチング素子制御手段としてのスイッチング回路Ｋ４００は、第１の電源、ＦＥＴ Ｔｒ３０１及び電圧検出回路Ｓ４０２に接続されている。スイッチング回路Ｋ４００は電圧検出回路Ｓ４０２により検出される電圧値（後述の電圧Ｖ）が所定値未満であれば、ＦＥＴ Ｔｒ３０１をオンしないように構成されている。即ち、スイッチング回路Ｋ４００は電圧検出回路Ｓ４０２により検出される電圧値に応じてＦＥＴ Ｔｒ３０１のオン・オフを制御する。
Between a supply power source Vf as a first power source and a load power source Vo as a second power source, a
図５は第１の実施形態における突入電流防止回路を示す図である。 FIG. 5 is a diagram showing an inrush current preventing circuit according to the first embodiment.
供給電源Ｖｆと負荷電源Ｖｏ側の間には、リレースイッチ２０７及びＰチャネル型ＦＥＴＴｒ３０１ａが設置され、Ｐチャネル型ＦＥＴ Ｔｒ３０１ａのソース・ドレイン間と並列に抵抗Ｒ４０１が接続される。Ｐチャネル型ＦＥＴ Ｔｒ３０１ａのドレインは負荷電源Ｖｏ側に、ソースはリレースイッチ２０７に接続されている。ＦＥＴ Ｔｒ３０１ａのドレインとＧＮＤ間には２つの抵抗Ｒ５０１，Ｒ５０２が接続されている。
Between the supply power supply Vf and the load power supply Vo, a
抵抗Ｒ５０１と抵抗Ｒ５０２との間にＮＰＮトランジスタＴｒ５０３のベースが接続され、エミッタにはＧＮＤ、コレクタにはＰＮＰトランジスタＴｒ５０４のベースが接続される。ＰＮＰトランジスタＴｒ５０４のエミッタはリレースイッチ２０７の出力側の端子に接続され、コレクタはツェナーダイオードＤ３０２を介してＴｒＮＰＮトランジスタＴｒ３０３のベースに接続される。
The base of the NPN transistor Tr503 is connected between the resistors R501 and R502, the GND is connected to the emitter, and the base of the PNP transistor Tr504 is connected to the collector. The emitter of the PNP transistor Tr504 is connected to the output-side terminal of the
ツェナーダイオードＤ３０２はトランジスタＴｒ５０４のコレクタ側がカソード、トンランジスタＴｒ３０３のベース側がアノードとなる向きに配置される。トランジスタＴｒ３０３はＦＥＴ Ｔｒ３０１ａをオンオフする為のスイッチング素子として機能し、ツェナーダイオードＤ３０２に供給される電圧が一定以上の値となるまではツェナーダイオードＤ３０２は導通せず、トランジスタＴｒ３０３はオフしている。ツェナーダイオードＤ３０２に供給される電圧が一定以上の値になるとツェナーダイオードＤ３０２が導通し、トランジスタＴｒ３０３がオンする。トランジスタＴｒ３０３のコレクタは抵抗Ｒ３０６を介してＦＥＴＴｒ３０１ａのゲートに、エミッタはＧＮＤに接続される。 The zener diode D302 is arranged in such a direction that the collector side of the transistor Tr504 is a cathode and the base side of the transistor Tr303 is an anode. The transistor Tr303 functions as a switching element for turning on and off the FET Tr301a, and the Zener diode D302 is not conducted until the voltage supplied to the Zener diode D302 reaches a certain value or more, and the transistor Tr303 is turned off. When the voltage supplied to the Zener diode D302 becomes a certain value or more, the Zener diode D302 becomes conductive and the transistor Tr303 is turned on. The collector of the transistor Tr303 is connected to the gate of the FETTr301a via the resistor R306, and the emitter is connected to GND.
図３に示す従来の突入電流防止回路と同様、ＦＥＴ Ｔｒ３０１ａのゲートにはＦＥＴ Ｔｒ３０１ａをスロースタートさせる為に、並列にコンデンサＣ３０４と抵抗Ｒ３０５が接続される。また、負荷側がショート状態になっていない通常動作時は負荷側の抵抗やコンデンサによるインピーダンスＺがあり、負荷側がショート状態では、束線が持つ抵抗ＳＲ分（以下、短絡抵抗）が発生する。 As in the conventional inrush current prevention circuit shown in FIG. 3, a capacitor C304 and a resistor R305 are connected in parallel to the gate of the FET Tr301a in order to slow start the FET Tr301a. Further, during normal operation when the load side is not short-circuited, there is impedance Z due to the load-side resistance or capacitor, and when the load side is short-circuited, a resistance SR (hereinafter referred to as short-circuit resistance) of the bundle wire is generated.
図５の回路の動作を図１０の電源シーケンス図を用いて説明する。 The operation of the circuit of FIG. 5 will be described with reference to the power supply sequence diagram of FIG.
図１０（ａ）は、負荷側がショート状態でなく画像形成装置１が起動した場合の図５の回路の各部の電圧の変化を示す図である。画像形成装置１の電源がオンされると、タイミングｔ１で、電圧Ｉが立ち上がり始める（（１））。供給電源ＶｆがＴｒ抵抗Ｒ４０１を介して抵抗Ｒ５０１，Ｒ５０２に供給され、電圧II及び電圧Ｖが上昇し始める。電圧Ｖは抵抗Ｒ５０１と抵抗Ｒ５０２との間の電圧、即ち、トランジスタＴｒ５０３のベース電圧である。タイミングｔ２で、電圧ＶがＴｒスレッシュ電圧値Ｖｔ１以上になると（（２））、ＮＰＮトランジスタＴｒ５０３がオンする。ＰＮＰトランジスタＴｒ５０４のベースはＮＰＮトランジスタＴｒ５０３のコレクタと接続されている為、ＮＰＮトランジスタＴｒ５０３がオンすると、ＰＮＰトランジスタＴｒ５０４のベース電圧が変化する。
FIG. 10A is a diagram showing a change in voltage of each part of the circuit of FIG. 5 when the
同様にＰＮＰトランジスタＴｒ５０４がオンされるとツェナーダイドードＤ３０２が導通し、電圧IIIが上昇する。Ｔｒタイミングｔ３で、電圧IIIが閾値Ｖｔｈ０を超えると（（３））、ＮＰＮトランジスタＴｒ３０３がオンする。それに伴い、ＦＥＴ Ｔｒ３０１ａのゲート電圧（電圧IV）が上昇するため（（４））、ＦＥＴ Ｔｒ３０１ａがオンする。ＦＥＴ Ｔｒ３０１ａがオンすると、電圧IIが上昇し（（５））、供給電源ＶｆはＦＥＴＴｒ３０１ａを介して負荷電源Ｖｏ側に供給される。 Similarly, when the PNP transistor Tr504 is turned on, the Zener diode D302 conducts and the voltage III increases. When the voltage III exceeds the threshold value Vth0 at Tr timing t3 ((3)), the NPN transistor Tr303 is turned on. Accordingly, the gate voltage (voltage IV) of the FET Tr301a increases ((4)), and the FET Tr301a is turned on. When the FET Tr301a is turned on, the voltage II increases ((5)), and the supply power Vf is supplied to the load power supply Vo via the FETTr301a.
図１０（ｂ）は、負荷側がショート状態で画像形成装置１が起動した場合の図５の回路の各部の電圧の変化を示す図である。
FIG. 10B is a diagram illustrating a change in voltage of each part of the circuit in FIG. 5 when the
画像形成装置１の電源がオンされると、タイミングｔ１で、電圧Ｉが立ち上がり始める（（１））。供給電圧ＶｆがＴｒ抵抗Ｒ４０１を介して抵抗Ｒ５０１，Ｒ５０２に供給される。この時負荷電源Ｖｏ側がショートしていると、電圧II及び電圧Ｖの上昇は図１０（ａ）に比べてわずかであり（（２））、ＮＰＮトランジスタＴｒ５０３はＯＮしない。従って、電圧IVは微小な値となり、ＦＥＴ Ｔｒ３０１ａはオフのままになる。従って、ＦＥＴ Ｔｒ３０１ａが破壊されることを防止できる。
When the
なお、トランジスタＴｒ５０３をオンする為の電圧Ｖは、電圧IIを抵抗Ｒ５０１と抵抗Ｒ５０２で分圧した値により決定される。
電圧IIの値は通常起動時（非ショート状態）において負荷側のインピーダンスＺと抵抗Ｒ４０１の分圧値により決定され、ショート状態での起動時の電圧IIの値は、短絡抵抗ＳＲと抵抗Ｒ４０１の分圧値により決定される。即ち、通常起動時とショート状態とでは電圧IIの値が異なる。
Note that the voltage V for turning on the transistor Tr503 is determined by a value obtained by dividing the voltage II by the resistor R501 and the resistor R502.
The value of the voltage II is determined by the impedance Z on the load side and the divided value of the resistor R401 during normal startup (non-shorted state), and the value of the voltage II at the time of startup in the shorted state is that of the short-circuit resistor SR and the resistor R401. Determined by the partial pressure value. That is, the voltage II value differs between the normal startup and the short state.
負荷側のインピーダンスをＺ、ＮＰＮトランジスタＴｒ５０３がオンされるスレッシュ電圧をＶｔｈ１とすると、通常起動時は以下の関係式を満たす必要が有る。 Assuming that the load-side impedance is Z and the threshold voltage at which the NPN transistor Tr503 is turned on is Vth1, the following relational expression must be satisfied during normal startup.
Ｖｆ＊（Ｚ／（Ｒ４０１＋Ｚ））＝電圧II・・・（１）
電圧II＊（Ｒ５０２／（Ｒ５０３＋Ｒ５０２））＞Ｖｔｈ１・・・（２）
ショート状態での起動時は以下の関係式を満たす必要が有る。
Ｖｆ＊（ＳＲ／（Ｒ４０１＋ＳＲ））＝電圧II・・・（３）
電圧II＊（Ｒ５０２／（Ｒ５０３＋Ｒ５０２））＜Ｖｔｈ１・・・（４）
ここでＲ４０１の値を大きくさせすぎてしまうと、通常起動時における電圧IIの値が微小なものとなってしまい、ＮＰＮトランジスタＴｒ５０３がオンさせるスレッシュ電圧Ｖｔｈ１を超えなくなってしまう。逆にＲ４０１の値を小さくさせすぎてしまうと、ショート状態ので起動時における電圧IIの値が大きくなってしまい、ＮＰＮトランジスタＴｒ５０３がオンさせるスレッシュ電圧Ｖｔｈ１を超えてしまう事が有る。
Vf * (Z / (R401 + Z)) = Voltage II (1)
Voltage II * (R502 / (R503 + R502))> Vth1 (2)
The following relational expression must be satisfied when starting in a short state.
Vf * (SR / (R401 + SR)) = Voltage II (3)
Voltage II * (R502 / (R503 + R502)) <Vth1 (4)
Here, if the value of R401 is excessively increased, the value of voltage II at the normal start-up becomes minute, and does not exceed the threshold voltage Vth1 that is turned on by the NPN transistor Tr503. On the other hand, if the value of R401 is made too small, the value of voltage II at the time of start-up becomes large due to the short circuit state, which may exceed the threshold voltage Vth1 that the NPN transistor Tr503 turns on.
そこで、供給電源Ｖｆを２４Ｖ、スレッシュ電圧Ｖｔｈ１を０．７Ｖ、インピーダンスＺが３００±５００μＦ、短絡抵抗ＳＲ＝２００ｍΩの時、上記の関係式を満たすために、各抵抗の値の一例として以下が考えられる。
Ｒ５０１＝７００Ω
Ｒ５０２＝１３ｋΩ
Ｒ５０３＝４８ｋΩ
このような値とすることにより、通常起動時には、ＦＥＴ Ｔｒ３０１ａをソフトスタートさせることができ、ショート状態で起動したとしても、ＦＥＴ Ｔｒ３０１ａの破壊を防ぐことができる。
Therefore, in order to satisfy the above relational expression when the power supply Vf is 24 V, the threshold voltage Vth1 is 0.7 V, the impedance Z is 300 ± 500 μF, and the short-circuit resistance SR = 200 mΩ, the following is considered as an example of each resistance value: It is done.
R501 = 700Ω
R502 = 13kΩ
R503 = 48kΩ
With such a value, the FET Tr 301a can be soft-started during normal startup, and even if the FET Tr 301a is started in a short state, the FET Tr 301a can be prevented from being destroyed.
次に、画像形成装置１の電源オン時の動作を図１２のフローチャートを用いて説明する。
Next, the operation of the
画像形成装置１の電源がオンされると、ドアクローズ状態で有る時 、リレースイッチ２０７がオンしている。ＣＰＵ２０９は、突入電流防止回路２０８のトランジスタＴｒ３０３に入力される電圧値を取得し（Ｓ９０１）、スレッシュ電圧値（Ｖｔｈ０）以上である否かを判断する（Ｓ９０２）。電圧IIIがスレッシュ電圧値以上であれば、ＦＥＴ Ｔｒ３０１がオンされるので、供給電源Ｖｆが負荷電源Ｖｏ側に供給される。ＣＰＵ２０９は、電圧IIIがスレッシュ電圧値以上であれば（Ｓ９０２＿Ｙ）、イニシャライズ動作をした後（Ｓ９０３）、画像形成装置は待機状態となる。電圧IIIがスレッシュ電圧値より低ければ（Ｓ９０２＿Ｎ）、ＣＰＵ２０９は、操作部２２に負荷側にショート状態が生じていることを示すエラー情報を表示する（Ｓ９０４）。即ち、ＣＰＵ２０９は、負荷側に異常が生じていることを報知手段としての操作部２２で報知する。
When the
（第２の実施の形態）
図６は、本発明の第２の実施の形態における突入電流防止回路を示す図である。図５の回路では、Ｐチャネル型ＦＥＴ Ｔｒ３０１ａが使用されていたが、図６の回路では、Ｎチャネル型ＦＥＴ Ｔｒ３０１ｂが使用される。そのため、トランジスタ、抵抗、コンデンサが図５の回路と異なる。なお、図５の回路と同じ構成要素については同じ符号を付してある。また、抵抗Ｒ４０１，Ｒ５０１，Ｒ５０２，トランジスタＴｒ３０３，Ｔｒ５０４，Ｔｒ５０５，ツェナーダイオードＤ３０２に関しての接続構成は図５と同一である。
(Second Embodiment)
FIG. 6 is a diagram showing an inrush current prevention circuit according to the second embodiment of the present invention. In the circuit of FIG. 5, the P-channel FET Tr301a is used, but in the circuit of FIG. 6, the N-channel FET Tr301b is used. Therefore, transistors, resistors, and capacitors are different from the circuit of FIG. The same constituent elements as those in the circuit of FIG. Further, the connection configuration regarding the resistors R401, R501, R502, the transistors Tr303, Tr504, Tr505, and the Zener diode D302 is the same as that in FIG.
トランジスタＴｒ３０３のコレクタは、ＰＮＰトランジスタＴｒ６０１のベースに接続され、エミッタはＧＮＤに接続される。トランジスタＴｒ６０１は、ＦＥＴ Ｔｒ３０１ｂをオンオフする為のスイッチング素子として機能する。トランジスタＴｒ６０１のエミッタは抵抗Ｒ６０２を介して電圧Ｖαが供給され、コレクタは抵抗Ｒ６０３を介してＦＥＴ Ｔｒ３０１ｂのゲートに接続される。電源Ｖαは供給電源Ｖｆの電圧値よりも高い電圧値にしなければならない為、コンバータ回路２０５にて供給電源Ｖｆに生成される前のＤＣ電源を使用する。その理由については後述する。ＦＥＴ Ｔｒ３０１ｂのゲート−ＧＮＤ間には、ＦＥＴ Ｔｒ３０１ｂをスロースタートさせる為、コンデンサＣ６０４と抵抗Ｒ６０５が並列に接続されている。
The collector of the transistor Tr303 is connected to the base of the PNP transistor Tr601, and the emitter is connected to GND. The transistor Tr601 functions as a switching element for turning on / off the FET Tr301b. The emitter of the transistor Tr601 is supplied with the voltage Vα via the resistor R602, and the collector is connected to the gate of the FET Tr301b via the resistor R603. Since the power supply Vα must have a voltage value higher than the voltage value of the supply power supply Vf, the DC power before being generated by the
図１１は、図６の回路の各部の電圧の変化の状態を示す図である。画像形成装置１が通常起動した場合の電圧Ｉ〜III、Ｖの変化に関しては、図１０（ａ）と同様であるので、その説明は省略する。
FIG. 11 is a diagram showing a state of voltage change in each part of the circuit of FIG. Since changes in the voltages I to III and V when the
タイミングｔ３で、電圧IIIがスレッシュ電圧Ｖｔｈ０以上の値になるとトランジスタＴｒ３０３がオンし、トランジスタＴｒ６０１もオンし、電圧IVが下がり始める（（４））。Ｔｒその結果、ＦＥＴ Ｔｒ３０１ｂがオンされ、供給電源Ｖｆは負荷電源側Ｖｏに供給が開始され、徐々にソース電圧（電圧II）が上昇していく（（５））。ここでソース電圧が上昇している間、ＦＥＴ Ｔｒ３０１ｂのソース・ゲート間電圧は常に電位差が有るように保たなければならず、最終的にソース電圧はＶｆと同電位となる為、Ｖαの電圧はＶｆよりも高い値にしておかなければならない。 When the voltage III becomes a value equal to or higher than the threshold voltage Vth0 at the timing t3, the transistor Tr303 is turned on, the transistor Tr601 is also turned on, and the voltage IV starts to decrease ((4)). As a result, the FET Tr301b is turned on, the supply power supply Vf starts to be supplied to the load power supply side Vo, and the source voltage (voltage II) gradually increases ((5)). Here, while the source voltage is rising, the source-gate voltage of the FET Tr301b must always be kept at a potential difference, and finally the source voltage becomes the same potential as Vf. Must be higher than Vf.
負荷側がショート状態のまま、画像形成装置１が起動した場合の動作は、第１の実施形態の図１０（ｂ）の様に、電圧IVが微小なものとなる為、ＦＥＴ Ｔｒ３０１ｂはオフされたままになる
なお抵抗Ｒ４０１、Ｒ５０１、Ｒ５０２の値は、第１の実施形態に記載の関係式（１）〜（４）を満たさなければならない。また、ＦＥＴ Ｔｒ３０１ｂをオンさせるにはゲート・ソース間電圧がゲートしきい値電圧より大きくなくてはならない為、ゲートしきい値電圧をＶｔｈ２とすると、以下の関係式を満たす必要がある。
｜Ｖα−電圧IV｜＞Ｖｔｈ２・・・（５）
電圧IVはＲ６０２、Ｒ６０３とＲ６０４によるＶαの分圧値となるので、Ｒ６０２、Ｒ６０３とＲ６０４の定数は上記の関係式（５）を満たすように選定しなければならない。
When the
The values of the resistors R401, R501, and R502 must satisfy the relational expressions (1) to (4) described in the first embodiment. Further, since the gate-source voltage must be larger than the gate threshold voltage to turn on the FET Tr301b, the following relational expression must be satisfied when the gate threshold voltage is Vth2.
| Vα−Voltage IV |> Vth2 (5)
Since the voltage IV is a divided voltage value of Vα by R602, R603, and R604, the constants of R602, R603, and R604 must be selected to satisfy the above relational expression (5).
（第３の実施の形態）
図７は本発明の第３の実施の形態における突入電流防止回路を示す図である。第３の実施形態の回路では、第１の実施形態の図５の回路と同様、Ｐチャネル型ＦＥＴを使用しているが、図５の回路に比べてトランジスタの数を削減した構成となっている。なお、図５の回路と同じ構成要素については同じ符号を付してある。
(Third embodiment)
FIG. 7 is a diagram showing an inrush current preventing circuit according to the third embodiment of the present invention. The circuit of the third embodiment uses a P-channel FET as in the circuit of FIG. 5 of the first embodiment, but has a configuration in which the number of transistors is reduced compared to the circuit of FIG. Yes. The same constituent elements as those in the circuit of FIG.
供給電源Ｖｆと負荷電源Ｖｏ側の間には電源の供給を開始させる為のリレースイッチＲＬ３００及びＰチャネル型ＦＥＴ Ｔｒ３０１ａが設置され、ＦＥＴ Ｔｒ３０１ａと並列に抵抗Ｒ４０１が接続される。ＦＥＴ Ｔｒ３０１ａのドレインは負荷電源Ｖｏ側に接続され、ソースはリレースイッチＲＬ３００の出力側の端子に接続されている。ＦＥＴ Ｔｒ３０１ａのドレインとＧＮＤ間にはツェナーダイオードＤ７０１と２つの抵抗Ｒ５０１，Ｒ５０２が接続されている。ツェナーダイオードＤ７０１のカソードはＦＥＴ Ｔｒ３０１ａに接続され、アノードは抵抗Ｒ５０１に接続されている。抵抗Ｒ５０１と抵抗Ｒ５０２の間にはトランジスタＴｒ３０３のベースが接続されており、ツェナーダイオードＤ７０１に供給される電圧が一定以上の値となるまではツェナーダイオードＤ７０１は導通しない。従って、トランジスタＴｒ３０３はオフとなっている。ツェナーダイオードＤ７０１に供給される電圧が一定以上の値になったときにツェナーダイオードＤ７０１が導通し、トランジスタＴｒ３０３がオンする。 Between the supply power supply Vf and the load power supply Vo side, a relay switch RL300 and a P-channel FET Tr301a for starting supply of power are installed, and a resistor R401 is connected in parallel with the FET Tr301a. The drain of the FET Tr301a is connected to the load power supply Vo side, and the source is connected to the output side terminal of the relay switch RL300. A Zener diode D701 and two resistors R501 and R502 are connected between the drain of the FET Tr301a and GND. The cathode of the Zener diode D701 is connected to the FET Tr301a, and the anode is connected to the resistor R501. The base of the transistor Tr303 is connected between the resistor R501 and the resistor R502, and the Zener diode D701 does not conduct until the voltage supplied to the Zener diode D701 reaches a certain value. Therefore, the transistor Tr303 is off. When the voltage supplied to the Zener diode D701 becomes a certain value or more, the Zener diode D701 becomes conductive and the transistor Tr303 is turned on.
トランジスタＴｒ３０３のエミッタ側はＧＮＤに接続され、コレクタは抵抗Ｒ３０６を介してＦＥＴ Ｔｒ３０１ａのゲートに接続される。ＴｒＦＥＴ Ｔｒ３０１ａをスロースタートさせる為に、ＦＥＴ Ｔｒ３０１ａのゲート・ソース間にコンデンサＣ３０４と抵抗Ｒ３０５が並列接続される。 The emitter side of the transistor Tr303 is connected to GND, and the collector is connected to the gate of the FET Tr301a via the resistor R306. In order to slow start the TrFET Tr301a, a capacitor C304 and a resistor R305 are connected in parallel between the gate and source of the FET Tr301a.
また、ＦＥＴ Ｔｒ３０１ａのドレイン側（出力側）には、通常起動時には他の回路と同様にインピーダンスＺがあり、ショート状態で起動した場合には、短絡抵抗ＳＲが発生する。 On the drain side (output side) of the FET Tr301a, there is an impedance Z as in other circuits during normal startup, and a short-circuit resistance SR occurs when the FET Tr301a is started in a short state.
図５に記載の回路構成と比較すると、ＦＥＴ Ｔｒ３０１ａのドレインとＧＮＤ間にツェナーダイオードＤ７０１を設置する事で、出力側がショートしてない事の検知機能と、入力電圧が所定値以上に上昇している事の検知機能の両方を兼用する構成になっている。これにより、図５の構成に比べて回路を簡略化しつつ同じ効果を得る事ができる。 Compared with the circuit configuration shown in FIG. 5, by installing a Zener diode D701 between the drain of the FET Tr301a and GND, a detection function that the output side is not short-circuited, and the input voltage rises above a predetermined value. It is configured to use both of the detection function of being. Thereby, the same effect can be obtained while simplifying the circuit as compared with the configuration of FIG.
しかし、図７の構成ではトランジスタＴｒ３０３のベースに入力される電圧はツェナーダイオードＤ７０１を介して入力される為、Ｔｒ３０３を起動させる為に必要な電圧IIの値は図５の構成よりも大きい値が求められる。なお電圧IIの値はインピーダンスＺと電圧検出回路Ｓ４０２（ツェナーダイオードＤ７０１，Ｒ５０１，Ｒ５０２）の合成抵抗とＲ４０１との分圧値により決定される為、インピーダンスＺが小さい場合、電圧IIの値は小さくなってしまう。よって、トランジスタＴｒ３０３のベースに入力される電圧値がスレッシュ電圧値Ｖｔ０を超えない場合には、負荷側がショートしている状態との判別ができなくなってしまう。つまり、図７の構成はインピーダンスＺが比較的大きい場合に有効な構成ある。 However, in the configuration of FIG. 7, the voltage input to the base of the transistor Tr303 is input via the Zener diode D701. Therefore, the value of the voltage II necessary to start the Tr303 is larger than that of the configuration of FIG. Desired. Since the value of voltage II is determined by the impedance Z and the voltage dividing value of R401 and the combined resistance of voltage detection circuit S402 (Zener diodes D701, R501, R502), the value of voltage II is small when impedance Z is small. turn into. Therefore, when the voltage value input to the base of the transistor Tr303 does not exceed the threshold voltage value Vt0, it cannot be determined that the load side is short-circuited. That is, the configuration of FIG. 7 is effective when the impedance Z is relatively large.
なお、基本的な画像形成装置１の電源動作シーケンスは前述した図１０と同じである。
The basic power supply operation sequence of the
（第４の実施の形態）
図８は本発明の第４の実施の形態における突入電流防止回路を示す図である。第４の実施形態の回路では、第２の実施形態の図６の回路と同様、Ｎチャネル型ＦＥＴを使用しているが、図６の回路に比べてトランジスタの数を削減した構成となっている。なお、図６の回路、図７の回路と同じ構成要素については同じ符号を付してある。
(Fourth embodiment)
FIG. 8 is a diagram showing an inrush current preventing circuit according to the fourth embodiment of the present invention. The circuit of the fourth embodiment uses an N-channel FET as in the circuit of FIG. 6 of the second embodiment, but has a configuration in which the number of transistors is reduced compared to the circuit of FIG. Yes. In addition, the same code | symbol is attached | subjected about the same component as the circuit of FIG. 6, and the circuit of FIG.
供給電源Ｖｆと負荷電源Ｖｏ側の間には、図６の回路と同様にリレースイッチＲＬ３００、Ｎチャネル型ＦＥＴ Ｔｒ３０１ｂ、Ｔｒ抵抗Ｒ４０１が接続される。ＴｒＦＥＴ Ｔｒ３０１ｂのソースとＧＮＤ間にはツェナーダイオードＤ７０１と抵抗Ｒ５０１，Ｒ５０２が接続されている。ツェナーダイオードＤ７０１のカソードはＦＥＴＴｒ３０１ｂ側に接続され、アノードは抵抗Ｒ５０１に接続されている。抵抗Ｒ５０１と抵抗Ｒ５０２の間にはＮＰＮトランジスタＴｒ５０３のベースが接続されており、ツェナーダイオードＤ７０１に供給される電圧が一定以上の値となったときにトランジスタＴｒ５０３がオンする。 A relay switch RL300, an N-channel FET Tr301b, and a Tr resistor R401 are connected between the supply power supply Vf and the load power supply Vo, as in the circuit of FIG. A Zener diode D701 and resistors R501 and R502 are connected between the source of the TrFET Tr301b and GND. The cathode of the Zener diode D701 is connected to the FET Tr301b side, and the anode is connected to the resistor R501. The base of the NPN transistor Tr503 is connected between the resistor R501 and the resistor R502, and the transistor Tr503 is turned on when the voltage supplied to the Zener diode D701 becomes a certain value or more.
トランジスタＴｒ５０３のエミッタはＧＮＤに接続され、コレクタは抵抗Ｒ７０４，Ｒ７０３を介してリレースイッチＲＬ２０７の出力側の端子に接続される。抵抗Ｒ７０４とＲ７０３との間にトランジスタＴｒ３０３のベースが接続されている。トランジスタＴｒ３０３のエミッタはＧＮＤに接続され、コレクタはＴｒ６０１のベースに接続されている。トランジスタＴｒ６０１のエミッタは抵抗Ｒ６０２を介して電圧Ｖαに接続され、コレクタは抵抗Ｒ６０３を介してＦＥＴ Ｔｒ３０１ｂのゲートに接続される。ＴｒＦＥＴ Ｔｒ３０１ｂをスロースタートさせる為に、ＦＥＴ Ｔｒ３０１ｂのゲートとＧＮＤ間にはコンデンサＣ６０５と抵抗Ｒ６０４が並列接続される。 The emitter of the transistor Tr503 is connected to GND, and the collector is connected to the output-side terminal of the relay switch RL207 via resistors R704 and R703. The base of the transistor Tr303 is connected between the resistors R704 and R703. The emitter of the transistor Tr303 is connected to GND, and the collector is connected to the base of Tr601. The emitter of the transistor Tr601 is connected to the voltage Vα via the resistor R602, and the collector is connected to the gate of the FET Tr301b via the resistor R603. In order to slow start the TrFET Tr301b, a capacitor C605 and a resistor R604 are connected in parallel between the gate of the FET Tr301b and GND.
また、ＦＥＴ Ｔｒ３０１ｂのドレイン側（出力側）には、通常起動時には他の回路と同様にインピーダンスＺがあり、ショート状態で起動した場合、短絡抵抗ＳＲが発生する。 Further, the drain side (output side) of the FET Tr301b has an impedance Z in the same manner as other circuits at the normal startup, and a short-circuit resistance SR is generated when the FET Tr301b is started in a short state.
図６に記載の回路構成と比較すると、ＦＥＴ Ｔｒ３０１ｂのソースとＧＮＤ間にツェナーダイオードＤ７０１が設置されている。このような回路構成により、出力側がショートしてない事の検知機能と、入力電圧が所定値以上に上昇している事の検知機能の両方を兼用する構成にする事ができる。これにより、図６の構成に比べて回路を簡略化しつつ同じ効果を得る事ができる。 Compared to the circuit configuration shown in FIG. 6, a Zener diode D701 is provided between the source of the FET Tr301b and GND. With such a circuit configuration, it is possible to have both a detection function that the output side is not short-circuited and a detection function that the input voltage is rising above a predetermined value. Thereby, the same effect can be obtained while simplifying the circuit as compared with the configuration of FIG.
しかし、図８の構成ではトランジスタＴｒ５０３のベースに入力される電圧はツェナーダイオードＤ７０１を介して入力される為、トランジスタＴｒ５０３を起動させる為に必要な電圧IIの値は図６の構成よりも大きい値が求められる。なお、電圧IIの値はインピーダンスＺと電圧検出回路Ｓ４０２の合成抵抗とＲ４０１との分圧値により決定される為、インピーダンスＺが小さい場合、電圧IIの値は小さくなってしまう。よって、トランジスタＴｒ５０３のベースに入力される電圧値がスレッシュ電圧値Ｖｔ０を超えない場合には、負荷側がショートしている状態との判別ができなくなってしまう。つまり、図８の構成は、図７の構成と同様にインピーダンスＺが比較的大きい場合に有効な構成ある。なお、基本的な画像形成装置１の電源動作シーケンスは前述した図１１と同じである。
However, in the configuration of FIG. 8, since the voltage input to the base of the transistor Tr503 is input via the Zener diode D701, the value of the voltage II necessary for starting the transistor Tr503 is larger than that of the configuration of FIG. Is required. Note that, since the value of the voltage II is determined by the divided value of the impedance Z, the combined resistance of the voltage detection circuit S402, and R401, the value of the voltage II is small when the impedance Z is small. Therefore, when the voltage value input to the base of the transistor Tr503 does not exceed the threshold voltage value Vt0, it cannot be determined that the load side is short-circuited. That is, the configuration of FIG. 8 is effective when the impedance Z is relatively large, similar to the configuration of FIG. The basic power supply operation sequence of the
以上の様に、各実施の形態によれば、突入電流防止回路に使用されるＦＥＴの起動を負荷側の電圧値により制御することで、上述したショート状態で画像形成装置が起動した際にＦＥＴに過大な損失がかかることによるＦＥＴの破壊を防止することができる。
As described above, according to each embodiment, the FET used in the inrush current prevention circuit is controlled by the voltage value on the load side, so that when the image forming apparatus is started in the short state described above, the FET It is possible to prevent the FET from being destroyed due to excessive loss.
Claims (7)
前記突入電流防止回路に電力を供給する第１の電源と、
前記第１の電源から電力を供給され、前記画像形成装置の負荷に電力を供給する第２の電源と、
前記第１の電源から前記第２の電源への電力供給を制御するよう前記第１の電源と前記第２の電源との間に配置されるスイッチング素子と、
前記第１の電源と前記第２の電源との間で前記スイッチング素子に並列に接続される電流制限素子と、
前記第２の電源の電圧に応じた電圧値を検出する電圧検出回路と、
前記電圧検出回路により検出される電圧値が所定値未満であると前記スイッチング素子をオンさせないようにし、前記電圧検出回路により検出される電圧値が前記所定値以上であると前記スイッチング素子をオンできる状態にするスイッチング素子制御手段と、
を有し、
前記スイッチング素子制御手段は、前記スイッチング素子のゲート端子に接続され、前記スイッチング素子をオンまたはオフするための第２のスイッチング素子と、前記第２のスイッチング素子のベース端子に接続されるツェナーダイオードと、前記第１の電源と前記ツェナーダイオードとの間に接続される第３のスイッチング素子とを有し、
前記ツェナーダイオードに印加される電圧が前記電圧検出回路により検出される電圧が前記所定値未満であれば、前記第３のスイッチング素子がオンしないことにより前記ツェナーダイオードが導通せず、前記第２のスイッチング素子がオンしないことにより前記スイッチング素子をオンさせないように動作することを特徴とする画像形成装置の突入電流防止回路。 An inrush current prevention circuit for an image forming apparatus,
A first power supply for supplying power to the inrush current prevention circuit;
A second power source which is supplied with power from the first power source and supplies power to a load of the image forming apparatus;
A switching element disposed between the first power source and the second power source to control power supply from the first power source to the second power source;
A current limiting element connected in parallel to the switching element between the first power source and the second power source;
A voltage detection circuit for detecting a voltage value corresponding to the voltage of the second power supply;
If the voltage value detected by the voltage detection circuit is less than a predetermined value, the switching element is not turned on, and if the voltage value detected by the voltage detection circuit is greater than or equal to the predetermined value, the switching element can be turned on. Switching element control means for making a state;
I have a,
The switching element control means is connected to a gate terminal of the switching element, a second switching element for turning on or off the switching element, a Zener diode connected to a base terminal of the second switching element, A third switching element connected between the first power source and the Zener diode,
If the voltage applied to the Zener diode is less than the predetermined value detected by the voltage detection circuit, the Zener diode is not turned on by turning off the third switching element, and the second An inrush current preventing circuit for an image forming apparatus, wherein the switching element is operated so as not to be turned on when the switching element is not turned on .
前記電圧検出回路により検出される電圧値が前記所定値未満である場合に、前記第３のスイッチング素子がオンしないよう動作することを特徴とする請求項１に記載の画像形成装置の突入電流防止回路。 The switching element control means includes a fourth switching element connected to a base terminal of the third switching element, and a base terminal connected to the voltage detection circuit,
If the voltage value detected by the voltage detection circuit is lower than the predetermined value, the inrush current prevention of the image forming apparatus according to claim 1, characterized in that operative to said third switching element is not turned on circuit.
前記電圧検出回路により検出される電圧値が前記所定値未満である場合に、前記第４のスイッチング素子がオンしないことにより前記第５のスイッチング素子がオンしないように動作することを特徴とする請求項４に記載の画像形成装置の突入電流防止回路。 The switching element is an N-channel FET, and the switching element control means is connected to the switching element, a base terminal is connected to the fourth switching element, and turns on or off the switching element. Having a fifth switching element;
When the voltage value detected by the voltage detection circuit is less than the predetermined value, the fourth switching element does not turn on so that the fifth switching element does not turn on. Item 5. An inrush current preventing circuit for an image forming apparatus according to Item 4 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014099836A JP6366353B2 (en) | 2014-05-13 | 2014-05-13 | Image forming apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014099836A JP6366353B2 (en) | 2014-05-13 | 2014-05-13 | Image forming apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015215573A JP2015215573A (en) | 2015-12-03 |
| JP6366353B2 true JP6366353B2 (en) | 2018-08-01 |
Family
ID=54752491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014099836A Expired - Fee Related JP6366353B2 (en) | 2014-05-13 | 2014-05-13 | Image forming apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6366353B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6555224B2 (en) * | 2016-10-27 | 2019-08-07 | 京セラドキュメントソリューションズ株式会社 | Image processing device |
| JP6515901B2 (en) * | 2016-10-31 | 2019-05-22 | 京セラドキュメントソリューションズ株式会社 | Image processing device |
| FR3061812B1 (en) * | 2017-01-11 | 2022-06-10 | Caly Tech | PROTECTION DEVICE FOR ELECTRICAL EQUIPMENT |
| CN119496491A (en) * | 2023-08-18 | 2025-02-21 | 台达电子工业股份有限公司 | Switch trigger that suppresses inrush current |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022597A (en) * | 2006-07-11 | 2008-01-31 | Meidensha Corp | Dc power supply for electronic apparatus |
| JP2008066119A (en) * | 2006-09-07 | 2008-03-21 | Ricoh Co Ltd | Power supply control device, interlock device and electrical equipment |
| JP2012143110A (en) * | 2011-01-05 | 2012-07-26 | Ricoh Co Ltd | Rush current prevention circuit and power supply controller |
-
2014
- 2014-05-13 JP JP2014099836A patent/JP6366353B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015215573A (en) | 2015-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8761631B2 (en) | Power supply including zero-cross detection circuit, and image forming apparatus | |
| US8380088B2 (en) | Image forming apparatus | |
| JP4548532B2 (en) | Power supply device and image forming apparatus provided with the device | |
| JP6143499B2 (en) | Power supply device and image forming apparatus | |
| US9030845B2 (en) | Power supply system and image forming apparatus | |
| KR20130088796A (en) | Power source, power failure detection apparatus, and image forming apparatus | |
| JP6366353B2 (en) | Image forming apparatus | |
| US9519253B2 (en) | Electric power supply device and image forming apparatus | |
| JP5136859B2 (en) | Image forming apparatus | |
| JP4099972B2 (en) | Power supply apparatus and output control method | |
| JP7318528B2 (en) | Power supply circuit and electronic equipment with power supply circuit | |
| US7459805B2 (en) | Image forming apparatus | |
| JP2016161770A (en) | Image forming device | |
| JP5874349B2 (en) | Bias voltage generator and image forming apparatus | |
| US20240283239A1 (en) | Power supply device and image formation apparatus | |
| JP2017209952A (en) | Image processing apparatus | |
| JP2021071500A (en) | Image forming apparatus | |
| JP2020086147A (en) | Image forming device | |
| US10656666B2 (en) | Bias output apparatus including a plurality of voltage output circuits, and image forming apparatus | |
| JP2015097446A (en) | Power supply device and image forming apparatus | |
| US20160054699A1 (en) | Interlock mechanism in image forming apparatus and electrical device | |
| JP2023179206A (en) | Power supply and image forming device | |
| JP5062199B2 (en) | Image forming apparatus | |
| JP5409267B2 (en) | DC-DC power supply apparatus and image forming apparatus | |
| JP2006201386A (en) | Image forming apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170501 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180405 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180605 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180703 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6366353 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| LAPS | Cancellation because of no payment of annual fees |