JP6366353B2

JP6366353B2 - 画像形成装置

Info

Publication number: JP6366353B2
Application number: JP2014099836A
Authority: JP
Inventors: 修司小幡; 和洋山田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2014-05-13
Filing date: 2014-05-13
Publication date: 2018-08-01
Anticipated expiration: 2034-05-13
Also published as: JP2015215573A

Description

本発明は、突入電流を適切に防止する電源制御装置を有する画像形成装置に関する。

従来、複写機、プリンタ等の電子写真式の画像形成装置において、装置内の各負荷を動作させる為の電源（以下、供給電源）は、電源基板にて商用ＡＣ電源からＡＣ／ＤＣコンバーターやトランス（変圧器）を介して生成される。生成された供給電源の出力は複写機の基板や各負荷を制御する為のコントローラ基板上にあるＣＰＵの指示により、電源基板上に設けられているリレースイッチがオンされることで各負荷に供給される。複写機の内部をアクセスするためのドアが開かれた状態では、安全のために、リレースイッチはオフされ、負荷への電源の供給が停止される。

ところが、複写機の負荷側には、平滑コンデンサやデカップリングコンデンサ等の蓄電機能を持った素子が多数存在する為、電源の供給を開始した瞬間に過大な突入電流が流れてしまう。大きな突入電流が流れると、リレースイッチにアーク熱が発生し、接点面が溶着してしまう。その結果、接点が融着し、リレースイッチがオフせず、複写機のドアが開かれても負荷への電源供給を停止することができなくなる。

この問題を解決する為に、特許文献１では、電源の出力側と負荷側との間にエミッタおよびコレクタを接続したトランジスタを設け、電源の出力側とトランジスタのベースとの間に、ベース電流を制御するベース電流制御回路を設ける回路構成となっている。この回路構成では、供給電源をオンするとトランジスタにベース電流が供給され、トランジスタの電源電圧がゆっくり立ち上がることで、突入電流を防止している。

特開２００５−３５４８５５号公報

しかしながら、特許文献１のような回路構成において、負荷側にあるケーブル束線が複写機の筐体の金属部分に挟まれる線噛みや部品故障等によりＧＮＤとショートしている状態（以下、ショートモード）となることがあり得る。ショート状態でトランジスタがオンして電力供給が開始されると、トランジスタのコレクタ・エミッタ間に過大な電流が流れる。さらにトランジスタはスロースタートで起動しているためコレクタ・エミッタ間電圧は十分下がりきっておらず、挿入損失が大きい。その結果、トランジスタにかかる損失分は過大なものとなってしまい、場合によっては、トランジスタが破壊されてコレクタ・エミッタ間がショートしてしまう。ショート状態が直った後も、トランジスタのコレクタ・エミッタ間のショートが気づかれないままだと、複写機が正常に動作しなくなるといった課題があった。

本発明の画像形成装置突入電流防止回路は、画像形成装置の突入電流防止回路であって、前記突入電流防止回路に電力を供給する第１の電源と、前記第１の電源から電力を供給され、前記画像形成装置の負荷に電力を供給する第２の電源と、前記第１の電源から前記第２の電源への電力供給を制御するよう前記第１の電源と前記第２の電源との間に配置されるスイッチング素子と、前記第１の電源と前記第２の電源との間で前記スイッチング素子に並列に接続される電流制限素子と、前記第２の電源の電圧に応じた電圧値を検出する電圧検出回路と、前記電圧検出回路により検出される電圧値が所定値未満であると前記スイッチング素子をオンさせないようにし、前記電圧検出回路により検出される電圧値が前記所定値以上であると前記スイッチング素子をオンできる状態にするスイッチング素子制御手段と、を有し、前記スイッチング素子制御手段は、前記スイッチング素子のゲート端子に接続され、前記スイッチング素子をオンまたはオフするための第２のスイッチング素子と、前記第２のスイッチング素子のベース端子に接続されるツェナーダイオードと、前記第１の電源と前記ツェナーダイオードとの間に接続される第３のスイッチング素子とを有し、前記ツェナーダイオードに印加される電圧が前記電圧検出回路により検出される電圧が前記所定値未満であれば、前記第３のスイッチング素子がオンしないことにより前記ツェナーダイオードが導通せず、前記第２のスイッチング素子がオンしないことにより前記スイッチング素子をオンさせないように動作することを特徴とする。

本発明によれば、突入電流防止回路に使用されるスイッチング素子の起動を負荷側の電圧により制御することで、負荷側がショート状態のまま画像形成装置が起動しても、スイッチング素子に過大な損失がかかることで発生する素子の破壊を防止することができる。

画像形成装置の断面図電源供給に係る回路図従来の電源回路図図２の簡易回路を示す図本発明の第１の実施の形態における電源回路図本発明の第２の実施の形態における電源回路図本発明の第３の実施の形態における電源回路図本発明の第４の実施の形態における電源回路図従来の電源の起動シーケンスを示す図本発明の第１の実施の形態における電源の起動シーケンスを示す図本発明の第２の実施の形態における電源の起動シーケンスを示す図ＣＰＵの負荷電源の電圧値検出の処理を示すフローチャート

以下、本発明に係る画像形成装置を図面に則して詳しく説明する。

＜画像形成システムの概略構成＞
本発明に係るカラー画像形成装置の全体構成及び動作について説明する。図１は、画像形成装置１の概略断面構成である。画像形成装置１は、感光ドラム１１ａ〜１１ｄ、１次帯電部１２ａ〜１２ｄ１次帯電部、露光部１３、現像部１４ａ〜１４ｄ、１次転写部１７ａ〜１７ｄ、クリーナー１５ａ〜１５ｄ、中間転写ベルト１６を有している。画像形成装置１は更に、中間転写ベルトクリーナー１８、２次転写部１９、給紙カセット２０を有している。また、上記の各数字の末尾についているａ，ｂ，ｃ，ｄはそれぞれＹ（イエロー）Ｍ（マゼンダ）Ｃ（シアン）Ｋ（ブラック）の各色を表している。

各色の感光体が１次帯電部によって一様に帯電された後、画像信号に応じた露光が露光部によってなされることにより、各感光体上に静電潜像が形成される。静電潜像は、その後、現像部によってトナーで現像され、４個の感光体上のトナー像は転写部によって中間転写ベルトに多重転写され、更に２次転写部によって給紙カセット２０から給紙ローラ２３によって運ばれてきた記録材Ｐに転写される。感光体上の転写されずに残った転写残トナーはクリーナー１５ａ〜１５ｄによって回収される。中間転写ベルトの転写されずに残った転写残トナーは中間転写ベルトクリーナー１８によって回収される。記録材Ｐに転写されたトナー像は定着部２１によって定着される。

図２は、電源供給系統の回路ブロック図である。図２において、電源基板２００は、商用ＡＣ電源から画像形成装置１を動作させる為の供給電源を生成する。ＤＣコントローラ基板２０１は、画像形成装置１の回路基板や各負荷を制御する機能を有する。

操作者が画像形成装置１の電源スイッチ１０をオンさせると、電源基板２００上でＡＣ電源２０３からブリッジダイオード２０４を介して整流されたＤＣ電源が生成される。

トランス（変圧器）を含むコンバータ回路２０５は、生成されたＤＣ電源を画像形成装置１の各負荷を動作させるために必要な供給電源Ｖｆに変換して出力する。コンバータ回路２０５は、供給電源Ｖｆとして２４Ｖや１２Ｖを出力する。

供給電源ＶｆはＤＣ／ＤＣコンバータ２０６を介してコントローラ基板２０１上にあるＣＰＵ２０９を起動させる為の供給電源Ｖｃを生成する。ＤＣ／ＤＣコンバータ２０６は、供給電源Ｖｃとして３．３Ｖや５Ｖを出力する。

画像形成装置１のドア（不図示）が閉じられていれば、リレースイッチ２０７はオンされている為、供給電源Ｖｆは突入電流防止回路２０８へ供給される。突入電流防止回路２０８は負荷電源ＶｏをＤＣコントローラ基板２０１に出力する。突入電流防止回路２０８は負荷電源Ｖｏとして２４ＶＩＬを出力する。操作部２２よりユーザーの指示が得られると、ＣＰＵ２０９は、ＤＣコントローラ基板２０１上のＩＣや回路２１１を経由して電源２４ＶＩＬを負荷２０２へ供給する。負荷２０２には、画像形成装置１内を冷却するファン２１２、給紙カセット２０から紙Ｐを搬送するためのモータ２１３、帯電・現像・転写用の高圧２１４等が含まれる。

次に、図３〜８にて、図２に記載の突入電流防止回路における、従来例と本実施形態の回路構成及び動作シーケンスの違いについて説明する。

図３は従来の突入電流防止回路の回路図である。供給電源Ｖｆと負荷電源Ｖｏの間にはリレースイッチ２０７及びＰチャネル型のＦＥＴＴｒ３０１が設置されている。ＦＥＴＴｒ３０１のドレイン端子は負荷電源Ｖｏ側に接続され、ソース端子はリレースイッチ２０７に接続されている。ＦＥＴＴｒ３０１のゲート端子には自身Ｔｒをオンする為のスイッチング素子となるＮＰＮトランジスタＴｒ３０３のコレクタが抵抗Ｒ３０６を介して接続されている。トランジスタＴｒ３０３のエミッタはＧＮＤに接続され、ベース端子にはツェナーダイオードＤ３０２を介してリレースイッチ２０７が接続されている。

ツェナーダイオードＤ３０２はリレースイッチ２０７側がカソード、トンランジスタＴｒ３０３のベース側がアノードとなる向きに配置される。ツェナーダイオードＤ３０２に供給される電圧が一定以上の値となるとトランジスタＴｒ３０３のベースに電圧が供給される。ＦＥＴＴｒ３０１のゲート・ソース間には、ＦＥＴＴｒ３０１をスロースタートさせる為、並列にコンデンサＣ３０４と抵抗Ｒ３０５が接続される。

また、通常動作時は負荷２０２の抵抗やコンデンサによるインピーダンスＺがあり、ケーブル束線が筐体の金属部分に挟まれる線噛み等により束線がＧＮＤとショートした場合、束線が持つ抵抗ＳＲ分（以下、短絡抵抗）が発生する。

図３の回路動作を図９の電源の起動シーケンス図を用いて説明する。図９（ａ）はショート状態が発生していないときの図３の回路の各部の電圧の変化を示している。タイミングｔ１で画像形成装置１の電源がオンされると、電圧Ｉが立ち上がり始める（（１））。電圧ＩはＦＥＴＴｒ３０１のソースの電圧である。タイミングｔ２で、電圧Ｉが上昇し（（２））、ツェナーダイオードＤ３０２が導通し、トランジスタＴｒ３０３のベースに供給電源Ｖｆが入力される。タイミングｔ３で、電圧ＩＩＩがスレッシュ電圧Ｖｔｈ０を超えると（（３））、トランジスタＴｒ３０３がオンする。トランジスタＴｒ３０３がオンすると、コンデンサＣ３０４と抵抗Ｒ３０５とで構成されるＲＣ回路によりＦＥＴＴｒ３０１のゲート電圧（電圧ＩＶ）が上昇し（（４））、ＦＥＴＴｒ３０１ａがオンする。ＦＥＴＴｒ３０１がオンすると、そのドレイン電圧（電圧ＩＩ）が上昇し（（５））、Ｔｒ負荷電源Ｖｏとして負荷２０２に供給される。

図９（ｂ）はショート状態のまま画像形成装置１が起動した場合の図３の回路の各部の電圧の変化を示している。タイミングｔ１で画像形成装置１の電源がオンされると、電圧Ｉが立ち上がり始める（（１））。タイミングｔ２で電圧Ｉが上昇し（（２））、ツェナーダイオードＤ３０２が導通し、トランジスタＴｒ３０３のベースに供給電源Ｖｆが入力される。タイミングｔ３で、電圧ＩＩＩがスレッシュ電圧Ｖｔｈ０を超えると（（３））、トランジスタＴｒ３０３がオンする。トランジスタＴｒ３０３がオンすると、コンデンサＣ３０４と抵抗Ｒ３０５とで構成されるＲＣ回路により、ＦＥＴＴｒ３０１ａのゲート電圧（電圧ＩＶ）が上昇し、ＦＥＴＴｒ３０１がオンする（（２））。しかし、この時、負荷側がショート状態であるため、タイミングｔ４で過大な電流がＦＥＴＴｒ３０１のソース・ドレイン間に流れる。さらにＦＥＴＴｒ３０１はスロースタートで起動している為、オン抵抗は下がりきっておらず、挿入損失が大きい。その結果、ＦＥＴＴｒ３０１にかかる損失が過大なものとなってしまい、ＦＥＴＴｒ３０１は破壊されてソース・ドレイン間はショートしてしまう。また、負荷側がショート状態から復帰した後もＦＥＴＴｒ３０１が壊れている事を検出できず、そのまま画像形成装置１が起動すると、突入電流を防止する事ができなくなってしまう。

図４は本発明の実施形態における突入電流防止回路２０８の簡易回路図である。

第１の電源としての供給電源Ｖｆと第２の電源としての負荷電源Ｖｏの間には、リレースイッチ２０７及びスイッチング素子としてのＦＥＴＴｒ３０１が設置されている。負荷電源Ｖｏは供給電源Ｖｆからの電力供給を受けて画像形成装置の負荷に電力を供給する。ＦＥＴＴｒ３０１のソース・ドレイン間と並列に電流制限素子としての抵抗Ｒ４０１が接続されている。この抵抗４０１により、ＦＥＴＴｒ３０１がオンされる前から負荷電源Ｖｏ側に供給電源Ｖｆが供給され、Ｔｒ電圧検出回路Ｓ４０２に電圧が印加される。電圧検出回路Ｓ４０２は負荷電源Ｖｏの電圧値に応じた電圧を検出する。ＦＥＴＴｒ３０１のオン／オフを制御するスイッチング素子制御手段としてのスイッチング回路Ｋ４００は、第１の電源、ＦＥＴＴｒ３０１及び電圧検出回路Ｓ４０２に接続されている。スイッチング回路Ｋ４００は電圧検出回路Ｓ４０２により検出される電圧値（後述の電圧Ｖ）が所定値未満であれば、ＦＥＴＴｒ３０１をオンしないように構成されている。即ち、スイッチング回路Ｋ４００は電圧検出回路Ｓ４０２により検出される電圧値に応じてＦＥＴＴｒ３０１のオン・オフを制御する。

図５は第１の実施形態における突入電流防止回路を示す図である。

供給電源Ｖｆと負荷電源Ｖｏ側の間には、リレースイッチ２０７及びＰチャネル型ＦＥＴＴｒ３０１ａが設置され、Ｐチャネル型ＦＥＴＴｒ３０１ａのソース・ドレイン間と並列に抵抗Ｒ４０１が接続される。Ｐチャネル型ＦＥＴＴｒ３０１ａのドレインは負荷電源Ｖｏ側に、ソースはリレースイッチ２０７に接続されている。ＦＥＴＴｒ３０１ａのドレインとＧＮＤ間には２つの抵抗Ｒ５０１，Ｒ５０２が接続されている。

抵抗Ｒ５０１と抵抗Ｒ５０２との間にＮＰＮトランジスタＴｒ５０３のベースが接続され、エミッタにはＧＮＤ、コレクタにはＰＮＰトランジスタＴｒ５０４のベースが接続される。ＰＮＰトランジスタＴｒ５０４のエミッタはリレースイッチ２０７の出力側の端子に接続され、コレクタはツェナーダイオードＤ３０２を介してＴｒＮＰＮトランジスタＴｒ３０３のベースに接続される。

ツェナーダイオードＤ３０２はトランジスタＴｒ５０４のコレクタ側がカソード、トンランジスタＴｒ３０３のベース側がアノードとなる向きに配置される。トランジスタＴｒ３０３はＦＥＴＴｒ３０１ａをオンオフする為のスイッチング素子として機能し、ツェナーダイオードＤ３０２に供給される電圧が一定以上の値となるまではツェナーダイオードＤ３０２は導通せず、トランジスタＴｒ３０３はオフしている。ツェナーダイオードＤ３０２に供給される電圧が一定以上の値になるとツェナーダイオードＤ３０２が導通し、トランジスタＴｒ３０３がオンする。トランジスタＴｒ３０３のコレクタは抵抗Ｒ３０６を介してＦＥＴＴｒ３０１ａのゲートに、エミッタはＧＮＤに接続される。

図３に示す従来の突入電流防止回路と同様、ＦＥＴＴｒ３０１ａのゲートにはＦＥＴＴｒ３０１ａをスロースタートさせる為に、並列にコンデンサＣ３０４と抵抗Ｒ３０５が接続される。また、負荷側がショート状態になっていない通常動作時は負荷側の抵抗やコンデンサによるインピーダンスＺがあり、負荷側がショート状態では、束線が持つ抵抗ＳＲ分（以下、短絡抵抗）が発生する。

図５の回路の動作を図１０の電源シーケンス図を用いて説明する。

図１０（ａ）は、負荷側がショート状態でなく画像形成装置１が起動した場合の図５の回路の各部の電圧の変化を示す図である。画像形成装置１の電源がオンされると、タイミングｔ１で、電圧Ｉが立ち上がり始める（（１））。供給電源ＶｆがＴｒ抵抗Ｒ４０１を介して抵抗Ｒ５０１，Ｒ５０２に供給され、電圧II及び電圧Ｖが上昇し始める。電圧Ｖは抵抗Ｒ５０１と抵抗Ｒ５０２との間の電圧、即ち、トランジスタＴｒ５０３のベース電圧である。タイミングｔ２で、電圧ＶがＴｒスレッシュ電圧値Ｖｔ１以上になると（（２））、ＮＰＮトランジスタＴｒ５０３がオンする。ＰＮＰトランジスタＴｒ５０４のベースはＮＰＮトランジスタＴｒ５０３のコレクタと接続されている為、ＮＰＮトランジスタＴｒ５０３がオンすると、ＰＮＰトランジスタＴｒ５０４のベース電圧が変化する。

同様にＰＮＰトランジスタＴｒ５０４がオンされるとツェナーダイドードＤ３０２が導通し、電圧IIIが上昇する。Ｔｒタイミングｔ３で、電圧IIIが閾値Ｖｔｈ０を超えると（（３））、ＮＰＮトランジスタＴｒ３０３がオンする。それに伴い、ＦＥＴＴｒ３０１ａのゲート電圧（電圧IV）が上昇するため（（４））、ＦＥＴＴｒ３０１ａがオンする。ＦＥＴＴｒ３０１ａがオンすると、電圧IIが上昇し（（５））、供給電源ＶｆはＦＥＴＴｒ３０１ａを介して負荷電源Ｖｏ側に供給される。

図１０（ｂ）は、負荷側がショート状態で画像形成装置１が起動した場合の図５の回路の各部の電圧の変化を示す図である。

画像形成装置１の電源がオンされると、タイミングｔ１で、電圧Ｉが立ち上がり始める（（１））。供給電圧ＶｆがＴｒ抵抗Ｒ４０１を介して抵抗Ｒ５０１，Ｒ５０２に供給される。この時負荷電源Ｖｏ側がショートしていると、電圧II及び電圧Ｖの上昇は図１０（ａ）に比べてわずかであり（（２））、ＮＰＮトランジスタＴｒ５０３はＯＮしない。従って、電圧IVは微小な値となり、ＦＥＴＴｒ３０１ａはオフのままになる。従って、ＦＥＴＴｒ３０１ａが破壊されることを防止できる。

なお、トランジスタＴｒ５０３をオンする為の電圧Ｖは、電圧IIを抵抗Ｒ５０１と抵抗Ｒ５０２で分圧した値により決定される。
電圧IIの値は通常起動時（非ショート状態）において負荷側のインピーダンスＺと抵抗Ｒ４０１の分圧値により決定され、ショート状態での起動時の電圧IIの値は、短絡抵抗ＳＲと抵抗Ｒ４０１の分圧値により決定される。即ち、通常起動時とショート状態とでは電圧IIの値が異なる。

負荷側のインピーダンスをＺ、ＮＰＮトランジスタＴｒ５０３がオンされるスレッシュ電圧をＶｔｈ１とすると、通常起動時は以下の関係式を満たす必要が有る。

Ｖｆ＊（Ｚ／（Ｒ４０１＋Ｚ））＝電圧II・・・（１）
電圧II＊（Ｒ５０２／（Ｒ５０３＋Ｒ５０２））＞Ｖｔｈ１・・・（２）
ショート状態での起動時は以下の関係式を満たす必要が有る。
Ｖｆ＊（ＳＲ／（Ｒ４０１＋ＳＲ））＝電圧II・・・（３）
電圧II＊（Ｒ５０２／（Ｒ５０３＋Ｒ５０２））＜Ｖｔｈ１・・・（４）
ここでＲ４０１の値を大きくさせすぎてしまうと、通常起動時における電圧IIの値が微小なものとなってしまい、ＮＰＮトランジスタＴｒ５０３がオンさせるスレッシュ電圧Ｖｔｈ１を超えなくなってしまう。逆にＲ４０１の値を小さくさせすぎてしまうと、ショート状態ので起動時における電圧IIの値が大きくなってしまい、ＮＰＮトランジスタＴｒ５０３がオンさせるスレッシュ電圧Ｖｔｈ１を超えてしまう事が有る。

そこで、供給電源Ｖｆを２４Ｖ、スレッシュ電圧Ｖｔｈ１を０．７Ｖ、インピーダンスＺが３００±５００μＦ、短絡抵抗ＳＲ＝２００ｍΩの時、上記の関係式を満たすために、各抵抗の値の一例として以下が考えられる。
Ｒ５０１＝７００Ω
Ｒ５０２＝１３ｋΩ
Ｒ５０３＝４８ｋΩ
このような値とすることにより、通常起動時には、ＦＥＴＴｒ３０１ａをソフトスタートさせることができ、ショート状態で起動したとしても、ＦＥＴＴｒ３０１ａの破壊を防ぐことができる。

次に、画像形成装置１の電源オン時の動作を図１２のフローチャートを用いて説明する。

画像形成装置１の電源がオンされると、ドアクローズ状態で有る時、リレースイッチ２０７がオンしている。ＣＰＵ２０９は、突入電流防止回路２０８のトランジスタＴｒ３０３に入力される電圧値を取得し（Ｓ９０１）、スレッシュ電圧値（Ｖｔｈ０）以上である否かを判断する（Ｓ９０２）。電圧IIIがスレッシュ電圧値以上であれば、ＦＥＴＴｒ３０１がオンされるので、供給電源Ｖｆが負荷電源Ｖｏ側に供給される。ＣＰＵ２０９は、電圧IIIがスレッシュ電圧値以上であれば（Ｓ９０２＿Ｙ）、イニシャライズ動作をした後（Ｓ９０３）、画像形成装置は待機状態となる。電圧IIIがスレッシュ電圧値より低ければ（Ｓ９０２＿Ｎ）、ＣＰＵ２０９は、操作部２２に負荷側にショート状態が生じていることを示すエラー情報を表示する（Ｓ９０４）。即ち、ＣＰＵ２０９は、負荷側に異常が生じていることを報知手段としての操作部２２で報知する。

（第２の実施の形態）
図６は、本発明の第２の実施の形態における突入電流防止回路を示す図である。図５の回路では、Ｐチャネル型ＦＥＴＴｒ３０１ａが使用されていたが、図６の回路では、Ｎチャネル型ＦＥＴＴｒ３０１ｂが使用される。そのため、トランジスタ、抵抗、コンデンサが図５の回路と異なる。なお、図５の回路と同じ構成要素については同じ符号を付してある。また、抵抗Ｒ４０１，Ｒ５０１，Ｒ５０２，トランジスタＴｒ３０３，Ｔｒ５０４，Ｔｒ５０５，ツェナーダイオードＤ３０２に関しての接続構成は図５と同一である。

トランジスタＴｒ３０３のコレクタは、ＰＮＰトランジスタＴｒ６０１のベースに接続され、エミッタはＧＮＤに接続される。トランジスタＴｒ６０１は、ＦＥＴＴｒ３０１ｂをオンオフする為のスイッチング素子として機能する。トランジスタＴｒ６０１のエミッタは抵抗Ｒ６０２を介して電圧Ｖαが供給され、コレクタは抵抗Ｒ６０３を介してＦＥＴＴｒ３０１ｂのゲートに接続される。電源Ｖαは供給電源Ｖｆの電圧値よりも高い電圧値にしなければならない為、コンバータ回路２０５にて供給電源Ｖｆに生成される前のＤＣ電源を使用する。その理由については後述する。ＦＥＴＴｒ３０１ｂのゲート−ＧＮＤ間には、ＦＥＴＴｒ３０１ｂをスロースタートさせる為、コンデンサＣ６０４と抵抗Ｒ６０５が並列に接続されている。

図１１は、図６の回路の各部の電圧の変化の状態を示す図である。画像形成装置１が通常起動した場合の電圧Ｉ〜III、Ｖの変化に関しては、図１０（ａ）と同様であるので、その説明は省略する。

タイミングｔ３で、電圧IIIがスレッシュ電圧Ｖｔｈ０以上の値になるとトランジスタＴｒ３０３がオンし、トランジスタＴｒ６０１もオンし、電圧IVが下がり始める（（４））。Ｔｒその結果、ＦＥＴＴｒ３０１ｂがオンされ、供給電源Ｖｆは負荷電源側Ｖｏに供給が開始され、徐々にソース電圧（電圧II）が上昇していく（（５））。ここでソース電圧が上昇している間、ＦＥＴＴｒ３０１ｂのソース・ゲート間電圧は常に電位差が有るように保たなければならず、最終的にソース電圧はＶｆと同電位となる為、Ｖαの電圧はＶｆよりも高い値にしておかなければならない。

負荷側がショート状態のまま、画像形成装置１が起動した場合の動作は、第１の実施形態の図１０（ｂ）の様に、電圧IVが微小なものとなる為、ＦＥＴＴｒ３０１ｂはオフされたままになる
なお抵抗Ｒ４０１、Ｒ５０１、Ｒ５０２の値は、第１の実施形態に記載の関係式（１）〜（４）を満たさなければならない。また、ＦＥＴＴｒ３０１ｂをオンさせるにはゲート・ソース間電圧がゲートしきい値電圧より大きくなくてはならない為、ゲートしきい値電圧をＶｔｈ２とすると、以下の関係式を満たす必要がある。
｜Ｖα−電圧IV｜＞Ｖｔｈ２・・・（５）
電圧IVはＲ６０２、Ｒ６０３とＲ６０４によるＶαの分圧値となるので、Ｒ６０２、Ｒ６０３とＲ６０４の定数は上記の関係式（５）を満たすように選定しなければならない。

（第３の実施の形態）
図７は本発明の第３の実施の形態における突入電流防止回路を示す図である。第３の実施形態の回路では、第１の実施形態の図５の回路と同様、Ｐチャネル型ＦＥＴを使用しているが、図５の回路に比べてトランジスタの数を削減した構成となっている。なお、図５の回路と同じ構成要素については同じ符号を付してある。

供給電源Ｖｆと負荷電源Ｖｏ側の間には電源の供給を開始させる為のリレースイッチＲＬ３００及びＰチャネル型ＦＥＴＴｒ３０１ａが設置され、ＦＥＴＴｒ３０１ａと並列に抵抗Ｒ４０１が接続される。ＦＥＴＴｒ３０１ａのドレインは負荷電源Ｖｏ側に接続され、ソースはリレースイッチＲＬ３００の出力側の端子に接続されている。ＦＥＴＴｒ３０１ａのドレインとＧＮＤ間にはツェナーダイオードＤ７０１と２つの抵抗Ｒ５０１，Ｒ５０２が接続されている。ツェナーダイオードＤ７０１のカソードはＦＥＴＴｒ３０１ａに接続され、アノードは抵抗Ｒ５０１に接続されている。抵抗Ｒ５０１と抵抗Ｒ５０２の間にはトランジスタＴｒ３０３のベースが接続されており、ツェナーダイオードＤ７０１に供給される電圧が一定以上の値となるまではツェナーダイオードＤ７０１は導通しない。従って、トランジスタＴｒ３０３はオフとなっている。ツェナーダイオードＤ７０１に供給される電圧が一定以上の値になったときにツェナーダイオードＤ７０１が導通し、トランジスタＴｒ３０３がオンする。

トランジスタＴｒ３０３のエミッタ側はＧＮＤに接続され、コレクタは抵抗Ｒ３０６を介してＦＥＴＴｒ３０１ａのゲートに接続される。ＴｒＦＥＴＴｒ３０１ａをスロースタートさせる為に、ＦＥＴＴｒ３０１ａのゲート・ソース間にコンデンサＣ３０４と抵抗Ｒ３０５が並列接続される。

また、ＦＥＴＴｒ３０１ａのドレイン側（出力側）には、通常起動時には他の回路と同様にインピーダンスＺがあり、ショート状態で起動した場合には、短絡抵抗ＳＲが発生する。

図５に記載の回路構成と比較すると、ＦＥＴＴｒ３０１ａのドレインとＧＮＤ間にツェナーダイオードＤ７０１を設置する事で、出力側がショートしてない事の検知機能と、入力電圧が所定値以上に上昇している事の検知機能の両方を兼用する構成になっている。これにより、図５の構成に比べて回路を簡略化しつつ同じ効果を得る事ができる。

しかし、図７の構成ではトランジスタＴｒ３０３のベースに入力される電圧はツェナーダイオードＤ７０１を介して入力される為、Ｔｒ３０３を起動させる為に必要な電圧IIの値は図５の構成よりも大きい値が求められる。なお電圧IIの値はインピーダンスＺと電圧検出回路Ｓ４０２（ツェナーダイオードＤ７０１，Ｒ５０１，Ｒ５０２）の合成抵抗とＲ４０１との分圧値により決定される為、インピーダンスＺが小さい場合、電圧IIの値は小さくなってしまう。よって、トランジスタＴｒ３０３のベースに入力される電圧値がスレッシュ電圧値Ｖｔ０を超えない場合には、負荷側がショートしている状態との判別ができなくなってしまう。つまり、図７の構成はインピーダンスＺが比較的大きい場合に有効な構成ある。

なお、基本的な画像形成装置１の電源動作シーケンスは前述した図１０と同じである。

（第４の実施の形態）
図８は本発明の第４の実施の形態における突入電流防止回路を示す図である。第４の実施形態の回路では、第２の実施形態の図６の回路と同様、Ｎチャネル型ＦＥＴを使用しているが、図６の回路に比べてトランジスタの数を削減した構成となっている。なお、図６の回路、図７の回路と同じ構成要素については同じ符号を付してある。

供給電源Ｖｆと負荷電源Ｖｏ側の間には、図６の回路と同様にリレースイッチＲＬ３００、Ｎチャネル型ＦＥＴＴｒ３０１ｂ、Ｔｒ抵抗Ｒ４０１が接続される。ＴｒＦＥＴＴｒ３０１ｂのソースとＧＮＤ間にはツェナーダイオードＤ７０１と抵抗Ｒ５０１，Ｒ５０２が接続されている。ツェナーダイオードＤ７０１のカソードはＦＥＴＴｒ３０１ｂ側に接続され、アノードは抵抗Ｒ５０１に接続されている。抵抗Ｒ５０１と抵抗Ｒ５０２の間にはＮＰＮトランジスタＴｒ５０３のベースが接続されており、ツェナーダイオードＤ７０１に供給される電圧が一定以上の値となったときにトランジスタＴｒ５０３がオンする。

トランジスタＴｒ５０３のエミッタはＧＮＤに接続され、コレクタは抵抗Ｒ７０４，Ｒ７０３を介してリレースイッチＲＬ２０７の出力側の端子に接続される。抵抗Ｒ７０４とＲ７０３との間にトランジスタＴｒ３０３のベースが接続されている。トランジスタＴｒ３０３のエミッタはＧＮＤに接続され、コレクタはＴｒ６０１のベースに接続されている。トランジスタＴｒ６０１のエミッタは抵抗Ｒ６０２を介して電圧Ｖαに接続され、コレクタは抵抗Ｒ６０３を介してＦＥＴＴｒ３０１ｂのゲートに接続される。ＴｒＦＥＴＴｒ３０１ｂをスロースタートさせる為に、ＦＥＴＴｒ３０１ｂのゲートとＧＮＤ間にはコンデンサＣ６０５と抵抗Ｒ６０４が並列接続される。

また、ＦＥＴＴｒ３０１ｂのドレイン側（出力側）には、通常起動時には他の回路と同様にインピーダンスＺがあり、ショート状態で起動した場合、短絡抵抗ＳＲが発生する。

図６に記載の回路構成と比較すると、ＦＥＴＴｒ３０１ｂのソースとＧＮＤ間にツェナーダイオードＤ７０１が設置されている。このような回路構成により、出力側がショートしてない事の検知機能と、入力電圧が所定値以上に上昇している事の検知機能の両方を兼用する構成にする事ができる。これにより、図６の構成に比べて回路を簡略化しつつ同じ効果を得る事ができる。

しかし、図８の構成ではトランジスタＴｒ５０３のベースに入力される電圧はツェナーダイオードＤ７０１を介して入力される為、トランジスタＴｒ５０３を起動させる為に必要な電圧IIの値は図６の構成よりも大きい値が求められる。なお、電圧IIの値はインピーダンスＺと電圧検出回路Ｓ４０２の合成抵抗とＲ４０１との分圧値により決定される為、インピーダンスＺが小さい場合、電圧IIの値は小さくなってしまう。よって、トランジスタＴｒ５０３のベースに入力される電圧値がスレッシュ電圧値Ｖｔ０を超えない場合には、負荷側がショートしている状態との判別ができなくなってしまう。つまり、図８の構成は、図７の構成と同様にインピーダンスＺが比較的大きい場合に有効な構成ある。なお、基本的な画像形成装置１の電源動作シーケンスは前述した図１１と同じである。

以上の様に、各実施の形態によれば、突入電流防止回路に使用されるＦＥＴの起動を負荷側の電圧値により制御することで、上述したショート状態で画像形成装置が起動した際にＦＥＴに過大な損失がかかることによるＦＥＴの破壊を防止することができる。

Claims

画像形成装置の突入電流防止回路であって、
前記突入電流防止回路に電力を供給する第１の電源と、
前記第１の電源から電力を供給され、前記画像形成装置の負荷に電力を供給する第２の電源と、
前記第１の電源から前記第２の電源への電力供給を制御するよう前記第１の電源と前記第２の電源との間に配置されるスイッチング素子と、
前記第１の電源と前記第２の電源との間で前記スイッチング素子に並列に接続される電流制限素子と、
前記第２の電源の電圧に応じた電圧値を検出する電圧検出回路と、
前記電圧検出回路により検出される電圧値が所定値未満であると前記スイッチング素子をオンさせないようにし、前記電圧検出回路により検出される電圧値が前記所定値以上であると前記スイッチング素子をオンできる状態にするスイッチング素子制御手段と、
を有し、
前記スイッチング素子制御手段は、前記スイッチング素子のゲート端子に接続され、前記スイッチング素子をオンまたはオフするための第２のスイッチング素子と、前記第２のスイッチング素子のベース端子に接続されるツェナーダイオードと、前記第１の電源と前記ツェナーダイオードとの間に接続される第３のスイッチング素子とを有し、
前記ツェナーダイオードに印加される電圧が前記電圧検出回路により検出される電圧が前記所定値未満であれば、前記第３のスイッチング素子がオンしないことにより前記ツェナーダイオードが導通せず、前記第２のスイッチング素子がオンしないことにより前記スイッチング素子をオンさせないように動作することを特徴とする画像形成装置の突入電流防止回路。
前記電圧検出回路により検出される電圧値が前記所定値未満である場合に、異常を報知する報知手段を有することを特徴とする請求項１に記載の画像形成装置の突入電流防止回路。
前記負荷がショート状態になっているときに前記電圧検出回路により検出される電圧値が前記所定値未満になることを特徴とする請求項１または２に記載の画像形成装置の突入電流防止回路。
前記スイッチング素子制御手段は、前記第３のスイッチング素子のベース端子に接続され、ベース端子が前記電圧検出回路に接続される第４のスイッチング素子を有し、
前記電圧検出回路により検出される電圧値が前記所定値未満である場合に、前記第３のスイッチング素子がオンしないよう動作することを特徴とする請求項１に記載の画像形成装置の突入電流防止回路。
前記スイッチング素子は、Ｐチャネル型のＦＥＴであり、前記スイッチング素子制御手段は、前記スイッチング素子のソース端子とゲート端子の間にコンデンサと抵抗とが並列接続されていることを特徴とする請求項１または４に記載の画像形成装置の突入電流防止回路。
前記スイッチング素子は、Ｎチャネル型のＦＥＴであり、前記スイッチング素子制御手段は、前記スイッチング素子に接続され、ベース端子が前記第４のスイッチング素子に接続され、前記スイッチング素子をオンまたはオフするための第５のスイッチング素子を有し、
前記電圧検出回路により検出される電圧値が前記所定値未満である場合に、前記第４のスイッチング素子がオンしないことにより前記第５のスイッチング素子がオンしないように動作することを特徴とする請求項４に記載の画像形成装置の突入電流防止回路。
前記スイッチング素子制御手段は、前記スイッチング素子のゲート端子とＧＮＤとの間にコンデンサと抵抗とが並列接続されていることを特徴とする請求項６に記載の画像形成装置の突入電流防止回路。