JP6392133B2

JP6392133B2 - 半導体装置

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Publication number: JP6392133B2
Application number: JP2015014168A
Authority: JP
Inventors: 亮平下條
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2015-01-28
Filing date: 2015-01-28
Publication date: 2018-09-19
Anticipated expiration: 2035-01-28
Also published as: US10297593B2; TW201628190A; JP2016139719A; US20160218101A1; CN105826316A

Description

本発明の実施形態は、半導体装置に関する。

近年、高耐圧で大電流を流すことができる電力用半導体装置として、ＩＧＢＴ（insulated gate bipolar transistor：絶縁ゲートバイポーラトランジスタ）が広く用いられている。また、１つのチップにＩＧＢＴとダイオードを混載した逆導通型ＩＧＢＴも実用化されている。一般に、電力用半導体装置においては、導通損失及びスイッチング損失等の損失を低減しようとすると、アバランシェ耐量等が低下する。

特開２００８−４７５６５号公報

実施形態の目的は、耐量の増加を可能とする半導体装置を提供することである。

実施形態に係る半導体装置は、第１電極と、前記第１電極上の第１領域に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体層と、前記第１電極上の第２領域に設けられ、前記第１電極と電気的に接続された第２導電形の第２半導体層と、前記第１半導体層上及び前記第２半導体層上に設けられ、前記第２半導体層よりも低い第２導電形のキャリア濃度を有する第２導電形の第３半導体層と、前記第３半導体層上に設けられ、前記第３半導体層よりも低い第２導電形のキャリア濃度を有する第２導電形の第４半導体層と、前記第４半導体層上に設けられ、第１導電形の第５半導体層と、前記第１領域において、前記第５半導体層上に設けられた第２導電形の第６半導体層と、前記第４半導体層、前記第５半導体層及び第６半導体層に第１絶縁膜を介して対面し、前記第１領域に設けられた第２電極と、前記第４半導体層及び前記第５半導体層に第２絶縁膜を介して対面し、前記第２領域に設けられた第３電極と、前記第５半導体層、前記第６半導体層及び前記第３電極に接続された第４電極と、を備える。前記第３半導体層と前記第３電極との間の距離、及び前記第２領域における前記第３半導体層と前記第５半導体層との距離のうち、少なくとも一方は、前記３半導体層と前記第２電極との距離よりも短い。前記第３半導体層における前記第２領域に位置する部分の上面は、前記第３半導体層における前記第１領域に位置する部分の上面よりも上方に位置する。前記第３半導体層における前記第２領域に位置する部分の不純物濃度は、前記第３半導体層における前記第１領域に位置する部分の不純物濃度よりも高い。

第１の実施形態に係る半導体装置を例示する平面図である。第１の実施形態に係る半導体装置を示す断面図である。第２の実施形態に係る半導体装置を示す断面図である。第３の実施形態に係る半導体装置を示す断面図である。第４の実施形態に係る半導体装置を示す断面図である。第５の実施形態に係る半導体装置を示す断面図である。

（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、本実施形態に係る半導体装置を示す断面図である。
図２に示す断面は、図１に示すＡ−Ａ’線による断面である。

図１及び図２に示すように、本実施形態に係る半導体装置１は、１つのチップ内にＩＧＢＴ及びダイオードが混載された逆導通型ＩＧＢＴである。半導体装置１においては、ＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２が設定されている。上方から見て、ＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２は、例えば、それぞれ矩形の領域である。

半導体装置１においては、例えば金属からなる平板状のコレクタ電極１１が設けられている。コレクタ電極１１は、半導体装置１の下面全体に設けられている。コレクタ電極１１上には、ｐ^＋形コレクタ層２１及びｎ^＋＋形カソード層２２が並列に設けられている。ｐ^＋形コレクタ層２１はＩＧＢＴ領域Ｒ１に配置されており、ｎ^＋＋形カソード層２２はダイオード領域Ｒ２に配置されている。ｐ^＋形コレクタ層２１及びｎ^＋＋形カソード層２２はいずれもコレクタ電極１１に接続されている。また、ｐ^＋形コレクタ層２１及びｎ^＋＋形カソード層２２の厚さは相互に略等しく、端面同士が接している。

本明細書において、例えば「ｐ^＋形コレクタ層２１」との表記は、その層の導電形がｐ形であることを示す。ｎ形についても同様である。また、上付きの「＋」及び「−」の文字は、実効的な不純物濃度を相対的に表している。すなわち、導電形がｎ形の層に関しては、実効的な不純物濃度が高い順に、「ｎ^＋＋形」、「ｎ^＋形」、「ｎ形」、「ｎ⁻形」、「ｎ⁻⁻形」と表記する。更に、「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、ある部分がドナーとなる不純物及びアクセプタとなる不純物の双方を含む場合は、それらの相殺分を除いた濃度をいう。「実効的な不純物濃度」は、「キャリア濃度」と等しい。更にまた、本明細書においては、説明の便宜上、コレクタ電極１１からｐ^＋形コレクタ層２１及びｎ^＋＋形カソード層２２に向かう方向を「上」といい、その反対方向を「下」という。但し、これらの方向は重力の方向とは無関係である。

ｐ^＋形コレクタ層２１上には、ｎ形バッファ層２３ａが設けられている。また、ｎ^＋＋形カソード層２２上には、ｎ^＋形バッファ層２３ｂが設けられている。ｎ形バッファ層２３ａ及びｎ^＋形バッファ層２３ｂは相互に接している。そして、ｎ^＋形バッファ層２３ｂはｎ形バッファ層２３ａよりも厚い。すなわち、ｎ^＋形バッファ層２３ｂの上下方向の長さは、ｎ形バッファ層２３ａの上下方向の長さよりも長い。従って、ｎ^＋形バッファ層２３ｂの上面２３ｂ−ｕはｎ形バッファ層２３ａの上面２３ａ−ｕよりも上方に位置している。なお、上述の表記法に従い、ｎ^＋形バッファ層２３ｂの実効的な不純物濃度はｎ^＋＋形カソード層２２の実効的な不純物濃度よりも低く、ｎ形バッファ層２３ａの実効的な不純物濃度よりも高い。

ｎ形バッファ層２３ａ上及びｎ^＋形バッファ層２３ｂ上には、ｎ⁻⁻形ベース層２４が設けられている。すなわち、ｎ⁻⁻形ベース層２４は、ＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２の双方にわたって連続的に配置されている。但し、ｎ⁻⁻形ベース層２４におけるダイオード領域Ｒ２に配置された部分の厚さ、すなわち上下方向の長さは、ｎ⁻⁻形ベース層２４におけるＩＧＢＴ領域Ｒ１に配置された部分の厚さよりも薄い。

ｎ⁻⁻形ベース層２４上には、ｐ形ベース層２５が設けられている。ｐ形ベース層２５も、ＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２の双方にわたって配置されている。ＩＧＢＴ領域Ｒ１において、ｐ形ベース層２５上の一部には、複数のｎ^＋＋形エミッタ層２６が相互に離隔して設けられている。

ｐ^＋形コレクタ層２１、ｎ^＋＋形カソード層２２、ｎ形バッファ層２３ａ、ｎ^＋形バッファ層２３ｂ、ｎ⁻⁻形ベース層２４、ｐ形ベース層２５及びｎ^＋＋形エミッタ層２６により、半導体部分２０が構成されている。半導体部分２０は、ドナーとなる不純物及びアクセプタとなる不純物が局所的に導入されたシリコンからなり、例えば、１つの単結晶からなる。

ＩＧＢＴ領域Ｒ１において、半導体部分２０の上部内には、一方向に延びる複数本のトレンチゲート電極１２が設けられている。トレンチゲート電極１２は、ｎ^＋＋形エミッタ層２６及びｐ形ベース層２５を上下方向に貫通し、その下端部はｎ⁻⁻形ベース層２４の上部内に位置している。トレンチゲート電極１２は、ポリシリコン又は金属により形成されている。また、トレンチゲート電極１２と、ｎ⁻⁻形ベース層２４、ｐ形ベース層２５及びｎ^＋＋形エミッタ層２６との間には、例えばシリコン酸化物又はシリコン窒化物からなるゲート絶縁膜３１が設けられている。これにより、トレンチゲート電極１２は、半導体部分２０からゲート絶縁膜３１によって絶縁されている。ゲート絶縁膜３１はトレンチゲート電極１２の上面も覆っている。

一方、ダイオード領域Ｒ２において、半導体部分２０の上部内には、複数本のトレンチエミッタ電極１３が設けられている。トレンチエミッタ電極１３はトレンチゲート電極１２と同じ方向に延びている。トレンチエミッタ電極１３は、ｐ形ベース層２５を上下方向に貫通し、その下端部はｎ⁻⁻形ベース層２４の上部内に位置している。トレンチエミッタ電極１３は、例えばポリシリコン又は金属により形成されている。また、トレンチエミッタ電極１３と、ｎ⁻⁻形ベース層２４及びｐ形ベース層２５との間には、例えばシリコン酸化物又はシリコン窒化物からなるゲート絶縁膜３２が設けられている。

半導体部分２０、トレンチゲート電極１２及びトレンチエミッタ電極１３の上方には、平板状のエミッタ電極１４が設けられている。エミッタ電極１４は例えば金属からなる。エミッタ電極１４はトレンチエミッタ電極１３と接続されている。なお、トレンチエミッタ電極１３が金属により形成されている場合は、トレンチエミッタ電極１３とエミッタ電極１４は一体的に形成されていてもよい。また、エミッタ電極１４はｐ形ベース層２５及びｎ^＋＋形エミッタ層２６に接し、従って、これらの層と接続されている。これに対して、エミッタ電極１４とトレンチゲート電極１２との間には、ゲート絶縁膜３１の一部が介在しているため、エミッタ電極１４はトレンチゲート電極１２とは接続されていない。

図１に示すように、半導体部分２０及びトレンチゲート電極１２の上方であって、ＩＧＢＴ領域Ｒ１の一端部には、ゲート電極１５が設けられている。トレンチゲート電極１２は、その長手方向の一端部において、ゲート電極１５と接続されている。ゲート電極１５の端面は、エミッタ電極１４の端面と隙間を介して対向している。上方から見て、エミッタ電極１４の面積はゲート電極１５の面積よりも大きい。半導体部分２０上であって、エミッタ電極１４及びゲート電極１５が配置されていない領域には、パッシベーション膜３０が設けられている。

そして、本実施形態に係る半導体装置１においては、ｎ^＋形バッファ層２３ｂの上面２３ｂ−ｕがｎ形バッファ層２３ａの上面２３ａ−ｕよりも上方に位置しているため、ダイオード領域Ｒ２におけるｎ^＋形バッファ層２３ｂとトレンチエミッタ電極１３との距離Ｌ２は、ＩＧＢＴ領域Ｒ１におけるｎ形バッファ層２３ａとトレンチゲート電極１２との距離Ｌ１よりも短い。

次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体装置１においては、ＩＧＢＴ領域Ｒ１において、コレクタ電極１１、ｐ^＋形コレクタ層２１、ｎ形バッファ層２３ａ、ｎ⁻⁻形ベース層２４、ｐ形ベース層２５、ｎ^＋＋形エミッタ層２６、エミッタ電極１４、トレンチゲート電極１２及びゲート絶縁膜３１により、ｐｎｐｎ構造を持つＩＧＢＴが形成されている。そして、ゲート電極１５を介してトレンチゲート電極１２の電位を制御することにより、コレクタ電極１１からエミッタ電極１４に流れる電流の大きさを制御することができる。ＩＧＢＴ領域Ｒ１において、非導通時において耐圧を担保する低濃度部分は、ｎ⁻⁻形ベース層２４におけるｎ形バッファ層２３ａとトレンチゲート電極１２との間の部分であり、その厚さは、ｎ形バッファ層２３ａとトレンチゲート電極１２との距離Ｌ１である。

また、ダイオード領域Ｒ２においては、ｎ^＋＋形カソード層２２、ｎ^＋形バッファ層２３ｂ及びｎ⁻⁻形ベース層２４がｎ形部分となり、ｐ形ベース層２５がｐ形部分となって、ｐｎダイオードが形成される。このｐｎダイオードは、コレクタ電極１１からエミッタ電極１４に流れる電流は遮断し、エミッタ電極１４からコレクタ電極１１に流れる電流は導通させる。すなわち、コレクタ電極１１はカソード電極として機能し、エミッタ電極１４及びトレンチエミッタ電極１３はアノード電極として機能する。そして、ダイオード領域Ｒ２において、逆バイアス電圧が印加されたときに耐圧を担保する低濃度部分は、ｎ⁻⁻形ベース層２４におけるｎ^＋形バッファ層２３ｂとトレンチエミッタ電極１３との間の部分であり、その厚さは、ｎ^＋形バッファ層２３ｂとトレンチエミッタ電極１３との距離Ｌ２である。

そして、本実施形態においては、ダイオード領域Ｒ２において耐圧を担保する距離Ｌ２が、ＩＧＢＴ領域Ｒ１において耐圧を担保する距離Ｌ１よりも短いため、ダイオード領域Ｒ２の耐圧はＩＧＢＴ領域Ｒ１の耐圧よりも低い。このため、コレクタ電極１１を正極としエミッタ電極１４を負極とする過大電圧が印加された場合に、ＩＧＢＴ領域Ｒ１よりも先にダイオード領域Ｒ２においてアバランシェ降伏が発生する。アバランシェ降伏が発生するとアバランシェ電流が流れ、電圧が緩和されるため、ＩＧＢＴ領域Ｒ１におけるアバランシェ降伏を回避することができる。このため、半導体装置１は、アバランシェ耐量の増加を可能とする。

これに対して、仮に、ＩＧＢＴ領域Ｒ１においてアバランシェ降伏が発生すると、ｐ形ベース層２５、ｎ形バッファ層２３ａ及びｎ⁻⁻形ベース層２４、ｐ^＋形コレクタ層２１からなる寄生ｐｎｐバイポーラトランジスタが局所的に導通し、導通した部分に電流が集中的に流れてしまう。この結果、ＩＧＢＴ領域Ｒ１が破壊される可能性がある。一方、ダイオード領域Ｒ２には寄生バイポーラトランジスタは存在しないため、ダイオード領域Ｒ２においてアバランシェ降伏が発生しても、寄生バイポーラトランジスタによって、より多くの電流が誘起されることはない。このため、ダイオード領域Ｒ２は破壊に至りにくい。このように、本実施形態によれば、信頼性が高い半導体装置を実現することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。
図３は、本実施形態に係る半導体装置を示す断面図である。
図３が示す断面は、図１に示すＡ−Ａ’線による断面に相当する。

図３に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図２参照）と比較して、ｎ形バッファ層２３ａ及びｎ^＋形バッファ層２３ｂの代わりに、ＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２の双方にわたって、単一のｎ形バッファ層２３が設けられている。

また、上下方向において、トレンチエミッタ電極４３がトレンチゲート電極１２よりも長く、従って、トレンチエミッタ電極４３の下端４３ｌがトレンチゲート電極１２の下端１２ｌよりも下方に位置している。このため、ｎ形バッファ層２３とトレンチエミッタ電極４３との距離Ｌ２は、ｎ形バッファ層２３とトレンチゲート電極１２との距離Ｌ１よりも短い。

本実施形態においても、ダイオード領域Ｒ２において耐圧を担保する距離Ｌ２が、ＩＧＢＴ領域Ｒ１において耐圧を担保する距離Ｌ１よりも短いため、ダイオード領域Ｒ２の耐圧はＩＧＢＴ領域Ｒ１の耐圧よりも低い。
本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。

（第３の実施形態）
次に、第３の実施形態について説明する。
図４は、本実施形態に係る半導体装置を示す断面図である。
図４が示す断面は、図１に示すＡ−Ａ’線による断面に相当する。

図４に示すように、本実施形態に係る半導体装置３においては、前述の第２の実施形態と同様に、ｎ形バッファ層２３ａ及びｎ^＋形バッファ層２３ｂの代わりに、単一のｎ形バッファ層２３が設けられている。また、本実施形態においては、ｐ形ベース層２５の厚さが、ＩＧＢＴ領域Ｒ１に配置された部分２５ａとダイオード領域Ｒ２に配置された部分２５ｂとで異なっており、部分２５ｂは部分２５ａよりも厚い。このため、部分２５ｂの下面２５ｂ−ｌは、部分２５ａの下面２５ａ−ｌよりも下方に位置しており、トレンチエミッタ電極１３の下端１３ｌよりも下方に位置している。

従って、ダイオード領域Ｒ２において、ｎ形バッファ層２３とｐ形ベース層２５の部分２５ｂとの距離Ｌ３は、ｎ形バッファ層２３とトレンチエミッタ電極１３との距離Ｌ２よりも短くなる。このため、半導体装置２のダイオード領域Ｒ２において、逆バイアス電圧が印加されたときの耐圧は、距離Ｌ２よりも距離Ｌ３により強く依存する。そして、距離Ｌ３は、ＩＧＢＴ領域Ｒ１において耐圧を担保する距離Ｌ１よりも短い

本実施形態においては、ダイオード領域Ｒ２において耐圧を担保する距離Ｌ３が、ＩＧＢＴ領域において耐圧を担保する距離Ｌ１よりも短いため、ダイオード領域Ｒ２の耐圧はＩＧＢＴ領域Ｒ１の耐圧よりも低い。これにより、ＩＧＢＴ領域Ｒ１よりも先にダイオード領域Ｒ２においてアバランシェ降伏が発生し、ＩＧＢＴ領域Ｒ１におけるアバランシェ降伏を防止することができる。このため、本実施形態に係る半導体装置３は、アバランシェ耐量が高い。
本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。

（第４の実施形態）
次に、第４の実施形態について説明する。
図５は、本実施形態に係る半導体装置を示す断面図である。
図５が示す断面は、図１に示すＡ−Ａ’線による断面に相当する。

図５に示すように、本実施形態に係る半導体装置４においては、前述の第２の実施形態と同様に、ＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２にわたって、単一のｎ形バッファ層２３が設けられている。また、ダイオード領域Ｒ２において、ｎ⁻⁻形ベース層２４とｐ形ベース層２５との間にｎ形バリア層２７が設けられている。ｎ形バリア層２７における実効的な不純物濃度は、ｎ⁻⁻形ベース層２４における実効的な不純物濃度よりも高い。

本実施形態によれば、ダイオード領域Ｒ２にｎ形バリア層２７が設けられているため、ダイオード領域Ｒ２におけるｎ⁻⁻形ベース層２４の厚さは、ｎ形バッファ層２３とｎ形バリア層２７との距離Ｌ５となる。ｎ⁻⁻形ベース層２４は耐圧を担保する低濃度部分として機能するため、ｎ⁻⁻形ベース層２４の厚さ、すなわち、距離Ｌ５が短いほど、ダイオード領域Ｒ２の耐圧は低くなる。一方、ＩＧＢＴ領域Ｒ１におけるｎ⁻⁻形ベース層２４の厚さは、ｎ形バッファ層２３とｐ形ベース層２５との距離Ｌ４であり、距離Ｌ４が短いほど、ＩＧＢＴ領域Ｒ１の耐圧は低くなる。そして、本実施形態においては、距離Ｌ５は距離Ｌ４よりも短いため、ダイオード領域Ｒ２の耐圧はＩＧＢＴ領域Ｒ１の耐圧よりも低い。
本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。

（第５の実施形態）
次に、第５の実施形態について説明する。
図６は、本実施形態に係る半導体装置を示す断面図である。
図６が示す断面は、図１に示すＡ−Ａ’線による断面に相当する。

図６に示すように、本実施形態に係る半導体装置５においては、前述の第４の実施形態に係る半導体装置４（図５参照）と比較して、ＩＧＢＴ領域Ｒ１において、ｎ⁻⁻形ベース層２４とｐ形ベース層２５との間にｎ⁻形バリア層２８が設けられている。ｎ⁻形バリア層２８の実効的な不純物濃度は、ｎ形バリア層２７の実効的な不純物濃度よりも低い。

本実施形態に係る半導体装置５においては、ｎ⁻形バリア層２８はｎ⁻⁻形ベース層２４と共に、ＩＧＢＴ領域Ｒ１において耐圧を担保する低濃度部分として機能する。このため、前述の第４の実施形態と同様に、ダイオード領域Ｒ２において耐圧を担保する距離Ｌ５は、ＩＧＢＴ領域Ｒ１において耐圧を担保する距離Ｌ４よりも短い。このため、ＩＧＢＴ領域Ｒ１よりも先にダイオード領域Ｒ２においてアバランシェ降伏が発生する。
本実施形態における上記以外の構成及び作用効果は、前述の第４の実施形態と同様である。

以上説明した実施形態によれば、アバランシェ耐量の増加を可能とする半導体装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１、２、３、４、５：半導体装置、１１：コレクタ電極、１２：トレンチゲート電極、１２ｌ：下端、１３：トレンチエミッタ電極、１３ｌ：下端、１４：エミッタ電極、１５：ゲート電極、２０：半導体部分、２１：ｐ^＋形コレクタ層、２２：ｎ^＋＋形カソード層、２３ａ：ｎ形バッファ層、２３ｂ：ｎ^＋形バッファ層、２４：ｎ⁻⁻形ベース層、２５：ｐ形ベース層、２５ａ：部分、２５ａ−ｌ：下面、２５ｂ：部分、２５ｂ−ｌ：下面、２６：ｎ^＋＋形エミッタ層、２７：ｎ形バリア層、２８：ｎ⁻形バリア層、３０：パッシベーション膜、３１：ゲート絶縁膜、３２：ゲート絶縁膜、４３：トレンチエミッタ電極、４３ｌ：下端、Ｌ１〜Ｌ５：距離、Ｒ１：ＩＧＢＴ領域、Ｒ２：ダイオード領域

Claims

第１電極と、
前記第１電極上の第１領域に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体層と、
前記第１電極上の第２領域に設けられ、前記第１電極と電気的に接続された第２導電形の第２半導体層と、
前記第１半導体層上及び前記第２半導体層上に設けられ、前記第２半導体層よりも低い第２導電形のキャリア濃度を有する第２導電形の第３半導体層と、
前記第３半導体層上に設けられ、前記第３半導体層よりも低い第２導電形のキャリア濃度を有する第２導電形の第４半導体層と、
前記第４半導体層上に設けられ、第１導電形の第５半導体層と、
前記第１領域において、前記第５半導体層上に設けられた第２導電形の第６半導体層と、
前記第４半導体層、前記第５半導体層及び第６半導体層に第１絶縁膜を介して対面し、前記第１領域に設けられた第２電極と、
前記第４半導体層及び前記第５半導体層に第２絶縁膜を介して対面し、前記第２領域に設けられた第３電極と、
前記第５半導体層、前記第６半導体層及び前記第３電極に接続された第４電極と、
を備え、
前記第３半導体層と前記第３電極との間の距離、及び前記第２領域における前記第３半導体層と前記第５半導体層との距離のうち、少なくとも一方は、前記第３半導体層と前記第２電極との距離よりも短く、
前記第３半導体層における前記第２領域に位置する部分の上面は、前記第３半導体層における前記第１領域に位置する部分の上面よりも上方に位置し、
前記第３半導体層における前記第２領域に位置する部分の不純物濃度は、前記第３半導体層における前記第１領域に位置する部分の不純物濃度よりも高い半導体装置。
前記第３電極の下端は、前記第２電極の下端よりも下方に位置する請求項１記載の半導体装置。
前記第５半導体層における前記第２領域に位置する部分の下面は、前記第３電極の下端よりも下方に位置し、前記第５半導体層における前記第１領域に位置する部分の下面よりも下方に位置している請求項１記載の半導体装置。