JP6426642B2

JP6426642B2 - 半導体装置

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Publication number: JP6426642B2
Application number: JP2016044433A
Authority: JP
Inventors: 達也西脇
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2016-03-08
Filing date: 2016-03-08
Publication date: 2018-11-21
Anticipated expiration: 2036-03-08
Also published as: JP2017162909A; US10121892B2; US20170263767A1

Description

本発明の実施形態は、半導体装置に関する。

ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、電力変換等の用途に用いられる。このような半導体装置について、耐圧は、高いことが望ましい。

特開２０１２−１８２１９９号公報

本発明が解決しようとする課題は、耐圧を向上できる半導体装置を提供することである。

実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１電極と、第１絶縁部と、第２絶縁部と、ゲート電極と、ゲート絶縁部と、を有する。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。
前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。
前記第１電極は、前記第１半導体領域に囲まれている。
前記第１絶縁部は、前記第１電極と前記第１半導体領域との間に設けられている。
前記第２絶縁部は、前記第１電極と前記第１半導体領域との間に設けられている。前記第２絶縁部は、前記第１絶縁部の上に位置する。前記第２絶縁部の誘電率は、前記第１絶縁部よりも高い。
前記ゲート電極は、前記第１電極の上に設けられている。
前記ゲート絶縁部は、前記第２半導体領域と前記ゲート電極との間に設けられている。
前記第１絶縁部は空隙を有する。
前記第１絶縁部は、前記第１半導体領域から前記第２半導体領域に向かう第１方向において、前記第１半導体領域と前記第１電極との間に設けられた第３絶縁層をさらに有する。前記第３絶縁層は、前記第１半導体領域および前記第１電極に接する。

第１実施形態に係る半導体装置の平面図である。第１実施形態に係る半導体装置の平面図である。第１実施形態に係る半導体装置の平面図である。第１実施形態に係る半導体装置の一部を表す断面図である。第１実施形態に係る半導体装置の一部を表す断面図である。第１実施形態に係る半導体装置の製造工程を表す工程断面図である。第１実施形態に係る半導体装置の製造工程を表す工程断面図である。第１実施形態に係る半導体装置の製造工程を表す工程断面図である。第１絶縁部および第２絶縁部の各点におけるｎ⁻形半導体領域１中の電界強度を表す模式図である。第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。第１実施形態の第２変形例に係る半導体装置の一部を表す断面図である。第１実施形態の第３変形例に係る半導体装置の一部を表す断面図である。第１実施形態の第４変形例に係る半導体装置の一部を表す断面図である。第２実施形態に係る半導体装置の平面図である。第２実施形態に係る半導体装置の平面図である。第２実施形態に係る半導体装置の一部を表す断面図である。第２実施形態に係る半導体装置の一部を表す断面図である。第２実施形態に係る半導体装置の製造工程を表す工程断面図である。第２実施形態に係る半導体装置の製造工程を表す工程断面図である。第２実施形態に係る半導体装置の製造工程を表す工程断面図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ⁻形半導体領域１からｐ形ベース領域２に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であり相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。
以下の説明において、ｎ^＋、ｎ⁻及びｐ^＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

（第１実施形態）
図１〜図５を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１〜図３は、第１実施形態に係る半導体装置１００の平面図である。
図４（ａ）は、図３のＡ−Ａ’断面図であり、図４（ｂ）は、図３のＢ−Ｂ’断面図である。
図５は、図３のＣ−Ｃ’断面図である。

なお、図２では、ゲート電極２０を表すために、絶縁層２５、ソース電極３２、およびゲートパッド３３の一部を透過させている。
同様に、図３では、フィールドプレート電極（以下、ＦＰ電極という）１０を表すために、絶縁層２５、ソース電極３２、およびゲートパッド３３の一部を透過させている。

半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１〜図５に表すように、半導体装置１００は、ｎ^＋形（第１導電形）ドレイン領域５、ｎ⁻形半導体領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ^＋形ソース領域３（第３半導体領域）、ｐ^＋形コンタクト領域４、ＦＰ電極１０（第１電極）、第１絶縁部１１、第２絶縁部１２、ゲート電極２０、ゲート絶縁部２１、絶縁層２５、ドレイン電極３１、ソース電極３２、およびゲートパッド３３を有する。

図１に表すように、ソース電極３２およびゲートパッド３３は、半導体装置１００の上面に、互いに離間して設けられている。半導体装置１００の上面の、ソース電極３２およびゲートパッド３３以外の部分は、絶縁層２５によって覆われている。

図２に表すように、ゲート電極２０は、Ｘ方向およびＹ方向において複数設けられ、それぞれがＹ方向に延びている。また、各ゲート電極２０は、ゲートパッド３３のＸ方向に延在した部分と、接続部Ｃ１を介して電気的に接続されている。

ゲート電極２０の下にはＦＰ電極１０の一部が設けられている。図３に表すように、ＦＰ電極１０は、ゲート電極２０と同様に、Ｘ方向およびＹ方向において複数設けられ、それぞれがＹ方向に延びている。また、ＦＰ電極１０は、接続部Ｃ２を介してソース電極３２と電気的に接続されている。

図４および図５に表すように、半導体装置１００の下面には、ドレイン電極３１が設けられている。
ｎ^＋形ドレイン領域５は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。
ｎ⁻形半導体領域１は、ｎ^＋形ドレイン領域５の上に設けられている。

ＦＰ電極１０は、ｎ⁻形半導体領域１に囲まれており、ｎ⁻形半導体領域１とＦＰ電極１０との間には、第１絶縁部１１および第２絶縁部１２が設けられている。第１絶縁部１１は、ＦＰ電極１０の下部の周りに設けられている。第２絶縁部１２はＦＰ電極１０の上部の周りに設けられ、第１絶縁部１１の上に位置している。
なお、半導体装置１００において、第１絶縁部１１は、空隙である。

ゲート電極２０は、第１電極部分１０ａの上に第２絶縁部１２を介して設けられている。
ｐ形ベース領域２は、ｎ⁻形半導体領域１の上であって、ゲート電極２０同士の間に設けられている。
ｎ^＋形ソース領域３およびｐ^＋形コンタクト領域４は、ｐ形ベース領域２の上に選択的に設けられている。
ゲート絶縁部２１は、ｐ形ベース領域２とゲート電極２０との間に設けられている。

ソース電極３２は、ｎ^＋形ソース領域３およびｐ^＋形コンタクト領域４の上に設けられ、これらの半導体領域と電気的に接続されている。ソース電極３２の一部は、ｎ^＋形ソース領域３とＸ方向において並んでおり、ｐ^＋形コンタクト領域４は、ソース電極３２の当該一部の下に設けられている。また、ゲート電極２０とソース電極３２との間には絶縁層２５が設けられ、これらの電極は電気的に分離されている。

ここで、図４および図５を用いて、ＦＰ電極１０およびゲート電極２０近傍の構造について、より具体的に説明する。
図５に表すように、ＦＰ電極１０は、第１電極部分１０ａおよび第２電極部分１０ｂを有する。
第１電極部分１０ａは、Ｙ方向に延びている。
第２電極部分１０ｂは、Ｚ方向に延び、ソース電極３２の接続部Ｃ２と接している。

ゲート電極２０は、Ｚ方向において、第１電極部分１０ａの一部と第２絶縁部１２を介して並んでいる。ゲートパッド３３の接続部Ｃ１は、第１電極部分１０ａの上に位置している。また、ゲート電極２０は、Ｙ方向において、第２電極部分１０ｂの上部と第２絶縁部１２を介して並んでいる。
このため、ＦＰ電極１０のＹ方向における長さは、ゲート電極２０のＹ方向における長さよりも長い。

図４および図５に表すように、ＦＰ電極１０の一部は、Ｘ方向およびＹ方向において、第１絶縁部１１の一部と、第１絶縁部１１の他の一部との間に設けられている。
このため、第１絶縁部１１のＸ方向における長さは、ＦＰ電極１０のＸ方向における長さよりも長い。また、第１絶縁部１１のＹ方向における長さは、ＦＰ電極１０のＹ方向における長さよりも長い。
図５に表すように、第１絶縁部１１の一部は、Ｘ方向において、第２電極部分１０ｂおよび第２絶縁部１２を介してゲート電極２０と並んでいてもよい。

ここで、半導体装置１００の動作について説明する。
ドレイン電極３１に、ソース電極３２に対して正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域２のゲート絶縁部２１近傍の領域にチャネル（反転層）が形成される。
その後、ゲート電極２０に印加される電圧が閾値未満になると、ＭＯＳＦＥＴがオフ状態となる。ＭＯＳＦＥＴがオン状態からオフ状態に切り替わった際、ｎ⁻形半導体領域１とｐ形ベース領域２のｐｎ接合面からｎ⁻形半導体領域１に向けて空乏層が広がる。同時に、ＦＰ電極１０とドレイン電極３１との間の電位差により、第１絶縁部１１とｎ⁻形半導体領域１との界面および第２絶縁部１２とｎ⁻形半導体領域１との界面からもｎ⁻形半導体領域１に向けて空乏層が広がる。ＦＰ電極１０によってｎ⁻形半導体領域１の空乏化が促進されることで、半導体装置の耐圧を向上させることができる。あるいは、半導体装置の耐圧が向上した分、ｎ⁻形半導体領域１のｎ形不純物濃度を高めることができ、半導体装置のオン抵抗を低減することができる。

次に、各構成要素の材料の一例を説明する。
ｎ⁻形半導体領域１、ｐ形ベース領域２、ｎ^＋形ソース領域３、ｐ^＋形コンタクト領域４、およびｎ^＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
半導体材料としてシリコンが用いられる場合、ｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
ＦＰ電極１０およびゲート電極２０は、ポリシリコンなどの導電材料を含む。
第２絶縁部１２、ゲート絶縁部２１、および絶縁層２５は、酸化シリコンなどの絶縁材料を含む。第２絶縁部１２の絶縁材料は、第２絶縁部１２の誘電率が、第１絶縁部１１の誘電率よりも高くなるように選択される。
ドレイン電極３１、ソース電極３２、およびゲートパッド３３は、アルミニウムなどの金属を含む。

次に、半導体装置１００の製造方法の一例について、図６〜図８を用いて説明する。
図６〜図８は、第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
なお、図６（ａ）〜図８（ｄ）の各図において、左側は、図３のＡ−Ａ’線が付された位置の一部における製造工程を表し、右側は、図３のＢ−Ｂ’線が付された位置の一部における製造工程を表している。

まず、ｎ^＋形半導体層５ａとｎ⁻形半導体層１ａとを有する半導体基板を用意する。次に、ｎ⁻形半導体層１ａの表面に、Ｙ方向に延びる複数のトレンチＴを形成する。続いて、ｎ⁻形半導体層１ａを熱酸化することで、トレンチＴの内壁およびｎ⁻形半導体層１ａの上面に沿って絶縁層ＩＬ１を形成する（図６（ａ））。

次に、絶縁層ＩＬ１の上に導電層を形成する。この導電層の上面を選択的にエッチバックすることで、第１電極部分１０ａおよび第２電極部分１０ｂを有するＦＰ電極１０が形成される（図６（ｂ））。

次に、第１電極部分１０ａに接する絶縁層ＩＬ１の上端の位置が、ＦＰ電極１０の上面の位置よりも低くなるまで、絶縁層ＩＬ１をエッチバックする。続いて、絶縁層ＩＬ１およびＦＰ電極１０の上に、トレンチＴの内部を埋め込む絶縁層ＩＬ２を形成する（図６（ｃ））。このとき、絶縁層ＩＬ２の形成に用いる絶縁材料は、後の工程で絶縁層ＩＬ１を選択的にエッチングできるように選択される。一例として、絶縁層ＩＬ１が窒化シリコンを含む場合、絶縁層ＩＬ２には酸化シリコンを用いることができる。

次に、絶縁層ＩＬ２の一部を除去し、ｎ⁻形半導体層１ａの上面およびトレンチＴの内壁の一部を露出させる。続いて、露出したｎ⁻形半導体層１ａの上面およびトレンチＴの内壁を熱酸化する。これらの工程により、ＦＰ電極１０の上面に沿う絶縁層ＩＬ２と、トレンチＴの内壁に沿う絶縁層ＩＬ３と、が形成される（図６（ｄ））。

次に、絶縁層ＩＬ２およびＩＬ３の上に導電層を形成し、この導電層の上面をエッチバックすることで、第１電極部分１０ａの上にゲート電極２０を形成する（図７（ａ））。続いて、絶縁層ＩＬ３の一部を除去し、第２電極部分１０ｂの周りに設けられた絶縁層ＩＬ１の上面を露出させる（図７（ｂ））。

次に、ウェットエッチングにより、先の工程において露出した絶縁層ＩＬ１を除去しつつ、トレンチＴの内部に薬液を進入させる。この工程により、ＦＰ電極１０とｎ⁻形半導体層１ａとの間の絶縁層ＩＬ１が除去され、ＦＰ電極１０とｎ⁻形半導体層１ａとの間に空隙（第１絶縁部１１）が形成される（図７（ｃ））。一例として、絶縁層ＩＬ１が窒化シリコンを含み、絶縁層ＩＬ２が酸化シリコンを含む場合、リン酸を用いたウェットエッチングにより、絶縁層ＩＬ２に対して絶縁層ＩＬ１を選択的に除去することができる。

次に、ｎ⁻形半導体層１ａの上面に絶縁層ＩＬ４を形成する。絶縁層ＩＬ４により、ＦＰ電極１０とｎ⁻形半導体層１ａとの間に形成された空隙が塞がれる（図７（ｄ））。このとき、後の工程において、この空隙における気体の熱膨張による基板の反りや絶縁層ＩＬ４の破損などを抑制するため、絶縁層ＩＬ４を減圧雰囲気中で形成してもよい。この場合、当該空隙の気圧は、大気圧未満となる。

次に、絶縁層ＩＬ４の一部を除去し、ゲート電極２０と隣りあうｎ⁻形半導体層１ａの上面を露出させる（図８(ａ)）。続いて、露出したｎ⁻形半導体層１ａの上面にｐ形不純物およびｎ形不純物を順次イオン注入し、ｐ形ベース領域２およびｎ^＋形ソース領域３を形成する。続いて、ｎ^＋形ソース領域３を貫通し、ｐ形ベース領域２に達する開口ＯＰを形成する（図８（ｂ））。

次に、開口ＯＰを通してｐ形ベース領域２の一部にｐ形不純物をイオン注入し、ｐ^＋形コンタクト領域４を形成する。続いて、絶縁層ＩＬ４に開口を形成し、第２電極部分１０ｂの上面を露出させる。続いて、ｎ^＋形ソース領域３、ｐ^＋形コンタクト領域４、および絶縁層ＩＬ４を覆う金属層を形成し、この金属層をパターニングすることで、ソース電極３２と、ゲートパッド３３（図８に不図示）と、が形成される（図８（ｃ））。

次に、ｎ^＋形半導体層５ａが所定の厚みになるまで、ｎ^＋形半導体層５ａの裏面を研削する。その後、ｎ^＋形半導体層５ａ上に金属層を形成することで、ドレイン電極３１を形成する（図８（ｄ））。
以上の工程により、図１〜図５に表す半導体装置１００が得られる。

なお、上述した製造方法について、各絶縁層および各導電層の形成には、ＣＶＤ(Chemical Vapor Deposition)法を用いることができる。各金属層の形成には、ＰＶＤ(Physical Vapor Deposition)法やめっき法を用いることができる。
また、各絶縁層および各導電層のエッチングには、特に説明の無い限り、ウェットエッチングや、ＲＩＥ(Reactive Ion Etching)法、ＣＤＥ(Chemical Dry Etching)法などを適宜選択して用いることができる。

ここで、本実施形態による作用および効果について説明する。
既に述べた通り、半導体装置がオン状態からオフ状態に切り替わった際、ＦＰ電極１０の周りに設けられた絶縁部とｎ⁻形半導体領域１との界面およびｐｎ接合面からｎ⁻形半導体領域１に向けて、空乏層が広がる。そして、ｎ⁻形半導体領域１に空乏層が十分に広がると、絶縁部とｎ⁻形半導体領域１との界面およびｐｎ接合面における電界強度が上昇していく。このとき、絶縁部の厚みが薄いと、電界強度がｎ⁻形半導体領域１の臨界電界を超え、ブレークダウンが発生し、半導体装置の耐圧が低下してしまう。その一方で、絶縁部の厚みが厚いと、ｎ⁻形半導体領域１に向けて空乏層が広がりにくくなり、半導体装置の耐圧が低下する。従って、絶縁部は、ｎ⁻形半導体領域１におけるブレークダウンが生じない範囲で、可能な限り薄いことが望ましい。

本実施形態に係る半導体装置では、ＦＰ電極１０とｎ⁻形半導体領域１との間に、第１絶縁部１１として空隙が形成されている。空気中または真空中の誘電率は、酸化シリコン層や窒化シリコン層などの誘電率よりも低い。このため、第１絶縁部１１として空隙を形成することで、ｎ⁻形半導体領域１におけるブレークダウンを抑制し、半導体装置の耐圧を保持するために必要な第１絶縁部１１の厚みを薄くすることができる。具体的には、空気中または真空の比誘電率をｋ０、酸化シリコン層または窒化シリコン層の比誘電率をｋｉとした場合、第１絶縁部１１を酸化シリコン層または窒化シリコン層から空隙にすることで、第１絶縁部１１の厚みをｋ０／ｋｉ倍にすることができる。第１絶縁部１１を薄くすることで、単位面積あたりのゲート電極２０の数を増加させ、半導体装置のオン抵抗を低減することが可能となる。あるいは、半導体装置のオン抵抗の増加を抑えつつ、半導体装置を小型化することが可能となる。

また、本実施形態によれば、半導体装置の耐圧を向上させることも可能である。この点について、図９を用いて説明する。
図９は、第１絶縁部１１および第２絶縁部１２の各点におけるｎ⁻形半導体領域１中の電界強度を表す模式図である。
なお、図９の右側のグラフにおいて、横軸は電界強度を表し、縦軸はそれぞれの絶縁部中のＺ方向における位置を表している。また、当該グラフにおいて、実線は、本実施形態に係る半導体装置における電界強度分布を表している。破線は、ＦＰ電極１０とｎ⁻形半導体領域１との間に酸化シリコン層が一様に設けられた、従来技術に係る半導体装置の電界強度分布を表している。

本実施形態に係る半導体装置では、ＦＰ電極１０とｎ⁻形半導体領域１との間に第１絶縁部１１および第２絶縁部１２が設けられている。そして、第２絶縁部１２の誘電率は、第１絶縁部１１の誘電率よりも高い。このように、誘電率が互いに異なる絶縁部が設けられている場合、図９に表すように、これらの絶縁部の間の電界強度を高めることができる。半導体装置の耐圧は、各点の電界強度を積算した値であるため、第１絶縁部１１と第２絶縁部１２との間の電界強度を高めることで、従来技術に係る半導体装置に比べて、半導体装置の耐圧を向上させることが可能となる。あるいは、半導体装置の耐圧が向上した分、ｎ⁻形半導体領域１のｎ形不純物濃度を高め、半導体装置のオン抵抗を低減することができる。

すなわち、本実施形態の一例によれば、半導体装置のオン抵抗を低減しつつ、耐圧を向上させることが可能となる。

なお、本実施形態に係る半導体装置は、上述したものに限られない。
以下では、図１０〜図１３を用いて、本実施形態の変形例に係る半導体装置を説明する。以下の変形例に係る半導体装置では、ＦＰ電極１０やゲート電極２０、ソース電極３２、ゲートパッド３３などの配置は、例えば半導体装置１００と同様である。各図において、（ａ）は、図３のＡ−Ａ’断面図に相当し、（ｂ）は、図３のＢ−Ｂ’断面図に相当する。

（第１変形例）
図１０は、第１実施形態の第１変形例に係る半導体装置１１０の一部を表す断面図である。
半導体装置１１０では、第１絶縁部１１は、絶縁材料を含む絶縁層である。このため、第１絶縁部１１の絶縁破壊を抑制するために求められる第１絶縁部１１の厚みは、第１絶縁部１１が空隙である場合に比べて増加する。
ただし、第１絶縁部１１の誘電率は、第２絶縁部１２の誘電率よりも低い。このため、本変形例によれば、図９に表したように、第１絶縁部１１と第２絶縁部１２との間の電界強度を高めることができる。すなわち、本変形例によっても、従来技術に係る半導体装置に比べて、半導体装置の耐圧を向上させることが可能である。

（第２変形例）
図１１は、第１実施形態の第２変形例に係る半導体装置１２０の一部を表す断面図である。
半導体装置１２０では、第１絶縁部１１が、絶縁層１１ａ（第１絶縁層）と、絶縁層１１ｂ（第２絶縁層）と、空隙１１ｃと、を有する。絶縁層１１ａは、ｎ⁻形半導体領域１と空隙１１ｃとの間に設けられている。絶縁層１１ｂは、ＦＰ電極１０と空隙１１ｃとの間に設けられている。絶縁層１１ａは、空隙１１ｃに面したｎ⁻形半導体領域１の表面を覆っており、絶縁層１１ｂは、空隙１１ｃに面したＦＰ電極１０の表面を覆っている。

絶縁層１１ａおよび１１ｂは、図７（ｃ）に表す工程で絶縁層ＩＬ１を除去した後、当該工程によって露出したｎ⁻形半導体領域１およびＦＰ電極１０の表面を酸化させることで、形成できる。

このような構成によれば、ＦＰ電極１０およびｎ⁻形半導体領域１の表面準位によるリーク電流を低減することが可能となる。また、第１絶縁部１１は、空隙１１ｃを有するため、第１絶縁部１１全体の誘電率は、第２絶縁部１２の誘電率よりも低い。このため、本変形例によっても、半導体装置１００と同様に、第１絶縁部１１と第２絶縁部１２との間の電界強度を高め、半導体装置の耐圧を向上させることが可能である。

（第３変形例）
図１２は、第１実施形態の第３変形例に係る半導体装置１３０の一部を表す断面図である。
半導体装置１３０では、第１絶縁部１１が、空隙１１ｃと、絶縁層１１ｄ（第３絶縁層）と、を有する。絶縁層１１ｄは、Ｚ方向においてｎ⁻形半導体領域１とＦＰ電極１０との間に設けられ、これらに接している。すなわち、ＦＰ電極１０は、絶縁層１１ｄを介してｎ⁻形半導体領域１の上に載置されている。

本変形例によれば、ＦＰ電極１０が絶縁層１１ｄによって支持されているため、ＦＰ電極１０が第２絶縁部１２から剥離し、ｎ⁻形半導体領域１上に落下する可能性を低減することが可能となる。また、本変形例においても、第１絶縁部１１全体の誘電率は、第２絶縁部１２の誘電率よりも低いため、半導体装置の耐圧を向上させることが可能である。

また、本変形例において、絶縁層１１ｄにおける絶縁破壊を抑制するために、絶縁層１１ｄのＺ方向における厚みＴ１は、空隙１１ｃのＸ方向における寸法Ｄ１（ＦＰ電極１０とｎ⁻形半導体領域１との間のＸ方向における距離）よりも厚いことが望ましい。
より具体的には、絶縁層１１ｄの比誘電率をｋｉ、空隙１１ｃの比誘電率をｋ０としたとき、Ｔ１＞Ｄ１×ｋｉ／ｋ０の関係であることが望ましい。

（第４変形例）
図１３は、第１実施形態の第４変形例に係る半導体装置１４０の一部を表す断面図である。
半導体装置１００〜１２０では、ＦＰ電極１０がソース電極３２と電気的に接続されていた。これに対して、半導体装置１３０では、ＦＰ電極１０とゲート電極２０が一体に設けられており、ＦＰ電極１０にはゲート電圧が印加される。
半導体装置１３０の構造においても、半導体装置がオン状態からオフ状態に切り替わった際、ゲート電極２０とドレイン電極３１との間の電位差により、第１絶縁部１１とｎ⁻形半導体領域１との界面からｎ⁻形半導体領域１に向けて空乏層が広がる。
このため、本変形例によれば、半導体装置１００と同様に、第１絶縁部１１を薄くすることができ、半導体装置のオン抵抗を低減することが可能となる。また、第１絶縁部１１と第２絶縁部１２との間の電界強度を高め、半導体装置の耐圧を向上させることができる。

（第２実施形態）
図１４〜図１７を用いて、第２実施形態に係る半導体装置の一例について説明する。
半導体装置２００は、主にＦＰ電極１０の構造について、半導体装置１００と差異を有する。

図１４および図１５は、第２実施形態に係る半導体装置２００の平面図である。
図１６（ａ）は、図１５のＡ−Ａ’断面図であり、図１６（ｂ）は、図１５のＢ−Ｂ’断面図である。
図１７は、図１５のＣ−Ｃ’断面図である。

なお、図１４では、ゲート電極２０を表すために、絶縁層２５、ソース電極３２、およびゲートパッド３３の一部を透過させている。
同様に、図１５では、ＦＰ電極１０を表すために、絶縁層２５、ソース電極３２、およびゲートパッド３３の一部を透過させている。また、図１５では、第１電極部分１０ａおよび第２電極部分１０ｂの図示のために、接続部Ｃ２の一部が省略されている。

半導体装置２００において、図１４に表すように、ゲート電極２０はＹ方向に延び、接続部Ｃ１においてゲートパッド３３と電気的に接続されている。

図１５〜図１７に表すように、ＦＰ電極１０は、第１電極部分１０ａと、第２電極部分１０ｂと、を有する。第１電極部分１０ａは、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。第２電極部分１０ｂは、Ｘ方向において第１電極部分１０ａ同士の間に設けられ、第１電極部分１０ａと接している。また、第２電極部分１０ｂは接続部Ｃ２に接しており、ＦＰ電極１０はソース電極３２と電気的に接続されている。
図１７に表すように、第２電極部分１０ｂの一部は、Ｘ方向において、ゲート電極２０同士の間に位置している。

次に、半導体装置２００の製造方法の一例について、図１８〜図２０を用いて説明する。
図１８〜図２０は、第２実施形態に係る半導体装置の製造工程を表す工程断面図である。
なお、図１８（ａ）〜図２０（ｂ）の各図において、左側は、図１５のＣ−Ｃ’線が付された位置の一部における製造工程を表し、右側は、図１５のＢ−Ｂ’線が付された位置の一部における製造工程を表している。

まず、ｎ⁻形半導体層１ａの表面にトレンチＴを形成する。このとき、トレンチＴは、図１５に表すＦＰ電極１０の形状に応じて形成される。続いて、トレンチＴの内壁に絶縁層ＩＬ１を形成する（図１８（ａ））。

次に、絶縁層ＩＬ１の上に導電層を形成する。この導電層の上面を選択的にエッチバックすることで、第１電極部分１０ａおよび第２電極部分１０ｂを有するＦＰ電極１０が形成される（図１８（ｂ））。続いて、絶縁層ＩＬ２を形成する（図１８（ｃ））。この絶縁層ＩＬ２の一部を除去し、露出したｎ⁻形半導体層１ａの表面に沿って絶縁層ＩＬ３を形成する（図１８（ｄ））。

次に、第１電極部分１０ａの上にゲート電極２０を形成する（図１９（ａ））。続いて、絶縁層ＩＬ３の一部を除去し、第２電極部分１０ｂの周りに設けられた絶縁層ＩＬ１の上面を露出させる。続いて、絶縁層ＩＬ１を除去することで、ＦＰ電極１０とｎ⁻形半導体層１ａとの間に空隙（第１絶縁部１１）が形成される（図１９（ｂ））。

次に、空隙を塞ぐ絶縁層ＩＬ４を形成する（図１９（ｃ））。続いて、絶縁層ＩＬ４の一部を除去し、ｎ⁻形半導体層１ａの上面にｐ形ベース領域２およびｎ^＋形ソース領域３を形成する（図１９（ｄ））。

次に、ｐ形ベース領域２に達する開口を形成し、ｐ形ベース領域２の一部にｐ^＋形コンタクト領域４を形成する。続いて、絶縁層ＩＬ４の一部を除去して第２電極部分１０ｂの上面を露出させた後、ソース電極３２と、ゲートパッド３３（不図示）と、を形成する（図２０（ａ））。その後、ｎ^＋形半導体層５ａの裏面を研削し、ドレイン電極３１を形成する（図２０（ｂ））。
以上の工程により、図１４〜図１７に表す半導体装置２００が得られる。

１６および図１７に表すように、第２電極部分１０ｂの上部は、第２絶縁部１２および絶縁層２５に囲まれており、これらの接触面積は、第１電極部分１０ａと第２絶縁部１２との接触面積よりも大きい。すなわち、第２電極部分１０ｂは、第２絶縁部１２および絶縁層２５によって、第１電極部分１０ａに比べてより強固に支持されている。この第２電極部分１０ｂを、第１電極部分１０ａ同士の間に複数設けることで、ＦＰ電極１０が第２絶縁部１２から剥離し、ｎ⁻形半導体領域１に接する可能性を低減することが可能となる。

さらに、本実施形態によれば、第１実施形態と同様に、第１絶縁部１１を薄くすることができ、半導体装置のオン抵抗を低減することができる。また、第１絶縁部１１として空隙が形成されているため、第１絶縁部１１と第２絶縁部１２との間の電界強度を高め、半導体装置の耐圧を向上させることができる。

なお、以上で説明した第２実施形態に係る半導体装置に対して、第１実施形態の各変形例と同様の構成を適用することも可能である。

また、本実施形態に係る半導体装置の製造方法では、図１９（ａ）および図１９（ｂ）に表したように、第２電極部分１０ｂの外周からトレンチＴ内部に薬液を流し込み、絶縁層ＩＬ１を除去している。第２電極部分１０ｂは、第１電極部分１０ａ同士の間に複数設けられているため、第２電極部分１０ｂの外周から薬液を流入させることで、ｎ⁻形半導体領域１とＦＰ電極１０との間の絶縁層ＩＬ１の除去が容易となる。
すなわち、本実施形態に係る半導体装置の製造方法によれば、第１実施形態に係る半導体装置の製造方法に比べて、より容易に、ｎ⁻形半導体領域１とＦＰ電極１０との間に空隙を形成することが可能となる。

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ^＋形ドレイン領域５、ｎ⁻形半導体領域１、ｐ形ベース領域２、ｎ^＋形ソース領域３、ｐ^＋形コンタクト領域４、ＦＰ電極１０、第１絶縁部１１、第２絶縁部１２、ゲート電極２０、ゲート絶縁部２１、絶縁層２５、ドレイン電極３１、ソース電極３２、ゲートパッド３３などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１００〜１４０、２００…半導体装置、１…ｎ⁻形半導体領域、２…ｐ形ベース領域、３…ｎ^＋形ソース領域、４…ｐ^＋形コンタクト領域、５…ｎ^＋形ドレイン領域、１０…ＦＰ電極、１１…第１絶縁部、１２…第２絶縁部、２０…ゲート電極、２１…ゲート絶縁部、３１…ドレイン電極、３２…ソース電極、３３…ゲートパッド

Claims

第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域に囲まれた第１電極と、
前記第１電極と前記第１半導体領域との間に設けられた第１絶縁部と、
前記第１電極と前記第１半導体領域との間に設けられ、前記第１絶縁部の上に位置し、前記第１絶縁部よりも高い誘電率を有する第２絶縁部と、
前記第１電極の上に設けられたゲート電極と、
前記第２半導体領域と前記ゲート電極との間に設けられたゲート絶縁部と、
を備え、
前記第１絶縁部は空隙を有し、
前記第１絶縁部は、前記第１半導体領域から前記第２半導体領域に向かう第１方向において前記第１半導体領域と前記第１電極との間に設けられた第３絶縁層をさらに有し、
前記第３絶縁層は、前記第１半導体領域および前記第１電極に接する半導体装置。
前記第１絶縁部は、前記第１半導体領域と前記空隙との間に設けられた第１絶縁層をさらに有する請求項１記載の半導体装置。
前記第１絶縁部は、前記第１電極と前記空隙との間に設けられた第２絶縁層をさらに有する請求項１または２に記載の半導体装置。
前記第１電極は、第１部分および第２部分を有し、
前記第２部分の上端は、前記第１部分の上端よりも上方に位置し、
前記第１部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向において複数設けられ、
前記複数の第１部分のそれぞれは、前記第１方向に対して垂直であり、前記第２方向と交差する第３方向に延び、
前記第２部分は、前記第２方向において前記第１部分同士の間に設けられた請求項１〜３のいずれか１つに記載の半導体装置。