JP6466722B2 - 配線基板 - Google Patents

Description

本発明は、半導体集積回路素子等の半導体素子を搭載するために用いられる配線基板に関するものである。

半導体素子を搭載するための配線基板の従来例を図２に示す。従来の配線基板４０は、コア基板２１の上下面にビルドアップ部２２を積層して成る。

コア基板２１は、コア絶縁層２３とコア導体層２４とコアビア導体２５により構成されている。コア絶縁層２３とコア導体層２４とは、交互に積層されている。コア導体層２４は、コア絶縁層２３の表面に埋入されている。各コア絶縁層２３には、コアビアホール２３ａが形成されている。コアビア導体２５は、各コア絶縁層２３のコアビアホール２３ａの内部を充填している。コアビア導体２５は、その上下端がコア導体層２４に接している。これにより、コア絶縁層２３を挟んで上下に位置するコア導体層２４同士がコアビア導体２５を介して電気的に接続されている。

ビルドアップ部２２は、ビルドアップ絶縁層２６とビルドアップ導体層２７とソルダーレジスト層２８とにより構成されている。ビルドアップ絶縁層２６とビルドアップ導体層２７とは交互に積層されている。さらにビルドアップ絶縁層２６とビルドアップ導体層２７の最表面にはソルダーレジスト層２８が被着されている。各ビルドアップ絶縁層２６には、多数のビルドアップビアホール２６ａが形成されている。ビルドアップ導体層２７は、ビルドアップビアホール２６ａ内を充填するようにして各ビルドアップ絶縁層２６の表面に被着されている。ビルドアップビアホール２６ａ内に充填されたビルドアップ導体層２７は、ビルドアップビア導体２９を形成している。このビルドアップビア導体２９により、ビルドアップ絶縁層２６を挟んで上下に位置するビルドアップ導体層２７同士またはビルドアップ導体層２６とコア導体層２４とが電気的に接続されている。上面側のソルダーレジスト層２８は、ビルドアップ導体層２７の一部を半導体素子接続パッド３０として露出させる開口部２８ａを有している。半導体素子接続パッド３０には、半導体素子Ｓの電極Ｔが接続される。下面側のソルダーレジスト層２８は、ビルドアップ導体層２７の一部を外部接続パッド３１として露出させる開口部２８ｂを有している。外部接続パッド３１は、外部電気回路基板の配線導体に接続される。

半導体素子接続パッド３０は、上面側の最表層のビルドアップ絶縁層２６の上面中央部に二次元的な並びに配列されている。半導体素子接続パッド３０の並びは、その外周側に位置する複数の外周側列およびその内側に位置する複数の内周側列を有している。なお、ここでいう外周側列と内周側列とは、両者の相対的な位置関係を表しており、絶対的な列数を規定するものではない。例えば、外周側列と内周側列とを合せて５つの列がある場合、そのうちの外周側の２列を外周側列とし、その内側３列を内周側列としてもよく、あるいは外周側の３列を外周側列とし、その内側２列を内周側列としてもよい。この従来の配線基板４０の場合、外周側の２列を外周側列とし、それよりも内側の列を内周側列とする。

外部接続パッド３１は、下面側の最表層のビルドアップ絶縁層２６の下面中央部および下面外周部にわたる領域に二次元的な並びに配列されている。なお、ここでいう中央部と外周部とは、両者の相対的な位置関係を表しており、絶対的な位置を規定するものではない。この従来の配線基板４０の場合、下面側の最表層のビルドアップ絶縁層２６の下面のうち、上述した半導体素子接続パッド３０の並びの内周側列よりも外周側の領域を下面外周部とする。

半導体素子接続パッド３０には、半導体素子Ｓの信号用の電極Ｔに接続される信号用の半導体素子接続パッド３０Ｓと、半導体素子Ｓの接地用の電極Ｔに接続される接地用の半導体素子接続パッド３０Ｇと、半導体素子Ｓの電源用の電極Ｔに接続される電源用の半導体素子接続パッド３０Ｐとがある。一般的に、信号用の半導体素子接続パッド３０Ｓは、半導体素子接続パッド３０の配列の中の外周側列に多く、内周側列に少なく配置されている。逆に、接地用の半導体素子接続パッド３０Ｇおよび電源用の半導体素子接続パッド３０Ｐは、半導体素子接続パッド３０の配列の中の内周側列に多く、外周側列に少なく配置されている。

また、外部接続パッド３１には、信号用の半導体素子接続パッド３０Ｓに電気的に接続された信号用の外部接続パッド３１Ｓと、接地用の半導体素子接続パッド３０Ｇに電気的に接続された接地用の外部接続パッド３１Ｇと、電源用の半導体素子接続パッド３０Ｐに電気的に接続された電源用の外部接続パッド３１Ｐとがある。一般的に、信号用の外部接続パッド３１Ｓは、下面側の最表層のビルドアップ絶縁層２６の下面外周部に多く配置されている。逆に、接地用の外部接続パッド３１Ｇおよび電源用の外部接続パッド３１Ｐは、下面側の最表層のビルドアップ絶縁層２６の下面中央部に多く配置されている。

信号用の半導体素子接続パッド３０Ｓと信号用の外部接続パッド３１Ｓとは、上面側のビルドアップ絶縁層２６の表面に設けられたビルドアップ導体層２７から成る帯状の引出配線３２ａや、上面側のコア絶縁層２３の表面に設けられたコア導体層２４から成る帯状の引出配線３２ｂを介して接続されている。接地用の半導体素子接続パッド３０Ｇや電源用の半導体素子接続パッド３０Ｐと接地用の外部接続パッド３１Ｇや電源用の外部接続パッド３１Ｐとは、上面側および下面側のビルドアップ絶縁層２６の表面に設けられたビルドアップ導体層２７から成るベタ状配線３３ａやコア絶縁層２３の表面に設けられたコア導体２４から成るベタ状配線３３ｂを介して接続されている。

しかしながら、この従来の配線基板４０によると、引出配線３２ｂが設けられたコア導体層２４に電源用または接地用のベタ状配線３３ｂを設けた場合、そのベタ状配線３３ｂ内における電流経路が引出配線３２ｂにより分断されたり、十分な面積のベタ状配線３３ｂを設けることが困難だったりする。そのため、半導体素子Ｓに十分な電源供給ができずに半導体素子Ｓを良好に作動させることができないことがあった。

特開２０１３−３０５１６号公報

本発明が解決しようとする課題は、搭載する半導体素子に対して十分な電源供給が可能であり、それにより搭載する半導体素子を良好に作動させることが可能な配線基板を提供することにある。

本発明の配線基板は、表面にコア導体層が埋入されたコア絶縁層が上下に複数層積層されているとともに前記各コア絶縁層を貫通するコアビア導体により上下の前記コア導体層同士を電気的に接続して成るコア基板と、該コア基板の上下面に、表面にビルドアップ導体層が被着されたビルドアップ絶縁層が複数層積層されているとともに前記各ビルドアップ絶縁層を貫通するビルドアップビア導体により上下の前記ビルドアップ導体層同士または前記ビルドアップ導体層と前記コア導体層とを電気的に接続して成るビルドアップ部と
を具備し、最上層の前記ビルドアップ絶縁層の上面中央部に、前記ビルドアップ導体層から成る複数の半導体素子接続パッドが、それぞれに信号用の半導体素子接続パッドを含む複数の外周側列および複数の内周側列を有する二次元的な並びで配列されているとともに、最下層の前記ビルドアップ絶縁層の下面の中央部および外周部に、最下層の前記ビルドアップ配線導体から成る複数の外部接続パッドが、前記外周部に複数の号用の外部接続パッドを含む二次元的な並びで配列されて成る配線基板であって、前記外周側列の信号用の半導体素子接続パッドは、コア基板よりも上面側のビルドアップ絶縁層の表面を、該外周側列の信号用の半導体素子接続パッドの直下の位置から外周部の前記信号用の外部接続パッドの直上の位置まで延在する前記ビルドアップ導体層から成る帯状の引出配線を介して前記信号用の外部接続パッドに接続されており、前記内周側列の信号用の半導体素子接続パッドは、コア基板よりも下面側のビルドアップ絶縁層の表面を該内周側列の信号用の半導体素子接続パッドの直下の位置から外周部の前記信号用の外部接続パッドの直上の位置まで延在する前記ビルドアップ導体層から成る帯状の引出配線を介して前記信号用の外部接続パッドに接続されていることを特徴とするものである。

本発明の配線基板によれば、半導体素子接続パッドの配列における外周側列の信号用の半導体素子接続パッドは、コア基板よりも上面側のビルドアップ絶縁層の表面を、外周側列の信号用の半導体素子接続パッドの直下の位置から外周部の信号用の外部接続パッドの直上の位置まで延在するビルドアップ導体層から成る帯状の引出配線を介して信号用の外部接続パッドに接続されており、半導体素子接続パッドの配列における内周側列の信号用の半導体素子接続パッドは、コア基板よりも下面側のビルドアップ絶縁層の表面を内周側列の信号用の半導体素子接続パッドの直下の位置から外周部の信号用の外部接続パッドの直上の位置まで延在するビルドアップ導体層から成る帯状の引出配線を介して信号用の外部接続パッドに接続されていることから、コア導体層においては、信号用の帯状の引出配線が接地用や電源用のベタ状配線の電流経路を分断することがない。また、接地用や電源用のベタ状配線を半導体素子により近い側により多く配置することができる。したがって、搭載する半導体素子に対して十分な電源供給が可能であり、それにより搭載する半導体素子を良好に作動させることが可能な配線基板を提供することができる。

図１は、本発明の配線基板の実施形態例を示す概略断面図である。 図２は、従来の配線基板の概略断面図である。

次に、本発明の配線基板の実施形態例について図１を参照して説明する。図１に示すように、本例の配線基板２０は、コア基板１の上下面にビルドアップ部２を積層して成る。

コア基板１は、コア絶縁層３とコア導体層４とコアビア導体５とにより構成されている。コア絶縁層３とコア導体層４とは、交互に積層されている。コア導体層４は、コア絶縁層３の表面に埋入されている。各コア絶縁層３には、コアビアホール３ａが形成されている。コアビア導体５は、各コア絶縁層３のコアビアホール３ａの内部を充填している。コアビア導体５は、その上下端がコア導体層４に接している。これにより、コア絶縁層３を挟んで上下に位置するコア導体層４同士がコアビア導体５を介して電気的に接続されている。

コア絶縁層３は、ガラスクロス等の耐熱性繊維基材にアリル変性ポリフェニレンエーテル樹脂等の熱硬化性樹脂を含浸させ硬化させて成る。コア絶縁層３の厚みは、１００〜２００μｍ程度である。コア絶縁層３は、耐熱性繊維基材に未硬化の熱硬化性樹脂組成物を含浸させた絶縁シートに、後述するように、コアビアホール３ａの形成や金属ペーストの充填、コア導体層４の転写等の加工を施した後、そのような絶縁シートを複数枚積層するとともに熱硬化させることにより互いに一体化されている。

コア導体層４は、銅箔から成る。コア導体層４の厚みは、５〜２５μｍ程度である。コア導体層４は、転写法によりコア絶縁層３の表面に埋入されている。転写法は、ポリエチレンテレフタレート等の耐熱性樹脂から成る転写フィルム上に接着剤を介して剥離可能に貼着された銅箔をコア導体層４に対応するパターンにサブトラクティブ法によりエッチング加工した後、そのパターン加工された銅箔をコア絶縁層３用の絶縁シートの表面に熱プレスを用いて熱圧着して埋入させた後、転写フィルムを除去することによりコア絶縁層３の表面にコア導体層４を形成する方法である。

コアビア導体４は、例えば、銀コートされた銅粉末と、錫−銀−ビスマス−銅合金から成る半田粉末および熱硬化性樹脂を含有する導電性材料から成る。コア貫通導体３は、コア導体層４が埋入される前のコア絶縁層３用の絶縁シートにレーザ加工により直径が５０〜２００μｍ程度のコアビアホール３ａを穿孔し、そのコアビアホール３ａ内に前記導電性材料の金属ペーストを充填しておき、その金属ペーストをコア絶縁層３用の絶縁シートとともに熱硬化させることにより形成される。

ビルドアップ部２は、ビルドアップ絶縁層６とビルドアップ導体層７とソルダーレジスト層８により構成されている。ビルドアップ絶縁層６とビルドアップ導体層７とは交互に積層されている。さらにビルドアップ絶縁層６とビルドアップ導体層７の最表面にはソルダーレジスト層８が被着されている。各ビルドアップ絶縁層６には、多数のビルドアップビアホール６ａが形成されている。ビルドアップ導体層７は、ビルドアップビアホール６ａ内を充填するようにして各ビルドアップ絶縁層６の表面に被着されている。ビルドアップビアホール６ａ内に充填されたビルドアップ導体層７は、ビルドアップビア導体９を形成している。このビルドアップビア導体９により、ビルドアップ絶縁層６を挟んで上下に位置するビルドアップ導体層７同士またはビルドアップ導体層７とコア導体層４とが電気的に接続されている。上面側のソルダーレジスト層８は、ビルドアップ導体層７の一部を半導体素子接続パッド１０として露出させる開口部８ａを有している。半導体素子接続パッド１０には、半導体素子Ｓの電極Ｔが接続される。下面側のソルダーレジスト層８は、ビルドアップ導体層７の一部を外部接続パッド１１として露出させる開口部８ｂを有している。外部接続パッド１１は、外部電気回路基板の配線導体に接続される。

ビルドアップ絶縁層６は、エポキシ樹脂等の熱硬化性樹脂にシリカ等の無機絶縁フィラーを分散させた絶縁性樹脂材料から成る。ビルドアップ絶縁層６の厚みは１０〜５０μｍ程度である。このビルドアップ絶縁層６は、未硬化の熱硬化性樹脂に平均粒径０．１〜２μｍの無機絶縁フィラーを分散させた樹脂シートを、コア基板１の表面または下層のビルドアップ絶縁層６上に真空プレスにより貼着し、その後、樹脂シート中の熱硬化性樹脂を１５０〜２００℃で熱硬化し、最後にレーザ加工によりビルドアップビアホール６ａを穿孔することにより形成される。

ビルドアップ導体層７は、下地導体層としての無電解銅めっき層と、その上の主導体層としての電解銅めっき層とから成る。無電解銅めっき層の厚みは、０．１〜１μｍである。電解銅めっき層の厚みは、５〜２５μｍ程度である。ビルドアップ導体層７は、周知のセミアディティブ法により形成される。ビルドアップビア導体９は、ビルドアップビアホール６ａ内に、ビルドアップ導体層７の一部として同時に形成される。

ソルダーレジスト層８は、アクリル変性エポキシ樹脂等の感光性熱硬化性樹脂から成る。ソルダーレジスト層８の厚みは、最表層のビルドアップ導体層７上で、５〜２５μｍ程度である。ソルダーレジスト層８は、最表層のビルドアップ導体層７が形成されたビルドアップ絶縁層６の上に感光性樹脂ペーストを塗布するとともに、それを所定パターンに露光および現像した後、紫外線硬化および熱硬化させることにより形成される。

半導体素子接続パッド１０は、上面側の最表層のビルドアップ絶縁層６の上面中央部に二次元的な並びに配列されている。半導体素子接続パッド１０の並びは、その外周側に位置する複数の外周側列およびその内側に位置する複数の内周側列を有している。なお、ここでいう外周側列と内周側列とは、両者の相対的な位置関係を表しており、絶対的な列数を規定するものではない。例えば、外周側列と内周側列とを合せて５つの列がある場合、そのうちの外周側の２列を外周側列とし、その内側３列を内周側列としてもよく、あるいは外周側の３列を外周側列とし、その内側２列を内周側列としてもよい。本例の配線基板２０の場合、外周側の２列を外周側列とし、それよりも内側の列を内周側列とする。半導体素子接続パッド１０は、直径が５０〜１００μｍ程度の円形である。半導体素子接続パッド１０の配列ピッチは、１００〜２００μｍ程度である。

外部接続パッド１１は、下面側の最表層のビルドアップ絶縁層１６の下面中央部および下面外周部にわたる領域に二次元的な並びに配列されている。なお、ここでいう中央部と外周部とは、両者の相対的な位置関係を表しており、絶対的な位置を規定するものではない。本例の配線基板２０の場合、下面側の最表層のビルドアップ絶縁層６の下面のうち、上述した半導体素子接続パッド１０の並びの中の内周側列よりも外周側の領域を下面外周部とする。外部接続パッド１１は、直径が３００〜１０００μｍ程度の円形である。外部接続パッド１１の配列ピッチは、１０００〜２０００μｍ程度である。

半導体素子接続パッド１０には、半導体素子Ｓの信号用の電極Ｔに接続される信号用の半導体素子接続パッド１０Ｓと、半導体素子Ｓの接地用の電極Ｔに接続される接地用の半導体素子接続パッド１０Ｇと、半導体素子Ｓの電源用の電極Ｔに接続される電源用の半導体素子接続パッド１０Ｐとがある。一般的に、信号用の半導体素子接続パッド１０Ｓは、半導体素子接続パッド１０の配列の中の外周側列に多く、内周側列に少なく配置されている。逆に、接地用の半導体素子接続パッド１０Ｇおよび電源用の半導体素子接続パッド１０Ｐは、半導体素子接続パッド１０の配列の中の内周側列に多く、外周側列に少なく配置されている。

また、外部接続パッド１１には、信号用の半導体素子接続パッド１０Ｓに電気的に接続された信号用の外部接続パッド１１Ｓと、接地用の半導体素子接続パッド１０Ｇに電気的に接続された接地用の外部接続パッド１１Ｇと、電源用の半導体素子接続パッド１０Ｐに電気的に接続された電源用の外部接続パッド１１Ｐとがある。一般的に、信号用の外部接続パッド１１Ｓは、下面側の最表層のビルドアップ絶縁層６の下面外周部に多く配置されている。逆に、接地用の外部接続パッド１１Ｇおよび電源用の外部接続パッド１１Ｐは、下面側の最表層のビルドアップ絶縁層６の下面中央部に多く配置されている。

信号用の半導体素子接続パッド１０Ｓと信号用の外部接続パッド１１Ｓとは、コア基板１よりも上面側のビルドアップ絶縁層６の表面に設けられたビルドアップ導体層７から成る帯状の引出配線１２ａや、コア基板１よりも下面側のビルドアップ絶縁層６の表面に設けられたビルドアップ導体層７から成る帯状の引出配線１２ｂを介して接続されている。引出配線１２ａ，１２ｂの幅は、１０〜２５μｍ程度である。接地用の半導体素子接続パッド１０Ｇや電源用の半導体素子接続パッド１０Ｐと接地用の外部接続パッド１１Ｇや電源用の外部接続パッド１１Ｐとは、コア基板１よりも上面側および下面側のビルドアップ絶縁層６の表面に設けられたビルドアップ導体層７から成るベタ状配線１３ａやコア基板１のコア絶縁層３の表面に設けられたコア導体４から成るベタ状配線１３ｂを介して接続されている。

なお、本例の配線基板２０においては、半導体素子接続パッド１０の配列における外周側列の信号用の半導体素子接続パッド１０Ｓは、コア基板１よりも上面側のビルドアップ絶縁層６の表面を、外周側列の信号用の半導体素子接続パッド１０Ｓの直下の位置から外周部の信号用の外部接続パッド１１Ｓの直上の位置まで延在する帯状の引出配線１２ｂを介して信号用の外部接続パッド１１Ｓに接続されており、半導体素子接続パッド１０の配列における内周側列の信号用の半導体素子接続パッド１０Ｓは、コア基板１よりも下面側のビルドアップ絶縁層６の表面を内周側列の信号用の半導体素子接続パッド１０Ｓの直下の位置から外周部の信号用の外部接続パッド１１Ｓの直上の位置まで延在する帯状の引出配線１２ｂを介して信号用の外部接続パッド１１Ｓに接続されている。そのため、コア導体層４においては、信号用の帯状の引出配線１２ａ，１２ｂが接地用や電源用のベタ状配線１３ｂの電流経路を分断することがない。また、コア基板１における接地用や電源用のベタ状配線１３ｂを半導体素子Ｓにより近い側により多く配置することができる。したがって、搭載する半導体素子Ｓに対して十分な電源供給が可能であり、それにより搭載する半導体素子Ｓを良好に作動させることが可能な配線基板２０を提供することができる。

１・・・・・・・コア基板
２・・・・・・・ビルドアップ部
３・・・・・・・コア絶縁層
４・・・・・・・コア導体層
５・・・・・・・コアビア導体
６・・・・・・・ビルドアップ絶縁層
７・・・・・・・ビルドアップ導体層
９・・・・・・・ビルドアップビア導体
１０・・・・・・・半導体素子接続パッド
１０Ｓ・・・・・・信号用の半導体素子接続パッド
１１・・・・・・・外部接続パッド
１１Ｓ・・・・・・信号用の外部接続パッド
１２ａ，１２ｂ・・帯状の引出配線

Claims (1)

1. 表面にコア導体層が埋入されたコア絶縁層が上下に複数層積層されているとともに前記各コア絶縁層を貫通するコアビア導体により上下の前記コア導体層同士を電気的に接続して成るコア基板と、該コア基板の上下面に、表面にビルドアップ導体層が被着されたビルドアップ絶縁層が複数層積層されているとともに前記各ビルドアップ絶縁層を貫通するビルドアップビア導体により上下の前記ビルドアップ導体層同士または前記ビルドアップ導体層と前記コア導体層とを電気的に接続して成るビルドアップ部とを具備し、最上層の前記ビルドアップ絶縁層の上面中央部に、前記ビルドアップ導体層から成る複数の半導体素子接続パッドが、それぞれに信号用の半導体素子接続パッドを含む複数の外周側列および複数の内周側列を有する二次元的な並びで配列されているとともに、最下層の前記ビルドアップ絶縁層の下面の中央部および外周部に最下層の前記ビルドアップ配線導体から成る複数の外部接続パッドが、前記外周部に複数の信号用の外部接続パッドを含む二次元的な並びで配列されて成る配線基板であって、前記外周側列の信号用の半導体素子接続パッドは、前記コア基板よりも上面側の前記ビルドアップ絶縁層の表面を、該外周側列の信号用の半導体素子接続パッドの直下の位置から外周部の前記信号用の外部接続パッドの直上の位置まで延在する前記ビルドアップ導体層から成る帯状の引出配線を介して前記信号用の外部接続パッドに接続されており、前記内周側列の信号用の半導体素子接続パッドは、前記コア基板よりも下面側の前記ビルドアップ絶縁層の表面を該内周側列の信号用の半導体素子接続パッドの直下の位置から外周部の前記信号用の外部接続パッドの直上の位置まで延在する前記ビルドアップ導体層から成る帯状の引出配線を介して前記信号用の外部接続パッドに接続されていることを特徴とする配線基板。

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