JP6625386B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

近年のシステムインパッケージの普及に伴い、半導体ウエハの薄型加工技術が注目されている。例えば、携帯電話等で使われているスタックパッケージの分野では、パッケージの内部に１００μｍ以下に薄化した複数のチップを積層させた製品が開発されている。半導体ウエハの薄化加工は、半導体ウエハに回路素子などを形成した後、グラインディングホイールを使って半導体ウエハの裏面を研削することにより行われる。半導体ウエハの薄化が進むとチッピング、チップ割れ、半導体ウエハの反りなどが発生し、歩留まりの低下や生産性の低下といった問題が発生する。この問題を解消するために、半導体ウエハを研削する際、半導体ウエハの外縁から例えば３ｍｍ程度の外周部を残し、内周部のみを研削して薄化する技術が知られている。かかる技術の導入により半導体ウエハのハンドリングが容易となり、また、半導体ウエハの反りの低減を図ることが可能となる。

上記の技術を導入した半導体装置の製造に関する技術として、例えば、特許文献１には、ウエハの裏面に粘着テープを貼着する工程と、該粘着テープが貼着されたウエハの表面側から切削予定ラインに沿って切削溝を形成する工程と、切削溝形成工程後にウエハの表面を下向きに保持した状態で該粘着テープを拡張させる工程と、を含む加工方向が記載されている。

一方、特許文献２には、半導体ウエハの深さ方向の任意の位置にアライメントマークを形成する技術が記載されている。特許文献２には、半導体ウエハの一方の面から、半導体ウエハの任意の深さ位置に焦点を合わせてレーザ光線を照射することにより、半導体ウエハの特定部分に多光子吸収過程を生じさせて、半導体ウエハの位置合わせを行うためのアライメントマークを形成することが記載されている。

特開２０１０−９３００５号公報 特開２０１１−２００８９７号公報

半導体ウエハをチップ状に個片化するダイシング工程では、通常、半導体ウエハは、その裏面側にダイシングテープが貼り付けられて、該ダイシングテープ上に支持された状態でダイシング装置にセットされる。その後、半導体ウエハの表面において画定されているダイシングラインを画像認識し、ダイシングラインに沿ってダイシングブレードを走査させることによりダイシングが行われる。

しかしながら、上記したような半導体ウエハの裏面の内周部分のみを研削することにより薄化した半導体ウエハは、外周部と内周部との間に段差を有する。このように裏面に段差を有する半導体ウエハのダイシングを行うためには、半導体ウエハの裏面を安定的に支持するための専用のステージを備えたダイシング装置が必要となる。既存のダイシング装置を使用するためには、裏面電極形成工程や検査工程などを経た後に更なる研削工程において半導体ウエハの裏面の外周部分の研削を行い、段差を除去する必要がある。しかしながら、この場合、２度の研削工程が必要となりコストアップを招来する。

上記の問題を回避するために、半導体ウエハの表面側を支持面として半導体ウエハをダイシング装置にセットし、半導体ウエハの裏面側からダイシングを行う方法が考えられる。半導体ウエハの裏面側からダイシングを行う場合には、半導体ウエハの裏面側からダイシングラインの位置を認識する必要がある。その方法としては、例えば、特許文献１に記載されるように、半導体ウエハを透過する波長を使用した赤外線カメラを用いる方法が挙げられる。しかしながら、縦型の高耐圧半導体素子であるスーパージャンクションや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等は、赤外線を透過させない導電膜で形成される電極を半導体ウエハの裏面に有するため、赤外線カメラによる半導体ウエハの裏面側の観察によってダイシングラインを認識することは困難である。また、特許文献２に記載されている手法を用いて半導体ウエハの裏面にダイシングラインを推定するためのアライメントマークを形成したとしても、半導体ウエハの裏面が導電膜で覆われた場合には、該アライメントマークを認識することができなくなってしまう。

本発明は、上記した点に鑑みてなされたものであり、可視光や赤外線を透過させない導電膜で覆われた半導体基板の裏面側からの観察によって認識可能なアライメントマークを有する半導体装置およびその製造方法を提供することを目的とする。

本発明の第３の観点に係る半導体装置の製造方法は、第１の主面に複数の半導体素子が形成された素子形成領域および前記素子形成領域の外周を囲む外周領域を有する半導体基板の、前記素子形成領域に対応する領域内における所定の深さ位置に、前記半導体基板の状態が変化した改質部を形成する工程と、前記半導体基板の前記第１の主面とは反対側の第２の主面の前記素子形成領域に対応する領域に前記第１の主面側に向けて凹んだ凹部を形成し、前記凹部の底面に前記改質部を露出させる工程と、前記凹部の底面をエッチングすることによって前記改質部の形成位置に凸状または凹状の構造部分を形成する工程と、前記凸状または凹状の構造部分によって前記凹部の底面に形成される凹凸が認識可能な厚さで前記凹部の底面を導電膜で被覆する工程と、を含む。

本発明によれば、可視光や赤外線を透過させない導電膜で覆われた半導体基板の裏面側からの観察によって認識可能なアライメントマークを有する半導体装置およびその製造方法が提供される。

本発明の実施形態に係る半導体装置の構成を示す断面図である。 本発明の実施形態に係る改質部の配置の一例を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る凹状の構造部分を示す図である。 本発明の実施形態に係る凸状の構造部分を示す図である。 本発明の実施形態に係る改質部の配置の他の例を示す平面図である。 本発明の実施形態に係る半導体装置の構成を示す断面図である。 本発明の実施形態に係る切り欠き部の配置の一例を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

[第１の実施形態]
図１は、本発明の第１の実施形態に係る半導体装置１００の構成を示す断面図である。半導体装置１００は、例えば、シリコン等の半導体からなる半導体基板（半導体ウエハ）１０を含んで構成されている。半導体基板１０の第１の主面Ｓ１には、半導体基板１０の外周領域Ｒ２の内側に複数の半導体素子１１が形成された素子形成領域Ｒ１を有する。半導体素子１１は、例えばＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ等のディスクリート素子であってもよく、複数の半導体素子を含む集積回路であってもよい。

半導体基板１０の第１の主面Ｓ１とは反対側の第２の主面Ｓ２の素子形成領域Ｒ１に対応する領域には、第１の主面Ｓ１側に向けて凹んだ凹部１３が設けられている。すなわち、半導体基板１０は、内周部における厚さＴ１が、外周部における厚さＴ２よりも薄くなっている。半導体基板１０の素子形成領域Ｒ１が存在する内周部における厚さＴ１は、例えば１００μｍ以下であり、半導体基板１０の外周領域Ｒ２が存在する外周部における厚さＴ２は、例えば６００μｍ程度である。厚さＴ１は、例えば、半導体素子１１の耐圧に応じて定められる。例えば、半導体素子１１の目標耐圧を１０００Ｖとする場合には、厚さＴ１は１００μｍ程度に設定され、半導体素子１１の目標耐圧を６００Ｖとする場合には、厚さＴ１は、６０μｍ程度に設定される。

このように、半導体素子１１の厚さを、耐圧確保に必要な最低限の厚さとすることで、半導体素子１１を内蔵した半導体パッケージの厚さを低減することができる。また、半導体基板１０を１００μｍ以下に薄化する場合に、外周領域Ｒ２において初期の厚さを維持しておくことで、半導体基板１０のハンドリングが容易となり、また、半導体基板１０の反りを低減することが可能となる。

半導体装置１００は、半導体基板１０内部の素子形成領域Ｒ１に対応する領域内に、半導体基板１０の状態（材質）が変化した複数の改質部１２を有する。すなわち、本実施形態において、半導体基板１０は、主に単結晶シリコンによって構成されているのに対して、改質部１２は主にアモルファスシリコンによって構成されている。図２は、改質部１２の配置の一例を示す平面図である。図２に示すように、改質部１２は、素子形成領域Ｒ１に対応する領域内の、ダイシングライン６０に対応する位置に設けられていてもよい。

半導体基板１０の第２の主面Ｓ２に設けられた凹部１３の底面Ｓ３には、改質部１２の形成位置に凹状の構造部分１４が設けられている。凹状の構造部分１４は、半導体基板１０上に形成された複数の半導体素子１１を個片化するためのダイシング工程において、ダイシングライン６０を半導体基板１０の第２の主面Ｓ２側から認識するためのアライメントマークとして機能する。

凹部１３の底面Ｓ３は、半導体素子１１の電極を構成する導電膜１５によって被覆されている。導電膜１５は、一例として、ニッケル層および金層を積層した積層構造を有していてもよい。導電膜１５は、凹状の構造部分１４によって凹部１３の底面Ｓ３に形成される凹凸が認識可能な厚さで形成されている。すなわち、凹部１３の底面Ｓ３に形成されたアライメントマークは、導電膜１５が形成された状態においても認識可能とされている。

以下に、半導体装置１００の製造方法について説明する。図３Ａ〜図３Ｄおよび図４Ａ〜図４Ｃは、半導体装置１００の製造方法の一例を示す断面図である。

はじめに、単結晶シリコンを主材料とする半導体基板１０を用意する。続いて、半導体基板１０の第１の主面Ｓ１の外周領域Ｒ２の内側の素子形成領域Ｒ１に複数の半導体素子１１を形成する（図３Ａ）。半導体素子１１は、例えばＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ等のディスクリート素子であってもよく、複数の半導体素子を含む集積回路であってもよい。半導体素子１１は、成膜工程、イオン注入工程、エッチング工程、配線工程などを含む公知のプロセスによって形成される。

次に、レーザ照射装置２０を用いて、第１の主面Ｓ１側からレーザ光Ｌを半導体基板１０に照射することにより、半導体基板１０内部の、素子形成領域Ｒ１に対応する領域内の複数の箇所に、単結晶シリコンで構成される半導体基板１０の状態（材質）が変化した改質部１２を形成する（図３Ｂ）。改質部１２は、半導体基板１０を構成する単結晶シリコンが、アモルファスシリコンに変化した部分である。レーザ光Ｌとして、フェムト秒レーザを用い、単位面積あたりのエネルギー量（フルエンス）を、アブレーションが生じない加工閾値以下の所定範囲に設定する。このようなレーザ光Ｌを単結晶シリコンに照射することで、単結晶シリコン内部に高密度のアモルファスシリコン層が形成される。例えば、図２に示すように、素子形成領域Ｒ１に対応する領域内のダイシングライン６０に対応する位置に改質部１２を設けてもよい。改質部１２は、後述の研削工程おいて形成される凹部１３の底面Ｓ３の深さ位置に達するように形成される。

次に、半導体基板１０の第１の主面Ｓ１に、複数の半導体素子１１を覆うように保護テープ３０を貼り付ける（図３Ｃ）。

次に、半導体基板１０を第２の主面Ｓ２側から研削して半導体基板１０を薄化する。本工程では、半導体基板１０は、保護テープ３０が貼り付けられた第１の主面Ｓ１側が下向き、第２の主面Ｓ２側が上向きとなるようにバックグラインド装置のステージ４０上に載置され、グラインディングホイール４１を用いて、第２の主面Ｓ２側が研削される。研削は、素子形成領域Ｒ１に対応する領域に対してのみ行われ、外周領域Ｒ２に対応する領域は、研削されない。これにより、半導体基板１０の外周部においては半導体基板１０の初期の厚さ（例えば６００μｍ程度）が維持される一方、半導体基板１０の内周部は、半導体素子１１の目標耐圧等に応じて、例えば１００μｍ程度にまで薄化される。その結果、半導体基板１０の第２の主面Ｓ２の素子形成領域Ｒ１に対応する領域に凹部１３が形成される。また、凹部１３の底面Ｓ３において改質部１２が露出する（図３Ｄ）。このように、半導体基板１０の外周部の厚みを確保しつつ半導体基板１０を研削することにより、半導体基板１０の反りの発生を抑制するとともに薄化後における半導体基板１０の強度を確保することが可能となる。これにより、半導体基板１０のハンドリング性を向上させることができ、本工程以降における処理が容易となる。

次に、例えば、フッ酸や硝酸を含む混酸を用いて半導体基板１０の凹部１３の底面Ｓ３をエッチングすることにより、加工歪を除去するとともに、凹部１３の底面Ｓ３を平坦化する。改質部１２のエッチングレートが、凹部１３の底面Ｓ３のエッチングレートよりも高い場合には、改質部１２の形成位置に凹状の構造部分１４が形成される。すなわち、アモルファスシリコンで構成される改質部１２が、単結晶シリコンで構成される凹部１３の底面Ｓ３よりも高いエッチングレートでエッチングされた部分が、凹状の構造部分１４となる（図４Ａ）。なお、本エッチングにおいては、凹部１３の底面Ｓ３において、改質部１２を完全に除去してもよいし、改質部１２を部分的に残してもよい。また、本エッチング工程をドライエッチングプロセスを用いて行ってもよい。

次に、スパッタ法またはめっき法等を用いて、半導体素子１１の電極を構成する導電膜１５を凹部１３の底面Ｓ３上に形成する（図４Ｂ）。ここで、図５は、図４Ｂにおいて破線で囲んだ部分Ａを拡大した図である。図４Ｂおよび図５に示すように、導電膜１５の形成後においても、凹状の構造部分１４によって凹部１３の底面Ｓ３に形成される凹凸が認識可能な厚さで導電膜１５が形成される。すなわち、凹状の構造部分１４を完全に埋めない膜厚で導電膜１５が形成される。このように、導電膜１５の形成後においても、凹状の構造部分１４によって凹部１３の底面Ｓ３に形成される凹凸を認識可能にしておくことにより、凹状の構造部分１４を、後述のダイシング工程において、ダイシングブレードの位置決めを行うためのアライメントマークとして機能させることができる。

次に、半導体基板１０をダイシングライン６０（図２参照）に沿って切断することにより複数の半導体素子１１を個片化する。本工程では、半導体基板１０は、表面が平坦な第１の主面Ｓ１にダイシングテープ３１が貼り付けられ、第１の主面Ｓ１がダイシング装置のステージ５０と対向する向きでダイシング装置にセットされる。ダイシング装置に備えられたダイシングブレード５１は、第２の主面Ｓ２側から半導体基板１０に挿入される。ダイシング装置は、凹部１３の底面Ｓ３に形成されたアライメンマークとして機能する凹状の構造部分１４を画像認識することで、ダイシングライン６０の位置を推定し、ダイシングブレード５１の位置決めを行う。これにより、ダイシングライン６０に沿って半導体基板１０が切断され、半導体素子１１が切り出される（図４Ｃ）。

以上のように、本発明の第１の実施形態に係る半導体装置１００およびその製造方法によれば、半導体基板１０内の所定位置に形成された改質部１２に対応して、凹部１３の底面Ｓ３に凹状の構造部分１４が形成される。この凹状の構造部分１４によって、凹部１３の底面Ｓ３に凹凸が形成されるので、凹部１３の底面Ｓ３に、半導体素子１１の電極を構成する可視光および赤外線を透過させない導電膜１５を形成しても、導電膜１５が凹状の構造部分１４を完全に埋めない厚さで形成される限り、凹状の構造部分１４を認識することが可能となる。従って、半導体基板１０の第２の主面Ｓ２側に形成された凹状の構造部分１４を、半導体基板１０のダイシング工程において、ダイシングブレード５１の位置決めを行うためのアライメントマークとして用いることが可能となる。すなわち、本実施形態に係る半導体装置１００は、可視光や赤外線を透過させない導電膜で覆われた半導体基板の第２の主面Ｓ２側からの観察によって認識することができるアライメントマークを備えるので、半導体基板１０を、既存のダイシング装置を用いて第２の主面Ｓ２側からダイシングすることが可能となる。

なお、上記の実施形態においては、改質部１２のエッチングレートが、凹部１３の底面Ｓ３のエッチングレートよりも高く、改質部１２の形成位置に凹状の構造部分１４が形成される場合について例示した。しかしながら、改質部１２のエッチングレートが、凹部１３の底面Ｓ３のエッチングレートよりも低い場合には、図６に示すように、改質部１２の形成位置に凸状の構造部分１４が形成されることとなる。すなわち、単結晶シリコンで構成される凹部１３の底面Ｓ３が、アモルファスシリコンで構成される改質部１２よりも高いエッチングレートでエッチングされた場合には、改質部１２が凹部１３の底面Ｓ３に対して突出し、凸状の構造部分１４が形成される。

改質部１２のエッチングレートが、凹部１３の底面Ｓ３のエッチングレートに対して高くなるか低くなるかは、凹部１３の底面Ｓ３において表出している単結晶シリコンの面方位による。すなわち、凹部１３の底面Ｓ３において表出している単結晶シリコンの結晶面が、エッチングレートが比較的低い面である場合には、改質部１２のエッチングが先行するため、改質部１２の形成位置に凹状の構造部分１４が形成され得る。一方、凹部１３の底面Ｓ３において表出している単結晶シリコンの結晶面が、エッチングレートが比較的高い結晶面である場合には、凹部１３の底面Ｓ３のエッチングが先行するため、改質部１２の形成位置に凸状の構造部分１４が形成される。

また、上記の実施形態では、半導体基板１０の薄化を研削により行う場合を例示したが（図３Ｄ参照）、半導体基板１０の薄化をエッチングによって行ってもよい。すなわち、半導体基板１０の第２の主面Ｓ２をエッチングすることで、半導体基板１０の第２の主面Ｓ２に凹部１３を形成してもよい。この場合、凹部１３を形成した段階で凹部１３の底面Ｓ３に凹状または凸状の構造部分１４を形成することができる。換言すれば、凹部１３の形成と、凹状または凸状の構造部分１４の形成とを共通のエッチング処理によって行うことができ、半導体基板１０の薄化を研削により行う場合と比較して工程数を削減することができる。

また、上記の実施形態では、改質部１２を、ダイシングライン６０に対応する位置に設ける場合を例示したが（図２参照）、この態様に限定されるものではない。改質部１２は、薄化処理が施される素子形成領域Ｒ１内に配置されていればよく、例えば、図７に示すように、ダイシングライン６０に対応する位置から外れた位置に設けられていてもよい。すなわち、改質部１２の形成位置に形成されるアライメントマークが、ダイシングライン６０に対応する位置に存在しない場合でも、該アライメントマークに基づいて、ダイシングブレード５１の位置決めを行うことは可能である。

［第２の実施形態］
図８は、本発明の第２の実施形態に係る半導体装置１０１の構成を示す断面図である。半導体装置１０１は、第１の実施形態に係る半導体装置１００と同様、例えば、シリコン等の半導体からなる半導体基板（半導体ウエハ）１０を含んで構成され、半導体基板１０の第１の主面Ｓ１には、半導体基板１０の外周領域Ｒ２の内側に複数の半導体素子１１が形成された素子形成領域Ｒ１を有する。半導体基板１０の第１の主面Ｓ１とは反対側の第２の主面Ｓ２の素子形成領域Ｒ１に対応する領域には、第１の主面Ｓ１側に向けて凹んだ凹部１３が設けられている。

半導体装置１０１は、半導体基板１０の外縁部（エッジ部）の複数の箇所に、半導体基板１０を切り欠いた切り欠き部７０を有する。図９は、切り欠き部７０の配置の一例を示す平面図である。図９に示すように、切り欠き部７０は、半導体基板１０の外縁部（エッジ部）のダイシングライン６０上に設けられていてもよい。半導体基板１０の外縁部（エッジ部）に設けられた複数の切り欠き部７０は、半導体基板１０上に形成された複数の半導体素子１１を個片化するためのダイシング工程において、ダイシングブレードの位置決めを行うためのアライメントマークとして機能する。

凹部１３の底面Ｓ３は、半導体素子１１の電極を構成する導電膜１５によって被覆されている。半導体基板１０の外縁部（エッジ部）に形成された切り欠き部７０によって構成されるアライメントマークは、導電膜１５が形成された状態においても認識可能である。

以下に、半導体装置１０１の製造方法について説明する。図１０Ａ〜図１０Ｃ、図１１Ａおよび図１１Ｂは、半導体装置１０１の製造方法の一例を示す断面図である。

はじめに、単結晶シリコンを主材料とする半導体基板１０を用意する。続いて、半導体基板１０の第１の主面Ｓ１の外周領域Ｒ２の内側の素子形成領域Ｒ１に複数の半導体素子１１を形成する（図１０Ａ）。半導体素子１１は、例えばＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ等のディスクリート素子であってもよく、複数の半導体素子を含む集積回路であってもよい。半導体素子１１は、成膜工程、イオン注入工程、エッチング工程、配線工程などを含む公知のプロセスによって形成される。

次に、レーザ照射装置２０を用いて、第１の主面Ｓ１側からレーザ光Ｌを照射することにより、半導体基板１０の外縁部（エッジ部）の複数の箇所に、切り欠き部７０を形成する（図１０Ｂ）。レーザ光Ｌとして、第１の実施形態と同様、フェムト秒レーザを用いることが可能であるが、改質部１２を形成する場合と比較して、単位面積あたりのエネルギー量（フルエンス）を高くする。レーザ光Ｌのフルエンスを高くしてアブレーションを生じさせることで、半導体基板１０を機械的に加工することが可能となる。半導体基板１０は、外縁部（エッジ部）が傾斜しており、厚さが比較的薄くなっていることから、レーザ照射によって半導体基板１０の外縁部（エッジ部）に切り欠き部７０を容易に形成することができる。切り欠き部７０は、例えば、図９に示すように、半導体基板１０の外縁部（エッジ部）のダイシングライン６０上に形成される。

次に、半導体基板１０の第１の主面Ｓ１に、複数の半導体素子１１を覆うように保護テープ３０を貼り付ける。その後、半導体基板１０を第２の主面Ｓ２側から研削して半導体基板１０を薄化する（図１０Ｃ）。本工程では、半導体基板１０は、保護テープ３０が貼り付けられた第１の主面Ｓ１側が下向き、第２の主面Ｓ２側が上向きとなるようにバックグラインド装置のステージ４０上に載置され、グラインディングホイール４１を用いて、第２の主面Ｓ２側が研削される。研削は、素子形成領域Ｒ１に対応する領域に対してのみ行われ、外周領域Ｒ２に対応する領域は、研削されない。これにより、半導体基板１０の外周部においては半導体基板１０の初期の厚さ（例えば６００μｍ程度）が維持される一方、半導体基板１０の内周部は、半導体素子１１の目標耐圧等に応じて、例えば１００μｍ程度にまで薄化される。その結果、半導体基板１０の第２の主面Ｓ２の素子形成領域Ｒ１に対応する領域に凹部１３が形成される。

次に、例えば、フッ酸や硝酸を含む混酸を用いて半導体基板１０の凹部１３の底面Ｓ３をエッチングすることにより、加工歪を除去するとともに、凹部１３の底面Ｓ３を平坦化する。その後、スパッタ法またはめっき法等を用いて、半導体素子１１の電極を構成する導電膜１５を凹部１３の底面Ｓ３上に形成する（図１１Ａ）。

次に、半導体基板１０をダイシングライン６０（図９参照）に沿って切断することにより複数の半導体素子１１を個片化する。本工程では、半導体基板１０は、表面が平坦な第１の主面Ｓ１にダイシングテープ３１が貼り付けられ、第１の主面Ｓ１がダイシング装置のステージ５０と対向する向きでダイシング装置にセットされる。ダイシング装置に備えられたダイシングブレード５１は、第２の主面Ｓ２側から半導体基板１０に挿入される。ダイシング装置は、半導体基板１０の外縁部（エッジ部）に形成されたアライメンマークとして機能する切り欠き部７０を画像認識することで、ダイシングライン６０の位置を推定し、ダイシングブレード５１の位置決めを行う。これにより、ダイシングライン６０に沿って半導体基板１０が切断され、半導体素子１１が切り出される（図１１Ｂ）。

以上のように、本発明の第２の実施形態に係る半導体装置１０１およびその製造方法によれば、切り欠き部７０が、半導体基板１０の外縁部（エッジ部）に形成されるので、凹部１３の底面Ｓ３に、半導体素子１１の電極を構成する可視光および赤外線を透過させない導電膜１５を形成しても、半導体基板１０の第２の主面Ｓ２側から切り欠き部７０を認識することが可能となる。従って、切り欠き部７０を、半導体基板１０のダイシング工程においてダイシングブレード５１の位置決めを行うためのアライメントマークとして用いることが可能となる。すなわち、本実施形態に係る半導体装置１０１は、可視光や赤外線を透過させない導電膜で覆われた半導体基板の第２の主面Ｓ２側からの観察によって認識できるアライメントマークを備えるので、半導体基板１０を、既存のダイシング装置を用いて第２の主面Ｓ２側からダイシングすることが可能となる。

なお、上記の実施形態では、切り欠き部７０をレーザ照射によって形成する場合を例示したが、ダイシングブレードで半導体基板１０の外縁部（エッジ部）を切り欠くことで、切り欠き部７０を形成することも可能である。

また、上記の実施形態では、切り欠き部７０をダイシングライン６０上に設ける場合を例示したが（図９参照）、切り欠き部７０をダイシングライン６０から外れた位置に設けてもよい。すなわち、切り欠き部７０によって構成されるアライメントマークが、ダイシングライン６０上に存在しない場合でも、該アライメントマークに基づいて、ダイシングブレード５１の位置決めを行うことは可能である。

１０ 半導体基板
１１ 半導体素子
１２ 改質部
１３ 凹部
１４ 構造部分
１５ 導電膜
７０ 切り欠き部
Ｒ１ 素子形成領域
Ｒ２ 外周領域
１００、１０１ 半導体装置

Claims (5)

1. 第１の主面に複数の半導体素子が形成された素子形成領域および前記素子形成領域の外周を囲む外周領域を有する半導体基板の、前記素子形成領域に対応する領域内における所定の深さ位置に、前記半導体基板の状態が変化した改質部を形成する工程と、
   前記半導体基板の前記第１の主面とは反対側の第２の主面の前記素子形成領域に対応する領域に前記第１の主面側に向けて凹んだ凹部を形成し、前記凹部の底面に前記改質部を露出させる工程と、
   前記凹部の底面をエッチングすることによって前記改質部の形成位置に凸状または凹状の構造部分を形成する工程と、
   前記凸状または凹状の構造部分によって前記凹部の底面に形成される凹凸が認識可能な厚さで前記凹部の底面を導電膜で被覆する工程と、
   を含む半導体装置の製造方法。
2. 前記半導体基板にレーザを照射することによって前記改質部を形成する
   請求項１に記載の製造方法。
3. 前記半導体基板の前記第２の主面を研削することにより前記凹部を形成する
   請求項１または請求項２に記載の製造方法。
4. 前記半導体基板の前記第２の主面をエッチングすることにより前記凹部を形成するとともに前記凸状または凹状の構造部分を形成する
   請求項１または請求項２に記載の製造方法。
5. 前記凸状または凹状の構造部分によって前記凹部の底面に形成される凹凸をアライメントマークとして用いて前記複数の半導体素子を個片化する工程を更に含む
   請求項１から請求項４のいずれか１項に記載の製造方法。