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JP6843195B2 - 撮像装置 - Google Patents
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Description

本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を
一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
トランジスタに適用可能な半導体材料として酸化物半導体が注目されている。例えば、酸
化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジス
タを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、酸化物半導体を有するトランジスタを画素回路の一部に用いる構成の撮像装置が特
許文献３に開示されている。
また、シリコンを有するトランジスタ、酸化物半導体を有するトランジスタ、および結晶
性シリコン層を有するフォトダイオードを積層する構成の撮像装置が特許文献４に開示さ
れている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９７１１号公報 特開２０１３−２４３３５５号公報
半導体集積回路では、高密度化、高容量化が進む一方で小型化の要求があり、２次元的な
集積化から３次元的な集積化への移行が進んでいる。
３次元的な集積化では作製工程が複雑になることがあるが、各層の材料および設計ルール
などの自由度が高まることから、２次元的な集積化では作製が困難な高機能の半導体集積
回路を作製することができる。
したがって、本発明の一態様では、３次元的な集積化した撮像装置を提供することを目的
の一つとする。画素を分割駆動することができる撮像装置を提供することを目的の一つと
する。小型化が可能な撮像装置を提供することを目的の一つとする。または、ノイズの少
ない画像を撮像することができる撮像装置を提供することを目的の一つとする。または、
高速動作に適した撮像装置を提供することを目的の一つとする。または、解像度の高い撮
像装置を提供することを目的の一つとする。または、低照度下で撮像することができる撮
像装置を提供することを目的の一つとする。または、広い温度範囲において使用可能な撮
像装置を提供することを目的の一つとする。または、高開口率の撮像装置を提供すること
を目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする
。または、新規な撮像装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、積層構造を有する撮像装置に関する。
本発明の一態様は、第１の層と、第２の層と、第３の層と、を有する撮像装置であって、
第２の層は、第１の層と、第３の層との間に設けられ、第１の層は、光電変換素子を有し
、第２の層は、酸化物半導体を活性層とする第１のトランジスタ、第１の絶縁層、および
第１の金属層を有し、第３の層は、シリコンを活性層または活性領域とする第２のトラン
ジスタ、第２の絶縁層、および第２の金属層を有し、第１の金属層および第２の金属層は
、主成分が同一の金属元素であり、第１の金属層は、第１の絶縁層に埋設された領域を有
し、第２の金属層は、第２の絶縁層に埋設された領域を有し、第１の金属層は、第２の金
属層と接合された領域を有し、第１の絶縁層は、第２の絶縁層と接合された領域を有し、
第１のトランジスタおよび第２のトランジスタは、互いにゲート電極の上面が向かい合う
ように配置され、光電変換素子は、第１のトランジスタと電気的に接続され、第１のトラ
ンジスタは、第１の金属層と電気的に接続され、第２のトランジスタは、第２の金属層と
電気的に接続されていることを特徴とする撮像装置である。
また、第２の層は、酸化物半導体を活性層とするｎ−ｃｈ型の第３のトランジスタ、およ
び第３の金属層を有し、第３の層は、シリコンを活性層または活性領域とするｐ−ｃｈ型
の第４のトランジスタ、および第４の金属層を有し、第３の金属層および第４の金属層は
、主成分が同一の金属元素であり、第３の金属層は、第１の絶縁層に埋設された領域を有
し、第４の金属層は、第２の絶縁層に埋設された領域を有し、第３の金属層は、第４の金
属層と接合された領域を有し、第３のトランジスタおよび第４のトランジスタは、互いに
ゲート電極の上面が向かい合うように配置され、第３のトランジスタは、第３の金属層と
電気的に接続され、第４のトランジスタは、第４の金属層と電気的に接続されている構成
とすることもできる。
また、本発明の他の一態様は、第１の層と、第２の層と、第３の層と、を有する撮像装置
であって、第２の層は、第１の層と、第３の層との間に設けられ、第１の層は、光電変換
素子、第３の絶縁層、および第５の金属層を有し、第２の層は、酸化物半導体を活性層と
する第１のトランジスタ、第４の絶縁層、および第６の金属層を有し、第３の層は、シリ
コンを活性層または活性領域とする第２のトランジスタを有し、第５の金属層および第６
の金属層は、主成分が同一の金属元素であり、第５の金属層は、第３の絶縁層に埋設され
た領域を有し、第６の金属層は、第４の絶縁層に埋設された領域を有し、第５の金属層は
、第６の金属層と接合された領域を有し、第３の絶縁層は、第４の絶縁層と接合された領
域を有し、光電変換素子は、第５の金属層と電気的に接続され、第１のトランジスタは、
第５の金属層と電気的に接続され、第２のトランジスタは、第１のトランジスタと電気的
に接続されていることを特徴とする撮像装置である。
上記金属元素は、Ｃｕ、Ａｌ、Ｗ、またはＡｕであることが好ましい。
酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、ＹまたはＳｎ）と、を有するこ
とが好ましい。
本発明の一態様を用いることで、３次元的な集積化した撮像装置を提供することができる
。画素を分割駆動することができる撮像装置を提供することができる。小型化が可能な撮
像装置を提供することができる。または、ノイズの少ない画像を撮像することができる撮
像装置を提供することができる。または、高速動作に適した撮像装置を提供することがで
きる。または、解像度の高い撮像装置を提供することができる。または、低照度下で撮像
することができる撮像装置を提供することができる。または、広い温度範囲において使用
可能な撮像装置を提供することができる。または、高開口率の撮像装置を提供することが
できる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装
置などを提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。
撮像装置の画素を説明する図および回路図。 撮像装置の画素を説明する図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 光電変換素子の接続形態を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置の構成を説明する断面図および光電変換素子の接続形態を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の作製工程を説明する図。 撮像装置の作製工程を説明する図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置を説明するブロック図、ＣＤＳ回路の回路図およびＡ／Ｄ変換回路のブロック図。 撮像装置の構成を説明する上面図および斜視図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 画素を説明する回路図。 画素を説明する回路図。 撮像装置の動作を説明するタイミングチャート。 画素を説明する回路図。 湾曲した撮像装置を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物半導体の積層構造におけるバンド図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 撮像装置を収めたパッケージの斜視図および断面図。 撮像装置を収めたパッケージの斜視図および断面図。 電子機器を説明する図。 Ｘ線撮像パネルの外観写真およびＸ線撮像写真。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞
と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、ガンマ補正回路など）、電位レベル変換回路
（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路な
ど）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出
来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号
生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能
である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された
信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、Ｘ
とＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、Ｘ
とＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟ん
で接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹと
の間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されてい
る場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合
）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と
明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている
場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（また
は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）
が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタ
のソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部
がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の
一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下
のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または
第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（ま
たは第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で
電気的に接続されている。」と表現することができる。または、「トランジスタのソース
（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または
第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端
子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的
に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（
または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に
接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイ
ン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することが
できる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規
定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（また
は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など
）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路
は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、ト
ランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の
端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トラ
ンジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、
Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前
記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「
トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって
、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有し
ておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタ
のドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介
して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していな
い。」と表現することができる。または、「トランジスタのソース（または第１の端子な
ど）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、
前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、
トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第
２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など
）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前
記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、ト
ランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１
の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表
現方法を用いて、回路構成における接続経路について規定することにより、トランジスタ
のソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別し
て、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、およ
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大き
さによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと
記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとす
る。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合も
ある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する
場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されるこ
ととなる。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様は、第１の構造物と、第２の構造物と、をそれぞれ作製したのち、第１の
構造物および第２の構造物を貼り合わせることによって、それぞれが有する金属層を接合
して３次元的に集積化した撮像装置の構成および作製方法である。
第１の構造物は、シリコンを活性層または活性領域とするトランジスタと、当該トランジ
スタと電気的に接続する第１の金属層と、第１の絶縁層を含む構成とすることができる。
第２の構造物は、光電変換素子と、酸化物半導体を活性層とするトランジスタと、当該ト
ランジスタと電気的に接続する第２の金属層と、第２の絶縁層を含む構成とすることがで
きる。
または、第１の構造物は、シリコンを活性層または活性領域とする第１のトランジスタと
、酸化物半導体を活性層とする第２のトランジスタと、第２のトランジスタと電気的に接
続する第３の金属層と、第３の絶縁層を含む構成とし、第２の構造物は、光電変換素子と
、当該光電変換素子と電気的に接続する第４の金属層と、第４の絶縁層を含む構成として
もよい。
また、第１の構造物、第２の構造物および第３の構造物を貼り合わせた構成とすることも
できる。
この場合、第１の構造物は、シリコンを活性層または活性領域とするトランジスタと、当
該トランジスタと電気的に接続する第１の金属層と、第１の絶縁層を含む構成とすること
ができる。第２の構造物は、酸化物半導体を活性層とするトランジスタと、当該トランジ
スタと電気的に接続する第２の金属層と、第３の金属層と、第２の絶縁層と、第３の絶縁
層を含む構成とすることができる。第３の構造物は、光電変換素子と、当該光電変換素子
と電気的に接続する第４の金属層と、第４の絶縁層を含む構成とすることができる。
上記酸化物半導体を活性層とするトランジスタはオフ電流が小さく、撮像装置の画素内に
データを保持するメモリを簡易に構成することができる。
図１（Ａ）は、本発明の一態様の撮像装置が有する画素２０の断面の模式図であり、図１
（Ｂ）は画素２０の回路図である。なお、図１（Ａ），（Ｂ）などにおいてはトランジス
タがｎ−ｃｈ型である場合の例を示すが、本発明の一態様はこれに限定されず、一部のト
ランジスタをｐ−ｃｈ型トランジスタに置き換えてもよい。
画素２０において、光電変換素子ＰＤの一方の電極は、トランジスタ４１のソースまたは
ドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの他方
は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。トランジス
タ４１のソースまたはドレインの他方は、トランジスタ４３のゲートに電気的に接続され
る。トランジスタ４３のソースまたはドレインの一方は、トランジスタ４４のソースまた
はドレインの一方と電気的に接続される。
ここで、トランジスタ４１のソースまたはドレインの他方、トランジスタ４２のソースま
たはドレインの一方、トランジスタ４３のゲートが接続されるノードＦＤを電荷検出部と
する。なお、図２０（Ａ）に示すように、ノードＦＤに容量素子が接続される構成であっ
てもよい。
図１（Ａ）、（Ｂ）において、光電変換素子ＰＤの他方の電極は、配線７１（ＶＰＤ）に
電気的に接続される。トランジスタ４２のソースまたはドレインの他方は、配線７２（Ｖ
ＲＳ）に電気的に接続される。トランジスタ４３のソースまたはドレインの他方は、配線
７３（ＶＰＩ）に電気的に接続される。トランジスタ４４のソースまたはドレインの他方
は、配線９１（ＯＵＴ１）に電気的に接続される。
なお、図１（Ａ）、（Ｂ）に示す要素（トランジスタ、光電変換素子など）と、配線との
接続形態は一例であり、それぞれの要素が異なる配線と電気的に接続される場合や、複数
の要素が同一の配線に電気的に接続される場合もある。
配線７１（ＶＰＤ）、配線７２（ＶＲＳ）および配線７３（ＶＰＩ）は、電源線としての
機能を有することができる。例えば、配線７１（ＶＰＤ）は、低電位電源線として機能さ
せることができる。配線７２（ＶＲＳ）および配線７３（ＶＰＩ）は、高電位電源線とし
て機能させることができる。
トランジスタ４１のゲートは、配線６１（ＴＸ）と電気的に接続される。トランジスタ４
２のゲートは、配線６２（ＲＳ）と電気的に接続される。トランジスタ４４のゲートは、
配線６３（ＳＥ）と電気的に接続される。
配線６１（ＴＸ）、配線６２（ＲＳ）および配線６３（ＳＥ）は、それぞれが接続される
トランジスタの導通を制御する信号線として機能させることができる。
トランジスタ４１は、光電変換素子ＰＤのカソードの電位をノードＦＤに転送するための
トランジスタとして機能させることができる。トランジスタ４２は、ノードＦＤの電位を
リセットするためのトランジスタとして機能させることができる。トランジスタ４３は、
ノードＦＤの電位に対応した出力を行うためのトランジスタとして機能させることができ
る。トランジスタ４４は、画素２０を選択するためのトランジスタとして機能させること
ができる。
なお、上述した画素２０の構成は一例であり、一部の回路、一部のトランジスタ、一部の
容量素子、または一部の配線等が含まれない場合もある。または、上述した構成に含まれ
ない回路、トランジスタ、容量素子、配線等が含まれる場合もある。また、一部の配線の
接続形態が上述した構成とは異なる場合もある。
本発明の一態様の撮像装置は、図１（Ａ）に示すように、層１１００、層１２００および
層１３００を有する。
層１１００は、光電変換素子ＰＤを有する構成とすることができる。光電変換素子ＰＤに
は、例えば、２端子のフォトダイオードを用いることができる。当該フォトダイオードと
しては、単結晶シリコン基板を用いたｐｎ型フォトダイオード、非晶質シリコン薄膜、微
結晶シリコン薄膜または多結晶シリコン薄膜を用いたｐｉｎ型フォトダイオード、セレン
またはセレンの化合物、または有機化合物を用いたフォトダイオードなどを用いることが
できる。
層１２００は、トランジスタ４１およびトランジスタ４２を有する構成とすることができ
る。トランジスタ４１、４２としては、酸化物半導体を活性層とするトランジスタ（以下
、ＯＳトランジスタ）を用いることが好ましい。また、層１２００は、トランジスタ４１
のソースまたはドレインの一方およびトランジスタ４２のソースまたはドレインの一方と
電気的に接続する金属層４０１ｂを有する。
ＯＳトランジスタは極めて低いオフ電流特性を有する。したがって、トランジスタ４１お
よびトランジスタ４２の低いオフ電流特性によって、ノードＦＤで電荷を保持できる期間
を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、
全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
なお、本発明の一態様の撮像装置は、ローリングシャッタ方式で動作させることもできる
。
ＯＳトランジスタは、シリコンを活性領域または活性層に用いたトランジスタ（以下、Ｓ
ｉトランジスタ）よりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で
使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装
置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。
セレン系材料を光電変換層とした光電変換素子では、アバランシェ増倍を利用するために
比較的高い電圧（例えば、１０Ｖ以上）を印加して動作させることが好ましい。したがっ
て、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせ
ることで、信頼性の高い撮像装置とすることができる。
層１３００は、トランジスタ４３およびトランジスタ４４を有する構成とすることができ
る。トランジスタ４３、４４としては、シリコンを活性層または活性領域とするトランジ
スタを用いることが好ましい。シリコンを活性層または活性領域とするトランジスタはオ
ン電流が大きく、ノードＦＤの電位を効率良く増幅することができる。また、層１２００
は、トランジスタ４４のゲートと電気的に接続する金属層４０１ａを有する。
図１（Ａ）に示すように、金属層４０１ａおよび金属層４０１ｂは、それぞれが直接接触
する位置に設けられ、金属層４０１ａおよび金属層４０１ｂは導通する接続部４０１を有
する構成とする。
また、本発明の一態様の撮像装置は、図２（Ａ）に示す構成であってもよい。
図２（Ａ）に示す構成では、層１１００は、光電変換素子ＰＤと、光電変換素子ＰＤの一
方の電極と電気的に接続する金属層４０２ｂと、光電変換素子ＰＤの他方の電極と電気的
に接続する金属層４０３ｂを有する。なお、金属層４０３ｂは層１１００に設けられてい
なくてもよい。
層１２００は、トランジスタ４１と、トランジスタ４２と、トランジスタ４１のソースま
たはドレインの一方と電気的に接続する金属層４０２ａと、配線７１と電気的に接続する
金属層４０３ａを有する。なお、配線７１および金属層４０３ａは層１２００に設けられ
ていなくてもよい。
層１３００は、トランジスタ４３およびトランジスタ４４を有する。
図２（Ａ）に示すように、金属層４０２ａおよび金属層４０２ｂは、それぞれが直接接触
する位置に設けられ、金属層４０２ａおよび金属層４０２ｂは導通する接続部４０２を有
する構成とする。また、金属層４０３ａおよび金属層４０３ｂは、それぞれが直接接触す
る位置に設けられ、金属層４０３ａおよび金属層４０３ｂは導通する接続部４０３を有す
る構成とする。
また、本発明の一態様の撮像装置は、図２（Ｂ）に示す構成であってもよい。
図２（Ｂ）に示す構成では、層１１００は、光電変換素子ＰＤと、光電変換素子ＰＤの一
方の電極と電気的に接続する金属層４０２ｂと、光電変換素子ＰＤの他方の電極と電気的
に接続する金属層４０３ｂを有する。なお、金属層４０３ｂは層１１００に設けられてい
なくてもよい。
層１２００は、トランジスタ４１と、トランジスタ４２と、トランジスタ４１のソースま
たはドレインの一方と電気的に接続する金属層４０２ａと、配線７１と電気的に接続する
金属層４０３ａと、トランジスタ４１のソースまたはドレインの一方およびトランジスタ
４２のソースまたはドレインの一方と電気的に接続する金属層４０１ｂを有する。なお、
配線７１および金属層４０３ａは層１２００に設けられていなくてもよい。
層１３００は、トランジスタ４３と、トランジスタ４４と、トランジスタ４３のゲートと
電気的に接続する金属層４０１ａを有する。
図２（Ｂ）に示すように、金属層４０２ａおよび金属層４０２ｂは、それぞれが直接接触
する位置に設けられ、金属層４０２ａおよび金属層４０２ｂは導通する接続部４０２を有
する構成とする。また、金属層４０３ａおよび金属層４０３ｂは、それぞれが直接接触す
る位置に設けられ、金属層４０３ａおよび金属層４０３ｂは導通する接続部４０３を有す
る構成とする。また、金属層４０１ａおよび金属層４０１ｂは、それぞれが直接接触する
位置に設けられ、金属層４０１ａおよび金属層４０１ｂは導通する接続部４０１を有する
構成とする。
図３（Ａ）、（Ｂ）、（Ｃ）は、図１（Ａ）に対応する画素２０の具体的な構成を説明す
る図である。図３（Ａ）はトランジスタ４１、４２、４３、４４のチャネル長方向を表す
断面図である。図３（Ｂ）は図３（Ａ）に示す一点鎖線Ｘ１−Ｘ２の断面図であり、トラ
ンジスタ４１のチャネル幅方向の断面を表している。図３（Ｃ）は図３（Ａ）に示す一点
鎖線Ｙ１−Ｙ２の断面図であり、トランジスタ４２のチャネル幅方向の断面を表している
。
本実施の形態で説明する断面図において、配線、電極、金属層およびコンタクトプラグ（
導電体８２）を個別の要素として図示しているが、それらが電気的に接続している場合に
おいては、同一の要素として設けられる場合もある。また、配線、電極および金属層など
の要素が導電体８２を介して接続される形態は一例であり、各要素が導電体８２を介さず
に直接接続される場合もある。
トランジスタなどの各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有す
る絶縁層８１ａ乃至８１ｊ等が設けられる。例えば、絶縁層８１ａ乃至８１ｊは、酸化シ
リコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリ
ル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８１ａ乃至８１ｊ
等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線やトラ
ンジスタ等が各層に含まれる場合もある。また、図面に示されない層が含まれる場合もあ
る。また、図面に示される層の一部が含まれない場合もある。
ＯＳトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォ
トダイオード）が形成される領域との間には絶縁層８０ａ、８０ｂが設けられる。
トランジスタ４３、４４の活性領域近傍に設けられる絶縁層中の水素はシリコンのダング
リングボンドを終端する。したがって、当該水素はトランジスタ４３、４４の信頼性を向
上させる効果がある。一方、トランジスタ４１、４２の活性層である酸化物半導体層の近
傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つと
なる。そのため、当該水素はトランジスタ４１、４２の信頼性を低下させる要因となる場
合がある。したがって、Ｓｉトランジスタを有する一方の層と、ＯＳトランジスタを有す
る他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０
ｂを設けることが好ましい。絶縁層８０ｂにより、一方の層に水素を閉じ込めることでト
ランジスタ４３、４４の信頼性が向上することができる。また、一方の層から他方の層へ
の水素の拡散が抑制されることでトランジスタ４１、４２の信頼性も向上させることがで
きる。また、上記同様の理由から、Ｓｉフォトダイオードを有する一方の層と、ＯＳトラ
ンジスタを有する他方の層との間に水素の拡散を防止する機能を有する絶縁層８０ａを設
けることが好ましい。
絶縁層８０ａ、８０ｂとしては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸
化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニ
ウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることがで
きる。
図３（Ａ）において、層１１００が有する光電変換素子ＰＤは、単結晶シリコン基板を用
いたｐｎ型フォトダイオードを示している。当該光電変換素子ＰＤは、ｐ＋領域６２０、
ｐ−領域６３０、ｎ型領域６４０、ｐ＋領域６５０を有する構成とすることができる。
ｎ型領域６４０は金属層４０５と電気的に接続される。また、ｐ＋領域６５０は金属層４
０６と電気的に接続される。金属層４０５および金属層４０６は、絶縁層８１ｇを貫通し
て設けられる。
層１２００にはＯＳトランジスタであるトランジスタ４１およびトランジスタ４２が設け
られる。トランジスタ４１、４２はともにバックゲートを有する構成を示しているが、一
部のトランジスタ、例えばトランジスタ４１のみにバックゲートを有する形態であっても
よい。当該バックゲートは、図３（Ｂ）に示すように対向して設けられるトランジスタの
フロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲ
ートとは異なる固定電位が供給することができる構成であってもよい。
金属層４０１ｂは絶縁層８１ｄに埋設された領域を有するように設けられ、導電層および
導電体８２等を介してトランジスタ４１のソースまたはドレインの他方およびトランジス
タ４２のソースまたはドレインの一方と電気的に接続される。また、トランジスタ４１の
ソースまたはドレインの一方は、導電体８２および導電層等を介して金属層４０５と電気
的に接続される。また、配線７１は導電体８２を介して金属層４０６と電気的に接続され
る。
層１３００には、Ｓｉトランジスタであるトランジスタ４３およびトランジスタ４４が設
けられる。図３（Ａ）においてトランジスタ４３、４４はフィン型の構成を例示している
が、図４（Ａ）に示すようにプレーナー型であってもよい。または、図４（Ｂ）に示すよ
うに、シリコン薄膜の活性層６６０を有するトランジスタであってもよい。活性層６６０
は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シ
リコンとすることができる。
金属層４０１ａは絶縁層８１ｃに埋設された領域を有するように設けられ、導電層および
導電体８２等を介してトランジスタ４３のゲートと電気的に接続される。
ここで、金属層４０１ａおよび金属層４０１ｂは主成分が同一の金属元素であることが好
ましい。また、絶縁層８１ｃおよび絶縁層８１ｄは、同一の成分で構成されていることが
好ましい。
例えば、金属層４０１ａおよび金属層４０１ｂには、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ
、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａ
ｌ、Ｗ、またはＡｕを用いる。また、絶縁層８１ｃおよび絶縁層８１ｄには、酸化シリコ
ン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いること
ができる。
金属層４０１ａおよび金属層４０１ｂのそれぞれに、上記に示す同一の金属材料を用い、
絶縁層８１ｃおよび絶縁層８１ｄのそれぞれに、上記に示す同一の絶縁材料を用いること
で、図３に示す接合位置ａで貼り合わせ工程を行うことができる。当該貼り合わせ工程に
よって、金属層４０１ａおよび金属層４０１ｂの電気的な接続を得ることができる。また
、絶縁層８１ｃおよび絶縁層８１ｄの機械的な強度を有する接続を得ることができる。
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理な
どで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を
用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法など
を用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機
械的にも優れた接合を得ることができる。
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等
で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親
水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため
、機械的に優れた接合を得ることができる。
層１３００と、層１２００を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が
混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい
。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処
理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難
酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用い
てもよい。
貼り合わせ法は、それぞれのデバイスが完成後に貼り合わせを行うため、ＯＳトランジス
タおよびＳｉトランジスタは、それぞれに最適な工程を用いて作製することができる。し
たがって、それぞれのトランジスタの電気特性および信頼性を高めることができる。また
、それぞれトップゲート型のトランジスタを完成させた後に貼り合わせを行うため、ＯＳ
トランジスタのフロントゲート電極およびＳｉトランジスタのゲート電極は、互いに上面
が向かい合うように配置される。
また、画素２０は、図５に示す積層構成とすることもできる。図５に示す画素２０は、図
３（Ａ）に示す画素２０と層１１００のみが異なり、その他の構成は同じである。
図５において、層１１００が有する光電変換素子ＰＤは、光電変換層にセレンを用いたフ
ォトダイオードを示している。当該光電変換素子ＰＤは、光電変換層５６１、透光性導電
層５６２、電極５６６、隔壁５６７、配線５７１を有する構成とすることができる。
電極５６６は金属層４０５と電気的に接続される。また、透光性導電層５６２は配線５７
１を介して金属層４０６と電気的に接続される。金属層４０５および金属層４０６は、絶
縁層８１ｇを貫通して設けられる。
図５では、セレン系材料を光電変換層５６１に用いた形態を図示している。セレン系材料
を用いた光電変換素子ＰＤは、可視光に対する外部量子効率が高い特性を有する。また、
セレン系材料は光吸収係数が高いため、光電変換層５６１を薄くしやすい利点を有する。
セレン系材料を用いた光電変換素子ＰＤでは、アバランシェ倍増により増幅が大きい高感
度のセンサとすることができる。つまり、セレン系材料を光電変換層５６１に用いること
で、画素面積が縮小しても十分な光電流を得ることができる。したがって、セレン系材料
を用いた光電変換素子ＰＤは、低照度環境における撮像にも適しているといえる。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレ
ンは、例えば、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セレン
の結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させるこ
とができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収
係数が高い特性を有する。
図５では、光電変換層５６１は単層として図示しているが、図６（Ａ）に示すように受光
面側に正孔注入阻止層５６８として酸化ガリウム、酸化セリウムまたはＩｎ−Ｇａ−Ｚｎ
酸化物などを設けてもよい。または、図６（Ｂ）に示すように、電極５６６側に電子注入
阻止層５６９として酸化ニッケルまたは硫化アンチモンなどを設けてもよい。または、図
６（Ｃ）に示すように、正孔注入阻止層５６８および電子注入阻止層５６９を設ける構成
としてもよい。
光電変換層５６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよ
い。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であって
もよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ増倍を利用する
光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子ＰＤは、例えば、金属材料などで形成された電極５６
６と透光性導電層５６２との間に光電変換層５６１を有する構成とすることができる。ま
た、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化
カドミウムや硫化亜鉛等を接して設けてもよい。
図５では透光性導電層５６２と配線５７１は直接接する構成としているが、図６（Ｄ）に
示すように配線５８８を介して両者が接する構成としてもよい。また、図５では光電変換
層５６１および透光性導電層５６２を画素回路間で分離しない構成としているが、図６（
Ｅ）に示すように回路間で分離する構成としてもよい。また、画素間においては、電極５
６６を有さない領域には絶縁体で隔壁５６７を設け、光電変換層５６１および透光性導電
層５６２に亀裂が入らないようにすることが好ましいが、図７（Ａ）、（Ｂ）に示すよう
に隔壁５６７を設けない構成としてもよい。
また、電極５６６および配線５７１等は多層としてもよい。例えば、図７（Ｃ）に示すよ
うに、電極５６６を導電層５６６ａおよび導電層５６６ｂの二層とし、配線５７１を導電
層５７１ａおよび導電層５７１ｂの二層とすることができる。図７（Ｃ）の構成において
は、例えば、導電層５６６ａおよび導電層５７１ａを低抵抗の金属等を選択して形成し、
導電層５６６ｂおよび導電層５７１ｂを光電変換層５６１とコンタクト特性の良い金属等
を選択して形成するとよい。このような構成とすることで、光電変換素子ＰＤの電気特性
を向上させることができる。また、一部の金属は透光性導電層５６２と接触することによ
り電蝕を起こすことがある。そのような金属を導電層５７１ａに用いた場合でも導電層５
７１ｂを介することによって電蝕を防止することができる。
導電層５６６ｂおよび導電層５７１ｂには、例えば、モリブデンやタングステンなどを用
いることができる。また、導電層５６６ａおよび導電層５７１ａには、例えば、アルミニ
ウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、図７（Ｄ）に示すように透光性導電層５６２と配線５７１は導電体８２および配線
５８８を介して接続してもよい。
隔壁５６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔
壁５６７は、トランジスタ等に対する遮光、および／または１画素あたりの受光部の面積
を確定するために黒色等に着色されていてもよい。
また、画素２０は、図８（Ａ）に示す積層構成とすることもできる。図８（Ａ）に示す画
素２０は、図３（Ａ）に示す画素２０と層１１００のみが異なり、その他の構成は同じで
ある。
図８（Ａ）において、層１１００が有する光電変換素子ＰＤは、光電変換層に非晶質シリ
コン膜や微結晶シリコン膜などを用いたｐｉｎ型フォトダイオードを示している。当該光
電変換素子ＰＤは、ｎ型の半導体層５６５、ｉ型の半導体層５６４、ｐ型の半導体層５６
３、電極５６６、配線５７１、配線５８８を有する構成とすることができる。
電極５６６は、金属層４０５と電気的に接続される。また、ｐ型の半導体層５６３は配線
５８８及び配線５７１を介して金属層４０６と電気的に接続される。金属層４０５および
金属層４０６は、絶縁層８１ｇを貫通して設けられる。
ｉ型の半導体層５６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体
層５６３およびｎ型の半導体層５６５には、それぞれの導電型を付与するドーパントを含
む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光
電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光
を検知しやすい。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子ＰＤの構成、ならび
に光電変換素子ＰＤおよび配線の接続形態は、図８（Ｂ）、（Ｃ）、（Ｄ）に示す例であ
ってもよい。なお、光電変換素子ＰＤの構成、光電変換素子ＰＤと配線の接続形態はこれ
らに限定されず、他の形態であってもよい。
図８（Ｂ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２を
設けた構成である。透光性導電層５６２は電極として作用し、光電変換素子ＰＤの出力電
流を高めることができる。
透光性導電層５６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸
化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを
含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、グラフェンまた
は酸化グラフェン等を用いることができる。また、透光性導電層５６２は単層に限らず、
異なる膜の積層であっても良い。
図８（Ｃ）は、透光性導電層５６２と配線５７１が導電体８２および配線５８８を介して
接続された構成である。なお、光電変換素子ＰＤのｐ型の半導体層５６３と配線５７１が
導電体８２および配線５８８を介して接続された構成とすることもできる。なお、図８（
Ｃ）においては、透光性導電層５６２を設けない構成とすることもできる。
図８（Ｄ）は、光電変換素子ＰＤを覆う絶縁層８１ｋにｐ型の半導体層５６３が露出する
開口部が設けられ、当該開口部を覆う透光性導電層５６２と配線５７１が電気的な接続を
有する構成である。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子ＰＤは、成膜
工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製す
ることができる。また、セレン系材料は高抵抗であり、図５に示すように、光電変換層５
６１を回路間で分離しない構成とすることもできる。したがって、歩留りが高く、低コス
トで作製することができる。
なお、図５および図８（Ａ）に示す画素２０が有する光電変換素子ＰＤは、薄膜の積層体
であるため、貼り合わせ工程のあとに形成することが好ましい。
また、画素２０は、図９に示す積層構成とすることもできる。図９に示す画素２０は、層
１３００上に層１２００を形成し、層１２００と別途形成した層１１００を接合位置ｂで
貼り合わせる構成である。すなわち、金属層の接合部が図３（Ａ）の積層構成では層１３
００と層１２００との間に設けられるが、図９に示す積層構成では層１２００と層１１０
０との間に設けられる。
図９において、層１１００が有する光電変換素子ＰＤは、単結晶シリコン基板を用いたｐ
ｎ型フォトダイオードを示している。当該光電変換素子ＰＤは、ｐ＋領域６２０、ｐ−領
域６３０、ｎ型領域６４０、ｐ＋領域６５０を有する構成とすることができる。
ｎ型領域６４０は金属層４０２ｂと電気的に接続される。また、ｐ＋領域６５０は金属層
４０３ｂと電気的に接続される。金属層４０５および金属層４０６は、絶縁層８１ｇを貫
通して設けられる。
層１２００には、金属層４０２ａ、金属層４０３ａが設けられる。金属層４０２ａは絶縁
層８１ｈに埋設された領域を有するように設けられ、導電層および導電体８２等を介して
トランジスタ４１のソースまたはドレインの一方と電気的に接続される。また、金属層４
０３ａは絶縁層８１ｈに埋設された領域を有するように設けられ、導電体８２を介して配
線７１と電気的に接続される。
層１３００にはＳｉトランジスタであるトランジスタ４３およびトランジスタ４４が設け
られる。トランジスタ４３のゲートは、導電層および導電体８２等を介してトランジスタ
４１のソースまたはドレインの他方およびトランジスタ４２のソースまたはドレインの一
方と電気的に接続される。
また、画素２０は、図１０に示す積層構成とすることもできる。図１０に示す画素２０は
、層１３００、層１２００および層１１００を個別に形成し、層１３００と層１２００を
接合位置ａで貼り合わせ、層１２００と層１１００を接合位置ｂで貼り合わせる構成であ
る。すなわち、金属層の接合部が層１３００と層１２００との間および層１２００と層１
１００との間に設けられる。
図１０において、層１１００が有する光電変換素子ＰＤは、単結晶シリコン基板を用いた
ｐｎ型フォトダイオードを示している。当該光電変換素子ＰＤは、ｐ＋領域６２０、ｐ−
領域６３０、ｎ型領域６４０、ｐ＋領域６５０を有する構成とすることができる。
ｎ型領域６４０は金属層４０２ｂと電気的に接続される。また、ｐ＋領域６５０は金属層
４０３ｂと電気的に接続される。金属層４０２ａおよび金属層４０３ｂは、絶縁層８１ｇ
を貫通して設けられる。
層１２００には、金属層４０１ｂ、金属層４０２ａ、金属層４０３ａが設けられる。金属
層４０１ｂは絶縁層８１ｄに埋設された領域を有するように設けられ、導電層および導電
体８２等を介してトランジスタ４１のソースまたはドレインの他方およびトランジスタ４
２のソースまたはドレインの一方と電気的に接続される。金属層４０２ａは絶縁層８１ｇ
に埋設された領域を有するように設けられ、導電層および導電体８２等を介してトランジ
スタ４１のソースまたはドレインの一方と電気的に接続される。また、金属層４０３ａは
絶縁層８１ｇに埋設された領域を有するように設けられ、導電体８２を介して配線７１と
電気的に接続される。
層１３００には、金属層４０１ａが設けられる。金属層４０１ａは絶縁層８１ｃに埋設さ
れた領域を有するように設けられ、導電層および導電体８２等を介してトランジスタ４１
のソースまたはドレインの一方と電気的に接続される。
図３（Ａ）に示す積層構成の作製方法の一例を図１１（Ａ１）乃至（Ａ３）を用いて説明
する。
まず、最上層に絶縁層８１ｃおよび金属層４０１ａを有する層１３００を作製する（図１
１（Ａ１）参照）。金属層４０１ａは、例えば、絶縁層８１ｃにトランジスタ４３のゲー
ト電極と電気的に接続する配線層に達する貫通孔を形成し、ＣＶＤ法、メッキ法などを用
いて当該貫通孔を充填するように金属層を設け、表面を研磨して余分な金属層を除去して
作製すればよい。または、ＣＶＤ法やスパッタ法などの成膜法を用いて金属層４０１ａを
先に形成し、金属層４０１ａを覆うように絶縁層８１ｃを形成し、表面を研磨することで
金属層４０１ａの上面を露出させてもよい。いずれの方法においても研磨にはＣＭＰ（Ｃ
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて表面全体を
平坦化し、金属層４０１ａと絶縁層８１ｃとの間にできるだけ段差が生じない形状とする
ことが好ましい。
また、光電変換素子ＰＤを作製し、光電変換素子ＰＤ上に最上層に絶縁層８１ｄおよび金
属層４０１ｂを有する層１２００を作製する。
光電変換素子ＰＤは、例えば、単結晶シリコン基板６７０に拡散法やドーピング法などを
用いて不純物領域を形成して作製する。そして、当該光電変換素子ＰＤ上にＯＳトランジ
スタなどの各要素を電気的に接続させて形成し、最上層に絶縁層８１ｄおよび金属層４０
１ｂを形成する。金属層４０１ｂは金属層４０１ａと同様に形成することができ、ＣＭＰ
法等を用いて、絶縁層８１ｄおよび金属層４０１ｂの表面を平坦化させる。
次に、層１３００の上記平坦化した表面および層１２００の上記平坦化した表面に、前述
した貼り合わせ前の処理を行う。その後、金属層４０１ａおよび金属層４０１ｂが接触す
るように位置合わせをして貼り合わせを行い、適切な処理を行って両者ならびに絶縁層８
１ｃおよび絶縁層８１ｄを接合させる（図１１（Ａ２）参照）。
貼り合わせが完了したのち、単結晶シリコン基板６７０の不要な領域を研磨し、光電変換
素子ＰＤの受光面を露出させ、必要に応じて絶縁層などの保護膜を形成する（図１１（Ａ
３）参照）。以上により、図３（Ａ）に示す積層構造が完成する。
なお、単結晶シリコン基板６７０の研磨は、貼り合わせ工程の前またはＯＳトランジスタ
を形成する前に行ってもよい。その場合は、剥離可能な接着剤などを用い、適宜支持基板
を設けて工程を行うことが好ましい。
図５および図８（Ａ）に示す積層構成の作製方法の一例を図１１（Ｂ１）乃至（Ｂ４）を
用いて説明する。なお、層１３００の作製方法および層１３００と層１２００との貼り合
わせ工程は、前述した図３（Ａ）に示す画素２０の作製方法を参照することができる。
まず、最上層に絶縁層８１ｃおよび金属層４０１ａを有する層１３００を作製する（図１
１（Ｂ１）参照）。
また、ガラス基板または半導体基板などの平坦な支持基板１７００上に剥離層１８００を
設け、剥離層１８００上に最上層に絶縁層８１ｄおよび金属層４０１ｂを有する層１２０
０を作製する。
剥離層１８００は、例えば、タングステン膜およびシリコン酸化膜の積層などで形成する
ことができる。当該積層は熱的に安定であり、トランジスタの作製工程が終了したのちに
物理的な力を加えることで、タングステン膜とシリコン酸化膜の界面近傍で剥離を行うこ
とができる。または、剥離層１８００として、ポリイミド膜を用いてもよい。ポリイミド
膜を用いた場合は、透光性基板を用いることが好ましく、トランジスタの作製工程が終了
したのちに透光性基板側からレーザ光などの光を照射してポリイミド膜を脆弱化し、剥離
を行うことができる。または、熱的に安定な剥離可能な接着剤等を剥離層１８００として
用いてもよい。
次に、層１３００と層１２００の貼り合わせを行う（図１１（Ｂ２）参照）。
貼り合わせが完了したのち、支持基板１７００から層１３００および層１２００の積層体
を剥離する。このとき、層１２００の表面に剥離層の一部が残存している場合は洗浄やエ
ッチングなどによって取り除き、金属層４０５および金属層４０６の表面を露出させる（
図１１（Ｂ３）、図３（Ａ）参照）。
そして、層１２００上に光電変換素子ＰＤを有する層１１００を形成する（図１１（Ｂ４
）参照）。以上により、図５または図８（Ａ）に示す積層構造が完成する。
図９に示す積層構成の作製方法の一例を図１２（Ａ１）乃至（Ａ４）を用いて説明する。
なお、接合部の金属層の作製方法および貼り合わせの方法は、図３（Ａ）の積層構造の作
製方法を参照することができる。
まず、層１３００を作製し（図１２（Ａ１）参照）、層１３００上に最上層に絶縁層８１
ｈ、金属層４０２ａおよび金属層４０３ａを有する層１２００を作製する（図１２（Ａ２
））。このとき、層１３００が有する要素と層１２００が有する要素は必要に応じて電気
的な接続を行う。
次に、層１２００と光電変換素子ＰＤを設けた単結晶シリコン基板６７０の貼り合わせを
行い、金属層４０２ａおよび金属層４０２ｂ、金属層４０３ａおよび金属層４０３ｂ、な
らびに絶縁層８１ｈおよび絶縁層８１ｇを接合させる（図１２（Ａ３）参照）。
貼り合わせが完了したのち、単結晶シリコン基板６７０の不要な領域を研磨し、光電変換
素子ＰＤの受光面を露出させ、必要に応じて絶縁層などの保護膜を形成する（図１２（Ａ
４）参照）。以上により、層１１００を形成することができ、図９に示す積層構造が完成
する。
なお、単結晶シリコン基板６７０の研磨は、貼り合わせ工程の前に行ってもよい。その場
合は、剥離可能な接着剤などを用い、適宜支持基板を設けて工程を行うことが好ましい。
図１０に示す積層構成の作製方法の一例を図１２（Ｂ１）乃至（Ｂ５）を用いて説明する
。なお、接合部の金属層の作製方法および貼り合わせの方法は、図３（Ａ）の積層構造の
作製方法を参照することができる。
まず、最上層に絶縁層８１ｃおよび金属層４０１ａを有する層１３００を作製する（図１
２（Ｂ１）参照）。
また、ガラス基板または半導体基板などの平坦な支持基板１７００上に剥離層１８００を
設け、剥離層１８００上に最下層に絶縁層８１ｇ、金属層４０２ａおよび金属層４０３ａ
を有し最上層に絶縁層８１ｄおよび金属層４０１ｂを有する層１２００を作製する。
次に、層１３００と層１２００の貼り合わせを行う（図１２（Ｂ２）参照）。
貼り合わせが完了したのち、支持基板１７００から層１３００および層１２００の積層体
を剥離する。このとき、層１２００の表面に剥離層の一部が残存している場合は洗浄やエ
ッチングなどによって取り除き、金属層４０２ａおよび金属層４０３ａの表面を露出させ
る（図１２（Ｂ３）参照）。
次に、層１２００と光電変換素子ＰＤを設けた単結晶シリコン基板６７０の貼り合わせを
行い、金属層４０２ａおよび金属層４０２ｂ、金属層４０３ａおよび金属層４０３ｂ、な
らびに絶縁層８１ｈおよび絶縁層８１ｇを接合させる（図１２（Ｂ４）参照）。
貼り合わせが完了したのち、単結晶シリコン基板６７０の不要な領域を研磨し、光電変換
素子ＰＤの受光面を露出させ、必要に応じて絶縁層などの保護膜を形成する（図１２（Ｂ
５）参照）。以上により、層１１００を形成することができ、図１０に示す積層構造が完
成する。
なお、単結晶シリコン基板６７０の研磨は、貼り合わせ工程の前に行ってもよい。その場
合は、剥離可能な接着剤などを用い、適宜支持基板を設けて工程を行うことが好ましい。
また、本発明の一態様の撮像装置では、層１３００に形成したＳｉトランジスタで画素回
路とは異なる回路を設けることができる。当該回路としては、例えば、カラムドライバお
よびロードライバなどの駆動回路、Ａ／Ｄコンバータなどのデータ変換回路、ＣＤＳ（Ｃ
ｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路などのノイズ低減回路、お
よび撮像装置全体の制御回路などがある。
上記いずれかの回路に含まれるトランジスタ４６およびトランジスタ４７を図１３に示す
。トランジスタ４６、４７は、光電変換素子ＰＤと重なる領域に形成することができる。
また、トランジスタ４６、４７の一方または両方は、トランジスタ４１、４２の一方また
は両方と重なる領域に形成してもよい。すなわち、上記回路は画素２０と重なる領域に形
成される。なお、図１３では、トランジスタ４６をｐ−ｃｈ型、トランジスタ４７をｎ−
ｃｈ型としたＣＭＯＳインバータを構成の例を示しているが、その他の回路構成であって
もよい。
また、図１４に示すように、トランジスタ４７は層１２００に設けたＯＳトランジスタで
あってもよい。図１４に示す構成では、トランジスタ４６とトランジスタ４７を互いに重
なる領域に貼り合わせ工程で設けることができ、回路面積を小さくすることができる。ま
た、画素２０が有するトランジスタ４４、４５をｐ−ｃｈ型で形成する場合は、単結晶シ
リコン基板６００に設けるトランジスタを全てｐ−ｃｈ型とすることもでき、ｎ−ｃｈ型
のＳｉトランジスタを形成する工程を省くことができる。
なお、図１３および図１４は、図３（Ａ）に示す画素２０にトランジスタ４６、４７を付
加する積層構成を示しているが、図５、図９、または図１０の画素２０にトランジスタ４
６、４７を付加することもできる。
図１５（Ａ）は、本発明の一態様の撮像装置の回路構成を説明するブロック図である。当
該撮像装置は、マトリクス状に配列された画素２０を有する画素アレイ２１と、画素アレ
イ２１の行を選択する機能を有する回路２２（ロードライバ）と、画素２０の出力信号に
対してＣＤＳ動作を行うための回路２３（ＣＤＳ回路）と、回路２３から出力されたアナ
ログデータをデジタルデータに変換する機能を有する回路２４（Ａ／Ｄ変換回路等）と、
回路２４で変換されたデータを選択して読み出す機能を有する回路２５（カラムドライバ
）と、を有する。なお、回路２３を設けない構成とすることもできる。また、回路２３乃
至回路２５をまとめて回路３０とする。
図１５（Ｂ）は画素アレイ２１の１つの列に接続される回路２３の回路図および回路２４
のブロック図である。回路２３は、トランジスタ５１、トランジスタ５２、容量素子Ｃ３
および容量素子Ｃ４を有する構成とすることができる。また、回路２４はコンパレータ回
路２７およびカウンター回路２９を有する構成とすることができる。
トランジスタ５３は電流源回路としての機能を有する。トランジスタ５３のソースまたは
ドレインの一方に配線９１（ＯＵＴ１）が電気的に接続され、ソースまたはドレインの他
方には電源線が接続される。当該電源線は、例えば低電位電源線（ＶＳＳ）とすることが
できる。また、トランジスタ５３のゲートには、常時バイアス電圧が印加されている状態
とする。
回路２３において、トランジスタ５１のソースまたはドレインの一方はトランジスタ５２
のソースまたはドレインの一方と電気的に接続される。トランジスタ５１のソースまたは
ドレインの一方は容量素子Ｃ３の一方の電極と電気的に接続される。トランジスタ５２の
ソースまたはドレインの他方は容量素子Ｃ４の一方の電極と電気的に接続される。トラン
ジスタ５２のソースまたはドレインの他方は、配線９２（ＯＵＴ２）と電気的に接続され
る。トランジスタ５１のソースまたはドレインの他方は、例えば基準電位が供給される高
電位電源線（ＣＤＳＶＤＤ）と電気的に接続される。容量素子Ｃ４の他方の電極は、例え
ば低電位電源線（ＣＤＳＶＳＳ）と電気的に接続される。
図１（Ｂ）に示す画素２０と接続された場合の回路２３の動作の一例を説明する。まず、
トランジスタ５１およびトランジスタ５２を導通させる。次に、画素２０から配線９１（
ＯＵＴ１）に撮像データの電位を出力し、配線９２（ＯＵＴ２）に基準電位（ＣＤＳＶＤ
Ｄ）を保持する。その後、トランジスタ５１を非導通として画素２０から配線９１（ＯＵ
Ｔ１）にリセット電位（ここでは撮像データの電位よりも高い電位、例えばＶＤＤ電位と
する）を出力する。このとき、配線９２（ＯＵＴ２）は、撮像データの電位とリセット電
位の差分の絶対値を基準電位（ＣＤＳＶＤＤ）に加算した電位となる。したがって、基準
電位（ＣＤＳＶＤＤ）に正味の撮像データの電位を加算した、ノイズの少ない電位信号を
回路２４に供給することができる。
なお、リセット電位が撮像データの電位よりも低い電位（例えばＧＮＤ電位など）である
場合、配線９２（ＯＵＴ２）は撮像データの電位とリセット電位の差分の絶対値を基準電
位（ＣＤＳＶＤＤ）から減算した電位となる。
回路２４では、回路２３からコンパレータ回路２７に入力される信号電位と、上昇または
下降するように掃引される基準電位（ＲＡＭＰ）とが比較される。そして、コンパレータ
回路２７の出力に応じてカウンター回路２９が動作し、配線９３（ＯＵＴ３）にデジタル
信号が出力される。
また、本発明の一態様の撮像装置は、画素アレイ２１と、回路３０を有する回路部３５と
の積層構造とすることができる。例えば、図１６（Ａ）を画素アレイ２１の上面図、図１
６（Ｂ１）、（Ｂ２）を回路部３５の上面図としたとき、図１６（Ｃ）の斜視図に示すよ
うな画素アレイ２１と回路部３５との積層構成とすることができる。当該構成とすること
で、それぞれの要素に適したトランジスタを用いることができ、かつ撮像装置の面積を小
さくすることができる。なお、図１６（Ｂ１）、（Ｂ２）における回路のレイアウトは一
例であり、他のレイアウトであってもよい。また、回路部３５に制御回路２６を設ける構
成を例示しているが、制御回路２６は回路部３５の外部に設けられていてもよい。
図１６（Ｂ１）に示す回路２２および回路３０は２つに分割し、端部ではなく中央付近に
配置する構成を示している。回路２２および回路３０が有するシフトレジスタ回路は、２
つに分割した領域で独立して動作させてもよいし、一連のシフトレジスタ回路として動作
させてもよい。
図１６（Ｂ２）に示す回路２２および回路３０は、図１６（Ｂ１）と同様に２つに分割し
ているが、回路を斜めに配置した構成である。
図１６（Ｂ１）、（Ｂ２）に示す構成とすることで、回路２２および回路３０を端部に設
けるよりも画素２０と接続される各配線の負荷を小さくすることができる。また、当該各
配線の負荷は均等ではないが、配線容量および配線抵抗が小さければ不均一は問題になら
ない。
回路２２および回路３０は、高速動作とＣＭＯＳ回路での構成を両立させるため、シリコ
ンを用いたトランジスタ（以下、Ｓｉトランジスタ）を用いて作製することが好ましい。
例えば、シリコン基板に回路部３５を形成することができる。また、画素アレイ２１は、
酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタ）を用いて作製することが
好ましい。なお、回路２２および回路３０を構成する一部のトランジスタをＯＳトランジ
スタで形成してもよい。
図１７（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当
該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子ＰＤが
形成される層１１００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に
対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション
膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハ
フニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部の
カラーフィルタを通る光の混色を防止する機能を有する。遮光層２５１０には、アルミニ
ウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体
膜を積層する構成とすることができる。
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける
構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５
３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば
、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０
ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの
色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができ
る。
また、図１７（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５
０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られ
る撮像装置とすることができる。
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線
撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮
るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０
に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる
。
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射
線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等
の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫
外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子ＰＤで検知するこ
とにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いて
もよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収し
て可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐ
ｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、Ｃ
ｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯを樹脂やセラミクスに分散させたものを用いることがで
きる。
図４７（Ａ）は、ＯＳトランジスタを用いて試作したＸ線撮像パネルの写真である。パネ
ルサイズは１００．５ｍｍ×１３９ｍｍ、画素数は３８４×５１２、画素サイズは１２０
μｍ×１２０μｍ、解像度は１０６ｐｐｉであり、フォトダイオードには非晶質シリコン
を用いている。また、当該パネルには画素を選択するロードライバおよび出力信号を制御
するマルチプレクサが内蔵されている。
図４７（Ｂ）は、シンチレータ（Ｇｄ２Ｏ２Ｓ：Ｔｂ）を付加した上記Ｘ線撮像パネルで
撮像したＸ線撮像写真である。当該パネル上に鉛板、銅製のコイン、および樹脂外装の時
計を置き、それらの上方からＸ線を照射して撮像している。Ｘ線を遮蔽する鉛板下ではシ
ンチレータが発光しないため撮像写真は黒色となる。鉛に比べＸ線が透過しやすい銅製の
コイン下での撮像写真はグレーとなる。また、樹脂外装の時計はＸ線が透過するため、内
部の金属部品などが撮像される。
なお、セレン系材料を用いた光電変換素子ＰＤにおいては、Ｘ線等の放射線を電荷に直接
変換することができるため、シンチレータを不要とする構成とすることもできる。
また、図１７（Ｃ）に示すように、カラーフィルタ２５３０ａ、カラーフィルタ２５３０
ｂおよびカラーフィルタ２５３０ｃ上にマイクロレンズアレイ２５４０を設けてもよい。
マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを
通り、光電変換素子ＰＤに照射されるようになる。また、図１７（Ｄ）に示すように、光
学変換層２５５０上にマイクロレンズアレイ２５４０を設けてもよい。なお、図１７（Ａ
）、（Ｂ）、（Ｃ）、（Ｄ）に示す層１１００以外の領域を層１６００とする。
図１８は、本発明の一態様の画素２０および図１７（Ｃ）に示すマイクロレンズアレイ２
５４０等の具体的な積層構成を例示する図である。図１８は、図３（Ａ）に示す画素２０
の構成を用いた例である。また、図１９は、図９に示す画素の構成を用いた例である。
このように、光電変換素子ＰＤおよび画素２０が有する回路が互いに重なる領域を有する
ように構成することができるため、撮像装置を小型化することができる。
また、図１８および図１９に示すようにマイクロレンズアレイ２５４０の上方に回折格子
１５００を設けた構成としてもよい。回折格子１５００を介した被写体の像（回折画像）
を画素に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を
構成することができる。また、レンズの替わりに回折格子１５００を用いることで撮像装
置を有する電子機器などのコストを下げることができる。
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコ
ン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹
脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有
機絶縁膜との積層であってもよい。
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することが
できる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。ま
た、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもでき
る。
回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔
Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。当該間隔は空間でも
よいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や
希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、
エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオ
イルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合に
おいても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
画素２０は、図２０（Ｂ）に示す回路構成であってもよい。図２０（Ｂ）に示す画素２０
は、光電変換素子ＰＤの接続される向きが図１（Ａ）に示す画素２０と異なる。この場合
、配線７１（ＶＰＤ）および配線７２（ＶＲＳ）の電位を図１（Ｂ）の回路の説明とは逆
にすることで動作させることができる。
また、画素２０に用いるトランジスタは、図２１（Ａ）に示すように、トランジスタ４１
乃至トランジスタ４４にバックゲートを設けた構成であってもよい。図２１（Ａ）はバッ
クゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。
それぞれのバックゲートに接続される配線７５乃至７８には、個別に異なる電位を供給す
ることができる。または、図２１（Ｂ）に示すように、トランジスタ４１およびトランジ
スタ４２が有するバックゲートに接続される配線は電気的に接続されていてもよい。また
、トランジスタ４３およびトランジスタ４４が有するバックゲートに接続される配線は電
気的に接続されていてもよい。
ｎ−ｃｈ型のトランジスタでは、バックゲートにソース電位よりも低い電位を印加すると
、しきい値電圧はプラス方向にシフトする。逆に、バックゲートにソース電位よりも高い
電位を印加すると、しきい値電圧はマイナス方向にシフトする。したがって、予め定めら
れたゲート電圧で各トランジスタのオン、オフを制御する場合、バックゲートにソース電
位よりも低い電位を印加すると、オフ電流を小さくすることができる。また、バックゲー
トにソース電位よりも高い電位を印加すると、オン電流を小さくすることができる。
図１、図２０（Ａ）、（Ｂ）、図２１（Ａ）、（Ｂ）に示す回路では、ノードＦＤの電位
保持能力が高いことが望まれるため、前述したようにトランジスタ４１、４２にはオフ電
流の低いＯＳトランジスタを用いることが好ましい。トランジスタ４１、４２のバックゲ
ートにソース電位よりも低い電位を印加することで、オフ電流をより小さくすることがで
きる。したがって、ノードＦＤの電位保持能力を高めることができる。
また、前述したように、トランジスタ４３、４４にはオン電流の高いＳｉトランジスタを
用いることが好ましい。トランジスタ４３、４４のバックゲートにソース電位よりも高い
電位を印加することで、オン電流をより大きくすることができる。したがって、配線９１
（ＯＵＴ１）に出力される読み出し電位を速やかに確定することができる、すなわち、高
い周波数で動作させることができる。
なお、トランジスタ４４は、図２１（Ｃ）に示すようにフロントゲートと同じ電位がバッ
クゲートに印加される構成であってもよい。また、トランジスタ４３、４４はＳｉトラン
ジスタではなく、ＯＳトランジスタであってもよい。ＯＳトランジスタのオン電流は比較
的小さいが、バックゲートを設けることでオン電流を大きくすることができ、高い周波数
で動作させることが可能となる。
また、撮像装置の内部では、各電源電位の他、信号電位および上記バックゲートに印加す
る電位など、複数の電位を用いる。撮像装置の外部から複数の電位を供給すると、端子数
などが増加するため、撮像装置の内部で複数の電位を生成する電源回路を有していること
が好ましい。
図２２に示すタイミングチャートを用いて、図２１（Ａ）に示す画素回路の動作を説明す
る。タイミングチャートにおいて、“Ｖ１”は基準電位よりも高い電位であり、例えば高
電源電位（ＶＤＤ）とすることができる。“Ｖ０”は基準電位、すなわちソース電位であ
り、例えば、０Ｖ、ＧＮＤ電位または低電源電位（ＶＳＳ）とすることができる。
まず、時刻Ｔ１において、配線７５（ＲＳ）および配線６１（ＴＸ）の電位を“Ｖ１”と
すると、トランジスタ４１、４２が導通し、ノードＦＤはリセット電位（例えばＶＤＤ）
にリセットされる（リセット動作）。このとき、配線７５および配線７６を“Ｖ０”より
高い電位（＞“Ｖ０”）とすることで、トランジスタ４１、４２のオン電流が高められ、
速やかにリセット動作を行うことができる。
時刻Ｔ２に配線７５（ＲＳ）の電位を“Ｖ０”とすると、トランジスタ４２が非導通とな
り、リセット動作が終了して蓄積動作が開始される。このとき、配線７６を“Ｖ０”より
低い電位とすることで、トランジスタ４２のオフ電流を低くすることができ、リーク電流
によるノードＦＤへの電荷の供給を防止することができる。なお、時刻Ｔ２において、配
線７５の電位を“Ｖ０”としてもよい。
時刻Ｔ３に配線６１（ＴＸ）の電位を“Ｖ０”とすると、トランジスタ４１が非導通とな
り、ノードＦＤの電位が確定して保持される（保持動作）。このとき、配線７５を“Ｖ０
”より低い電位（＜“Ｖ０”）とすることで、トランジスタ４１のオフ電流を低くするこ
とができ、リーク電流によるノードＦＤから電荷の流出を防止することができる。
時刻Ｔ４に配線６３（ＳＥ）の電位を“Ｖ１”とすると、トランジスタ４４が導通し、ト
ランジスタ４３に流れる電流に従って配線９１（ＯＵＴ１）の電位が変化する（読み出し
動作）。このとき、配線７７および配線７８を“Ｖ０”より高い電位（＞“Ｖ０”）とす
ることで、トランジスタ４３、４４のオン電流が高められ、速やかに配線９１（ＯＵＴ１
）の電位を確定することができる。
時刻Ｔ５に配線６３（ＳＥ）の電位を“Ｖ０”とすると、トランジスタ４４が非導通とな
り、読み出し動作が完了する。なお、読み出し動作が終了するまで、ノードＦＤの電位が
変化しないように配線７５、７６の電位を“Ｖ０”より低い電位（＜“Ｖ０”）に保持し
ておくことが好ましい。なお、上記説明において、配線７６は配線７５と同じタイミング
で電位を変化させてもよい。
以上により、ノードＦＤの電位に従った信号を読み出すことができる。なお、図１（Ａ）
に示す画素２０は、図２２に示すタイミングチャートの配線７５乃至７８の制御を省いて
動作させればよい。図２１（Ｂ）に示す画素２０は、図２２に示すタイミングチャートの
配線７６、７８の制御を省いて動作させればよい。
また、本発明の一態様の画素回路は、図２３（Ａ）、（Ｂ）に示すように複数の画素でト
ランジスタを共有する構成としてもよい。
図２３（Ａ）に示すトランジスタ共有型の画素は、画素２０ａ乃至２０ｄはそれぞれ光電
変換素子ＰＤおよびトランジスタ４１を個別に有し、トランジスタ４２、４３、４４およ
び容量素子Ｃ１を共有している構成である。画素２０ａ乃至２０ｄが有するトランジスタ
４１のそれぞれは、配線６１ａ乃至６１ｄで動作が制御される。当該構成では、画素ごと
にリセット動作、蓄積動作、保持動作、読み出し動作を順次行うことができ、主にローリ
ングシャッタ方式を用いた撮像に適している。
図２３（Ｂ）に示すトランジスタ共有型の画素は、画素２０ａ乃至２０ｄはそれぞれ光電
変換素子ＰＤおよびトランジスタ４１、４５を個別に有し、トランジスタ４２、４３、４
４および容量素子Ｃ１を共有している構成である。配線６５（ＧＰＤ）の電位により動作
が制御されるトランジスタ４５を光電変換素子ＰＤと配線７１（ＶＰＤ）との間に設ける
ことで、光電変換素子ＰＤのカソードに電位を保持することができる。したがって、全て
の画素で同時にリセット動作、蓄積動作、保持動作を順次行い、画素ごとに読み出し動作
を行うグローバルシャッタ方式を用いた撮像に適している。
図２３（Ａ）、（Ｂ）に示す画素回路は、配線９１（ＯＵＴ１）が延在する方向（以下、
垂直方向）に並んだ複数の画素（画素２０ａ、２０ｂ、２０ｃ、２０ｄ）でトランジスタ
を共有する構成を示しているが、配線６３（ＳＥ）が延在する方向（以下、水平方向）に
並んだ複数の画素でトランジスタを共有する構成であってもよい。または、水平垂直方向
に並んだ複数の画素でトランジスタを共有する構成であってもよい。
また、トランジスタを共有する画素数は４画素に限らず、２画素、３画素、または５画素
以上であってもよい。
図２３（Ａ）、（Ｂ）においては、図１に示す配線７２（ＶＲＳ）と配線７３（ＶＰＩ）
とを統合して、配線７２（ＶＲＳ）を省く構成を示しているが、配線７２（ＶＲＳ）を有
する構成であってもよい。また、容量素子Ｃ１の他方の電極は、配線７３（ＶＰＩ）と接
続する例を示しているが、配線７１（ＶＰＤ）と接続してもよい。
また、撮像装置は、図２４（Ａ１）および図２４（Ｂ１）に示すように湾曲させてもよい
。図２４（Ａ１）は、撮像装置を同図中の二点鎖線Ｙ１−Ｙ２に沿って湾曲させた状態を
示している。図２４（Ａ２）は、図２４（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の
断面図である。図２４（Ａ３）は、図２４（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位
の断面図である。
図２４（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４に沿って湾曲させ、かつ、同
図中の二点鎖線Ｙ３−Ｙ４に沿って湾曲させた状態を示している。図２４（Ｂ２）は、図
２４（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図２４（Ｂ３）は、
図２４（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型
化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事がで
きる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載され
ているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様と
して、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない
。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくて
もよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例
えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域な
どが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されな
い。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジス
タ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域など
は、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明
の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トラ
ンジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲル
マニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、
窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例
えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジ
スタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域な
どは、酸化物半導体を有していなくてもよい。例えば、本発明の一態様として、グローバ
ルシャッタ方式の場合の例を示したが、本発明の一態様は、これに限定されない。場合に
よっては、または、状況に応じて、本発明の一態様は、別の方式、例えば、ローリングシ
ャッタ方式を用いてもよい。または、場合によっては、または、状況に応じて、グローバ
ルシャッタ方式を用いなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできるＯＳトランジスタについて図面
を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を
拡大、縮小、または省略して図示している。
図２５（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図で
ある。図２５（Ａ）は上面図であり、図２５（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面
が図２５（Ｂ）に相当する。また、図２５（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が
図２７（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ
３−Ｂ４方向をチャネル幅方向と呼称する。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電
層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１
６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１
６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい
。
導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶
縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
図２５（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３は
チャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１
４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０として
酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化すること
ができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで
酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残
留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵
抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることも
できる。
導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示している
が、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他の
トランジスタにも適用できる。
導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積
層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる
。
本発明の一態様のトランジスタは、図２５（Ｃ）、（Ｄ）に示す構成であってもよい。図
２５（Ｃ）はトランジスタ１０２の上面図であり、図２５（Ｃ）に示す一点鎖線Ｃ１−Ｃ
２方向の断面が図２５（Ｄ）に相当する。また、図２５（Ｃ）に示す一点鎖線Ｃ３−Ｃ４
方向の断面は、図２７（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方
向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層
として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同
様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶
縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０と
の間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の
幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当
該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高
いトランジスタを形成しやすい。
本発明の一態様のトランジスタは、図２５（Ｅ）、（Ｆ）に示す構成であってもよい。図
２５（Ｅ）はトランジスタ１０３の上面図であり、図２５（Ｅ）に示す一点鎖線Ｄ１−Ｄ
２方向の断面が図２５（Ｆ）に相当する。また、図２５（Ｅ）に示す一点鎖線Ｄ３−Ｄ４
方向の断面は、図２７（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方
向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接
する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶
縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０
に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０およ
び導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層
１５０に接する絶縁層（平坦化膜）などを有していてもよい。
導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶
縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
図２５（Ｆ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３は
チャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１
７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１
および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生
じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互
作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁
材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
本発明の一態様のトランジスタは、図２６（Ａ）、（Ｂ）に示す構成であってもよい。図
２６（Ａ）はトランジスタ１０４の上面図であり、図２６（Ａ）に示す一点鎖線Ｅ１−Ｅ
２方向の断面が図２６（Ｂ）に相当する。また、図２６（Ａ）に示す一点鎖線Ｅ３−Ｅ４
方向の断面は、図２７（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方
向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部
を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
図２６（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および領域３
３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる。
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３
２と同様に低抵抗化することができる。
領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領域２３
２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４および
領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の
寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３５の低
抵抗化を行わない場合もある。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のト
ランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小
さいため、高速動作用途に適している。
本発明の一態様のトランジスタは、図２６（Ｃ）、（Ｄ）に示す構成であってもよい。図
２６（Ｃ）はトランジスタ１０５の上面図であり、図２６（Ｃ）に示す一点鎖線Ｆ１−Ｆ
２方向の断面が図２６（Ｄ）に相当する。また、図２６（Ｃ）に示す一点鎖線Ｆ３−Ｆ４
方向の断面は、図２７（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方
向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０
と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電
層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電
層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５
２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接す
る絶縁層などを有していてもよい。
導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接し
ない構成となっている。
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５およ
び絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４
１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有
する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１
および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電
層１５１および導電層１５２）はドレイン電極層として作用させることができる。
本発明の一態様のトランジスタは、図２６（Ｅ）、（Ｆ）に示す構成であってもよい。図
２６（Ｅ）はトランジスタ１０６の上面図であり、図２６（Ｅ）に示す一点鎖線Ｇ１−Ｇ
２方向の断面が図２６（Ｆ）に相当する。また、図２６（Ｅ）に示す一点鎖線Ｇ３−Ｇ４
方向の断面は、図２７（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方
向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電
層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁
層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電
層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、
必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜
）などを有していてもよい。
導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接し
ない構成となっている。
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジス
タ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソ
ース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５
２）はドレイン電極層として作用させることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１
５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０お
よび導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸
素の供給を容易とすることができる。
トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびト
ランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を
高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物とし
ては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリ
ウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、
亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物
の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイ
マージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠
損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を
形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。
なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致して
いると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層とし
て機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およ
びドレイン電極層として機能する導電層との接触抵抗を低減することができる。
本発明の一態様のトランジスタは、図２８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（
Ｆ）に示すチャネル長方向の断面図、ならびに図２７（Ｃ）、（Ｄ）に示すチャネル幅方
向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えて
いてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オ
ン電流の増加や、しきい値電圧の制御を行うことができる。なお、図２８（Ａ）、（Ｂ）
、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半
導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅より
も短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブル
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１
７３を同電位とするには、例えば、図２７（Ｄ）に示すように、導電層１７０と導電層１
７３とをコンタクトホールを介して電気的に接続すればよい。
図２５および図２６におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半
導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい
。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図２９（Ｂ）
、（Ｃ）または図２９（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えることがで
きる。
図２９（Ａ）は酸化物半導体層１３０の上面図であり、図２９（Ｂ）、（Ｃ）は、二層構
造である酸化物半導体層１３０の断面図である。また、図２９（Ｄ）、（Ｅ）は、三層構
造である酸化物半導体層１３０の断面図である。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それ
ぞれ組成の異なる酸化物半導体層などを用いることができる。
本発明の一態様のトランジスタは、図３０（Ａ）、（Ｂ）に示す構成であってもよい。図
３０（Ａ）はトランジスタ１０７の上面図であり、図３０（Ａ）に示す一点鎖線Ｈ１−Ｈ
２方向の断面が図３０（Ｂ）に相当する。また、図３０（Ａ）に示す一点鎖線Ｈ３−Ｈ４
方向の断面が図３２（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向
、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５
０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層
１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機
能を付加してもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０１と同様の構成を有する。
本発明の一態様のトランジスタは、図３０（Ｃ）、（Ｄ）に示す構成であってもよい。図
３０（Ｃ）はトランジスタ１０８の上面図であり、図３０（Ｃ）に示す一点鎖線Ｉ１−Ｉ
２方向の断面が図３０（Ｄ）に相当する。また、図３０（Ｃ）に示す一点鎖線Ｉ３−Ｉ４
方向の断面が図３２（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向
、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する。
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７
０の端部と一致しない点がトランジスタ１０７と異なる。
本発明の一態様のトランジスタは、図３０（Ｅ）、（Ｆ）に示す構成であってもよい。図
３０（Ｅ）はトランジスタ１０９の上面図であり、図３０（Ｅ）に示す一点鎖線Ｊ１−Ｊ
２方向の断面が図３０（Ｆ）に相当する。また、図３０（Ｅ）に示す一点鎖線Ｊ３−Ｊ４
方向の断面が図３２（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向
、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸
化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６
０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導
電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５
および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４
０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および
導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
本発明の一態様のトランジスタは、図３１（Ａ）、（Ｂ）に示す構成であってもよい。図
３１（Ａ）はトランジスタ１１０の上面図であり、図３１（Ａ）に示す一点鎖線Ｋ１−Ｋ
２方向の断面が図３１（Ｂ）に相当する。また、図３１（Ａ）に示す一点鎖線Ｋ３−Ｋ４
方向の断面が図３２（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向
、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
トランジスタ１１０は、領域３３１および領域３３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
本発明の一態様のトランジスタは、図３１（Ｃ）、（Ｄ）に示す構成であってもよい。図
３１（Ｃ）はトランジスタ１１１の上面図であり、図３１（Ｃ）に示す一点鎖線Ｌ１−Ｌ
２方向の断面が図３１（Ｄ）に相当する。また、図３１（Ｃ）に示す一点鎖線Ｌ３−Ｌ４
方向の断面が図３２（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル長方向
、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５
１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化
物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層
１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を
通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および
導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１
５２に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、ならびに導電層１４１および導電層１５１と絶縁層１６
０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、
トランジスタ１０５と同様の構成を有する。
本発明の一態様のトランジスタは、図３１（Ｅ）、（Ｆ）に示す構成であってもよい。図
３１（Ｅ）はトランジスタ１１２の上面図であり、図３１（Ｅ）に示す一点鎖線Ｍ１−Ｍ
２方向の断面が図３１（Ｆ）に相当する。また、図３１（Ｅ）に示す一点鎖線Ｍ３−Ｍ４
方向の断面が図３２（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向
、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において
酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）であ
る点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化
物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と
同様の構成を有する。
本発明の一態様のトランジスタは、図３３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（
Ｆ）に示すチャネル長方向の断面図、ならびに図３２（Ｃ）、（Ｄ）に示すチャネル幅方
向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えて
いてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、更
なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３３（Ａ）、
（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸
化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の
幅よりも短くしてもよい。
本発明の一態様のトランジスタは、図３４（Ａ）および図３４（Ｂ）に示す構成とするこ
ともできる。図３４（Ａ）は上面図であり、図３４（Ｂ）は、図３４（Ａ）に示す一点鎖
線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図３４（Ａ）
の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３４（Ａ）および図３４（Ｂ）に示すトランジスタ１１３は、基板１１５と、基板１１
５上の絶縁層１２０と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０
ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接
し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０
ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。なお、酸化物
半導体層１３０、絶縁層１６０および導電層１７０は、トランジスタ１１３上の絶縁層１
９０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび絶縁層１２０
に達する開口部に設けられている。
トランジスタ１１３の構成は、前述したその他のトランジスタの構成と比較して、ソース
またはドレインとなる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生
容量を小さくすることができる。したがって、トランジスタ１１３は、高速動作を必要と
する回路の要素として適している。トランジスタ１１３の上面は、図３４（Ｂ）に示すよ
うにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用
いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電層１５
０（ドレイン電極層）は、図３５（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、
導電層１４０および導電層１５０のみを図示）のように酸化物半導体層１３０の幅（ＷＯ
Ｓ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよい
し、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、
ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を
向上させることができる。また、図３５（Ｃ）に示すように、導電層１４０および導電層
１５０が酸化物半導体層１３０と重なる領域のみに形成されていてもよい。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１３）では、い
ずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層
１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が
高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ
（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有す
るトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適
切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層
１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ること
ができる。したがって、酸化物半導体層１３０ｂを厚くすることでオン電流が向上する場
合がある。
以上の構成とすることで、トランジスタの電気特性を向上することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明す
る。
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処
理された金属基板などを用いることができる。または、トランジスタやフォトダイオード
が形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラ
グとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン
基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基
板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板
であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、
トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが
好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くする
ことができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有する
ほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶
縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。絶縁層１２０は、ＴＤＳ法で測定した酸素原子に換
算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましい。
なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１０
０℃以上５００℃以下の範囲とする。また、基板１１５が他のデバイスが形成された基板
である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平
坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化
物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造とすることができる。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３
０ｂに相当する層を用いればよい。
酸化物半導体層１３０が二層の場合は、酸化物半導体層１３０ａに相当する層および酸化
物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。
この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えること
もできる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導
体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸
化物半導体を用いる。
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のう
ち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成され
る。したがって、酸化物半導体層１３０ｂは半導体として機能する領域を有するといえる
が、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは絶縁体または半絶縁体とし
て機能する領域を有するともいえる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとし
て用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好まし
い。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたト
ランジスタの電気特性のばらつきを減らすため、それらと共に、Ａｌ、Ｇａ、Ｙ、または
Ｓｎ等のスタビライザーを含むことが好ましい。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、
結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタ
に安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、
フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１
５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ
、および当該金属材料の合金または導電性窒化物から選ばれた材料の単層、あるいは積層
を用いることができる。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層
を用いてもよい。トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トラ
ンジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４
２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接し
た酸化物半導体膜の一部の領域では酸化物半導体膜中の酸素が脱離し、酸素欠損が形成さ
れる。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著に
ｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。
導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしてもよい。
窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した
領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０および導
電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させ
ることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。
ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化イ
ンジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒ
などを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比
誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を
大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オ
フ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハ
フニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したが
って、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウム
を用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる
。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の
放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半
導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０
および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜また
は酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放
出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０
１８ｃｍ−３以上５×１０１９ｃｍ−３以下である。なお、アンモニアの放出量は、膜の
表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理によ
る放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジス
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ
、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕま
たはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用い
てもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステ
ンを用いて導電層１７０を形成する。
また、導電層１７０にはＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ
、酸化インジウムスズなどの酸化物導電層を用いてもよい。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いるこ
とができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジ
スタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では
、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化す
ることができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、ト
ランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形
態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジ
スタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化ア
ルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物
、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミ
ニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物
の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１
２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。
絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸
化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いること
ができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体
層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性は悪化する傾向にあり、例えばチャネル幅を縮小
させるとオン電流は低下してしまう。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成され
る酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャ
ネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲ
ート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電
流を大きくすることができる。
本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅
方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸
化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直
な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲー
ト電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高めら
れる。
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパ
ッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ
法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａ
ｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍ
ｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバ
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（
アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層
を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメ
チルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる
ことができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチ
ルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル
亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド
）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（
Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３
）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材
料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）など
がある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供
給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ
２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４
ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形
成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更に
その後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これ
らの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ
−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変え
てＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含ま
ないＯ３ガスを用いる方が好ましい。
酸化物半導体層の成膜には、対向ターゲット式スパッタ装置を用いることもできる。当該
対向ターゲット式スパッタ装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉ
ｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタ装置を用いて酸化物半導体層を成膜することによって、酸化物
半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素
欠損を低減することができる。また、対向ターゲット式スパッタ装置を用いることで低圧
での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希
ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体の材料について説
明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、元素Ｍとしてアルミニウム
、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、元素Ｍ
としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モ
リブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、また
はマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。
まず、図３６（Ａ）、図３６（Ｂ）、および図３６（Ｃ）を用いて、本発明に係る酸化物
半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明す
る。なお、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウ
ム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］
とする。
図３６（Ａ）、図３６（Ｂ）、および図３６（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す
。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）とな
るライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］
：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］
＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子
数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラ
インを表す。
また、図３６に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近
傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
図３６（Ａ）および図３６（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジ
ウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図３７に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ
４の結晶構造を示す。また、図３７は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎ
Ｏ４の結晶構造である。なお、図３７に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚ
ｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛
の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である
。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図３７に示すように、
インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および
酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素
Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層
が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１
に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対
し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ
）層の割合が増加する。
ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数
である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種
有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、
Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層
状構造とが混在する層状構造となる場合がある。
例えば、酸化物半導体をスパッタ装置にて成膜する場合、ターゲットの原子数比からずれ
た原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ
］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例
えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では
、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［
Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイ
ト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が
共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が
形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動
度）を高くすることができる。これは、インジウム、元素Ｍおよび亜鉛を有する酸化物半
導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率
を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率
が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度
が高くなるためである。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が
低くなる。したがって、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およ
びその近傍値である原子数比（例えば図３６（Ｃ）に示す領域Ｃ）では、絶縁性が高くな
る。
したがって、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少
ない層状構造となりやすい、図３６（Ａ）の領域Ａで示される原子数比を有することが好
ましい。
また、図３６（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．
１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は
、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらな
い。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比で
あっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。した
がって、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、
領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を
減少させることができるため、高い電界効果移動度のトランジスタを実現することができ
る。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例
えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０
１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／
ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少
ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純
度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場
合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合
がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃
度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには
、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、
アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物
半導体において欠陥準位が形成される。このため、酸化物半導体または酸化物半導体と接
する層との界面近傍においては、シリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭ
Ｓ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られ
る濃度）が、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ
／ｃｍ３以下となる領域を有するように制御する。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金
属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい
。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減するこ
とが好ましい。具体的には、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃
度（ＳＩＭＳ分析により得られる濃度）が、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ま
しくは２×１０１６ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に
用いたトランジスタはノーマリーオン特性となりやすい。したがって、該酸化物半導体に
おいて、窒素はできる限り低減されていることが好ましい、具体的には、酸化物半導体中
の窒素濃度（ＳＩＭＳ分析により得られる濃度）が、５×１０１９ａｔｏｍｓ／ｃｍ３未
満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下となる領域
を有するように制御する。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子
が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャ
リアである電子を生成することがある。したがって、水素が含まれている酸化物半導体を
用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水
素はできる限り低減されていることが好ましい。具体的には、酸化物半導体中の水素濃度
（ＳＩＭＳ分析により得られる濃度）が、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好まし
くは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するよ
うに制御する。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いること
で、安定した電気特性を付与することができる。また、上述のように高純度化された酸化
物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、
ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、ト
ランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減す
ることが可能となる。
続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物
半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造に接する絶縁体のバ
ンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド
図と、について、図３８を用いて説明する。なお、酸化物半導体Ｓ１は酸化物半導体層１
３０ａ、酸化物半導体Ｓ２は酸化物半導体層１３０ｂ、酸化物半導体Ｓ３は酸化物半導体
層１３０ｃに相当する。
図３８（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３
、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図３８
（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有す
る積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするた
め絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体
Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギ
ー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位
と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．
１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが
好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力よりも、酸化物
半導体Ｓ２の電子親和力が大きく、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と
、酸化物半導体Ｓ２の電子親和力との差は、０．１５ｅＶ以上、または０．５ｅＶ以上、
かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図３８（Ａ）、および図３８（Ｂ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２
、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言
すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を
有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ
２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよ
い。
具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ
３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合
層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体
の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、
Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物
半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥
準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、
高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うた
め、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、
酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけるこ
とができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフト
することを防止することができる。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に
低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１
との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域と
して機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図３６（Ｃ）におい
て、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。
特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化
物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以
上となる原子数比の酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３とし
て、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上とな
るような原子数比の酸化物半導体を用いることが好適である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態５）
以下では、本発明の一態様に用いることのできる酸化物半導体の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌ
ｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがあ
る。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−
ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置
が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さな
い、などといわれている。
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏ
ｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域に
おいて周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一
方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な
構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物
半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解
析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の
結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行う
と、図３９（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピー
クは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳで
は、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともい
う。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ
−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し
、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を
行っても、図３９（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺ
ｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３９（Ｃ）に示すよ
うに（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、Ｘ
ＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であるこ
とが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプロー
ブ径が３００ｎｍの電子線を入射させると、図３９（Ｄ）に示すような回折パターン（制
限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉｎ
ＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回
折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面
または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に
垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３９（Ｅ）
に示す。図３９（Ｅ）より、リング状の回折パターンが確認される。したがって、プロー
ブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレ
ットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３９（Ｅ）における第
１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因する
と考えられる。また、図３９（Ｅ）における第２リングは（１１０）面などに起因すると
考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉ
ｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像
（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる
。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ
−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図４０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能Ｔ
ＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂ
ｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分
解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、
例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによ
って観察することができる。
図４０（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することが
できる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわ
かる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこと
もできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎ
ｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ
−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上
面と平行となる。
また、図４０（Ｂ）および図４０（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ
−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４０（Ｄ）および図４０（Ｅ）は、
それぞれ図４０（Ｂ）および図４０（Ｃ）を画像処理した像である。以下では、画像処理
の方法について説明する。まず、図４０（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ
Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得
したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残
すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：
Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像
処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフ
ィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子
配列を示している。
図４０（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、
一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部であ
る。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレ
ットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図４０（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線
で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近
傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角
形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制して
いることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子間の結合距離
が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどに
よって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複
数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡ
ＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌ
ａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもでき
る。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混
入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳ
は不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し
、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない
。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍ
の領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４１
（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測され
る。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナ
ノビーム電子回折パターン）を図４１（Ｂ）に示す。図４１（Ｂ）より、リング状の領域
内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの
電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入
射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、
図４１（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測
される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序
性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているた
め、規則的な電子回折パターンが観測されない領域もある。
図４１（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分
解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所など
のように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない
領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさで
あり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１
０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがあ
る。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合
がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性
がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に
１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは
、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見ら
れない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質
酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、
ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物
半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる
。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため
、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。
図４２に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４２（Ａ）は
電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４２（Ｂ
）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高
分解能断面ＴＥＭ像である。図４２（Ａ）および図４２（Ｂ）より、ａ−ｌｉｋｅ ＯＳ
は電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また
、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密
度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ
ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれ
の試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−
Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている
。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同
程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以
下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎ
Ｏ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応す
る。
図４３は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である
。なお、上述した格子縞の長さを結晶部の大きさとしている。図４２より、ａ−ｌｉｋｅ
ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなってい
くことがわかる。図４２より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさ
だった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−
／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ
−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８
ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４２よ
り、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、
それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射お
よびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件
は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域
の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど
見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、
不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
酸化物半導体の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度お
よびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１
００％未満である。単結晶酸化物半導体の密度の７８％未満である酸化物半導体は、成膜
すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わ
せることにより、所望の組成における単結晶に相当する密度を見積もることができる。所
望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、
加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組
み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、
ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（
Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨと
もいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くな
ると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準
位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の
低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい
。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度
を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠
陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化
物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１
ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−
３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を
目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化
物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずか
に高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化
物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ
特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位
密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大き
く、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャ
リア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和
力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる
。
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって
、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよ
い。
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃ
ｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好まし
く、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０
ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１
×１０１５ｃｍ−３以下がさらに好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態６）
本実施の形態では、イメージセンサチップを収めたパッケージおよびカメラモジュールの
一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構
成を用いることができる。
図４４（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である
。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カ
バーガラス８２０および両者を接着する接着剤８３０等を有する。
図４４（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、
半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有
する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐ
ｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図４４（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケ
ージの斜視図であり、図４４（Ｄ）は、当該パッケージの断面図である。パッケージ基板
８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスル
ーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０
は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続され
ている。
また、図４５（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメ
ラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチ
ップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、およびレンズ８３５
等を有する。また、パッケージ基板８１１およびイメージセンサチップ８５１の間には撮
像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ８９０も設けられて
おり、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
図４５（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８
１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ ｆ
ｌａｔ ｎｏ− ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例で
あり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよ
い。
図４５（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示したモジュ
ールの斜視図であり、図４５（Ｄ）は、当該カメラモジュールの断面図である。ランド８
４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチッ
プ８５１およびＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続され
ている。
イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易にな
り、様々な半導体装置、電子機器に組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態７）
本発明の一態様に係る撮像装置、表示装置および両者を含む半導体装置を用いることがで
きる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装
置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端
末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッド
マウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デ
ジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、
現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具
体例を図４６に示す。
図４６（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する
。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像
装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定する
ものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメ
ラとも呼ばれる。
図４６（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、
操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ
９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられて
いる。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様
の撮像装置を備えることができる。
図４６（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９
６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得
するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図４６（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９
３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタ
ッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つ
として本発明の一態様の撮像装置を備えることができる。
図４６（Ｅ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ
９０９等を有する。なお、図４６（Ｅ）に示した携帯型ゲーム機は、２つの表示部９０３
と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定さ
れない。当該携帯型ゲーム機における画像を取得するための部品の一つとして本発明の一
態様の撮像装置を備えることができる。
図４６（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有
する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。
当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮
像装置を備えることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
２０ 画素
２０ａ 画素
２０ｂ 画素
２０ｃ 画素
２０ｄ 画素
２１ 画素アレイ
２２ 回路
２３ 回路
２４ 回路
２５ 回路
２６ 制御回路
２７ コンパレータ回路
２９ カウンター回路
３０ 回路
３５ 回路部
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ トランジスタ
４５ トランジスタ
４６ トランジスタ
４７ トランジスタ
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
６１ 配線
６１ａ 配線
６１ｄ 配線
６２ 配線
６３ 配線
６５ 配線
７１ 配線
７２ 配線
７３ 配線
７５ 配線
７６ 配線
７７ 配線
７８ 配線
８０ａ 絶縁層
８０ｂ 絶縁層
８１ａ 絶縁層
８１ｃ 絶縁層
８１ｄ 絶縁層
８１ｇ 絶縁層
８１ｈ 絶縁層
８１ｊ 絶縁層
８１ｋ 絶縁層
８２ 導電体
９１ 配線
９２ 配線
９３ 配線
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１４０ 導電層
１４１ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
１９０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
４０１ 接続部
４０１ａ 金属層
４０１ｂ 金属層
４０２ 接続部
４０２ａ 金属層
４０２ｂ 金属層
４０３ 接続部
４０３ａ 金属層
４０３ｂ 金属層
４０５ 金属層
４０６ 金属層
５６１ 光電変換層
５６２ 透光性導電層
５６３ 半導体層
５６４ 半導体層
５６５ 半導体層
５６６ 電極
５６６ａ 導電層
５６６ｂ 導電層
５６７ 隔壁
５６８ 正孔注入阻止層
５６９ 電子注入阻止層
５７１ 配線
５７１ａ 導電層
５７１ｂ 導電層
５８８ 配線
６００ 単結晶シリコン基板
６２０ ｐ＋領域
６３０ ｐ−領域
６４０ ｎ型領域
６５０ ｐ＋領域
６６０ 活性層
６７０ 単結晶シリコン基板
８１０ パッケージ基板
８１１ パッケージ基板
８２０ カバーガラス
８２１ レンズカバー
８３０ 接着剤
８３５ レンズ
８４０ バンプ
８４１ ランド
８５０ イメージセンサチップ
８５１ イメージセンサチップ
８６０ 電極パッド
８６１ 電極パッド
８７０ ワイヤ
８７１ ワイヤ
８８０ スルーホール
８８５ ランド
８９０ ＩＣチップ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３５ ボタン
９３６ 竜頭
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
１１００ 層
１２００ 層
１３００ 層
１５００ 回折格子
１６００ 層
１７００ 支持基板
１８００ 剥離層
２５００ 絶縁層
２５１０ 遮光層
２５２０ 有機樹脂層
２５３０ カラーフィルタ
２５３０ａ カラーフィルタ
２５３０ｂ カラーフィルタ
２５３０ｃ カラーフィルタ
２５４０ マイクロレンズアレイ
２５５０ 光学変換層
２５６０ 絶縁層

Claims (3)

  1. 光電変換素子を有する撮像装置であって、
    第１の金属部は、前記第１の金属部の下方に配置された第２の金属部と接合されており、
    前記第１の金属部の上層に第１のトランジスタが複数配置され、
    前記第１のトランジスタの上層に前記光電変換素子が配置され、
    前記第２の金属部の下層に第２のトランジスタが配置され、
    前記第２のトランジスタの電流特性は、前記第１のトランジスタの電流特性と異なり、
    前記光電変換素子は、半導体基板に形成され、
    前記光電変換素子のｐ型領域は、前記半導体基板の下方の導電層と電気的接続され、
    前記半導体基板の上方に配置された遮光層は、前記ｐ型領域と前記導電層が接する領域と重なる領域を有し、
    複数の前記第１のトランジスタの一と、複数の前記第１のトランジスタの別の一とは、ソース領域又はドレイン領域が共有されており、前記ソース領域又は前記ドレイン領域が、前記第１の金属部と前記第２の金属部との接合領域と重なりを有するように配置されている、撮像装置。
  2. 光電変換素子を有する撮像装置であって、
    第１の金属部は、前記第１の金属部の下方に配置された第２の金属部と接合されており、
    前記第１の金属部の上層に第１のトランジスタが複数配置され、
    前記第１のトランジスタの上層に前記光電変換素子が配置され、
    前記第２の金属部の下層に第２のトランジスタが配置され、
    前記光電変換素子は、半導体基板に形成され、
    前記光電変換素子のｐ型領域は、前記半導体基板の下方の導電層と電気的接続され、
    前記半導体基板の上方に配置された遮光層は、前記ｐ型領域と前記導電層が接する領域と重なる領域を有し、
    複数の前記第１のトランジスタの一と、複数の前記第１のトランジスタの別の一とは、ソース領域又はドレイン領域が共有されており、前記ソース領域又は前記ドレイン領域が、前記第１の金属部と前記第２の金属部との接合領域と重なりを有するように配置されている、撮像装置。
  3. 光電変換素子を有する撮像装置であって、
    第１の金属部は、前記第１の金属部の下方に配置された第２の金属部と接合されており、
    前記第１の金属部の上層に第１のトランジスタが複数配置され、
    前記第１の金属部の上層に前記光電変換素子が配置され、
    前記第２の金属部の下層に第２のトランジスタが配置され、
    前記光電変換素子は、半導体基板に形成され、
    前記光電変換素子のｐ型領域は、前記半導体基板の下方の導電層と電気的接続され、
    前記半導体基板の上方に配置された遮光層は、前記ｐ型領域と前記導電層が接する領域と重なる領域を有し、
    複数の前記第１のトランジスタの一と、複数の前記第１のトランジスタの別の一とは、ソース領域又はドレイン領域が共有されており、前記ソース領域又は前記ドレイン領域が、前記第１の金属部と前記第２の金属部との接合領域と重なりを有するように配置されている、撮像装置。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6165127B2 (ja) * 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
JP6904730B2 (ja) * 2016-03-08 2021-07-21 株式会社半導体エネルギー研究所 撮像装置
CN113225498A (zh) * 2016-03-24 2021-08-06 株式会社尼康 摄像元件和摄像装置
JP2018129412A (ja) * 2017-02-09 2018-08-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および半導体装置の製造方法
JP2018186211A (ja) * 2017-04-27 2018-11-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10727217B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device that uses bonding layer to join semiconductor substrates together
CN112189259B (zh) * 2018-06-08 2024-03-22 索尼半导体解决方案公司 成像元件、层叠型成像元件和固态成像装置
WO2020044183A1 (ja) * 2018-08-31 2020-03-05 株式会社半導体エネルギー研究所 半導体装置
CN112640109B (zh) * 2018-09-11 2024-09-17 索尼半导体解决方案公司 固态图像传感器
JP7500427B2 (ja) * 2018-09-21 2024-06-17 株式会社半導体エネルギー研究所 撮像装置
JP7278046B2 (ja) * 2018-09-26 2023-05-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI677741B (zh) * 2018-11-12 2019-11-21 友達光電股份有限公司 顯示裝置
US12205892B2 (en) 2018-12-27 2025-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US12035061B2 (en) * 2019-01-29 2024-07-09 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US10950545B2 (en) * 2019-03-08 2021-03-16 International Business Machines Corporation Circuit wiring techniques for stacked transistor structures
US12376410B2 (en) 2019-07-04 2025-07-29 Semiconductor Energy Laboratory Co., Ltd. Imaging device with embedded conductive layers
JP7679169B2 (ja) * 2019-08-08 2025-05-19 キヤノン株式会社 光電変換装置、光電変換システム
JP2021082775A (ja) * 2019-11-22 2021-05-27 株式会社半導体エネルギー研究所 撮像装置およびその作製方法
JP2021100025A (ja) * 2019-12-20 2021-07-01 株式会社半導体エネルギー研究所 撮像装置、撮像装置の駆動方法
WO2021130592A1 (ja) * 2019-12-27 2021-07-01 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
KR20220142457A (ko) 2020-02-20 2022-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치, 전자 기기, 및 이동체
JP7689311B2 (ja) * 2020-06-02 2025-06-06 パナソニックＩｐマネジメント株式会社 撮像装置
EP4169069A4 (en) * 2020-06-17 2025-03-05 Lumiode, Inc. OPTOELECTRONIC DEVICE WITH INTEGRATED MULTILAYER THIN-FILM CIRCUIT
WO2022018561A1 (ja) * 2020-07-24 2022-01-27 株式会社半導体エネルギー研究所 撮像装置および電子機器
KR20220032923A (ko) 2020-09-08 2022-03-15 삼성전자주식회사 이미지 센서
JP7681611B2 (ja) * 2020-09-22 2025-05-22 株式会社半導体エネルギー研究所 撮像装置および電子機器
KR102847327B1 (ko) 2020-10-23 2025-08-14 삼성전자주식회사 적층 칩 패키지
CN116868702A (zh) 2021-01-27 2023-10-10 华为技术有限公司 半导体器件及其制造方法以及显示设备
JP7222493B2 (ja) * 2021-04-28 2023-02-15 日本電産マシンツール株式会社 半導体装置の製造方法、及び常温接合装置
KR102913653B1 (ko) 2021-05-04 2026-01-19 삼성전자주식회사 이미지 센서
KR102925075B1 (ko) * 2021-05-10 2026-02-09 삼성전자주식회사 질소가 도핑된 금속 산화물 반도체막을 포함하는 이미지 센서 및 이의 제조 방법
JP2023016007A (ja) 2021-07-20 2023-02-01 株式会社半導体エネルギー研究所 表示装置および電子装置
US12101966B2 (en) * 2022-04-28 2024-09-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US20230387173A1 (en) * 2022-05-27 2023-11-30 Canon Kabushiki Kaisha Photoelectric conversion device having expanded dynamic range and transfer electrodes
KR20240111235A (ko) * 2023-01-09 2024-07-16 삼성전자주식회사 이미지 센서 및 그 제조 방법
JP2024126521A (ja) 2023-03-07 2024-09-20 キヤノン株式会社 放射線検出器、放射線ｃｔ装置および放射線検出器の製造方法
CN119586343A (zh) * 2023-05-31 2025-03-07 长江存储科技有限责任公司 一种半导体器件及其制备方法、存储系统

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3173747B2 (ja) * 1992-10-09 2001-06-04 株式会社半導体エネルギー研究所 半導体装置の製造方法
US5501989A (en) 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
JP3405955B2 (ja) * 1993-03-22 2003-05-12 株式会社半導体エネルギー研究所 半導体回路
JP3886747B2 (ja) * 2001-07-19 2007-02-28 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP4123415B2 (ja) 2002-05-20 2008-07-23 ソニー株式会社 固体撮像装置
KR100673950B1 (ko) 2004-02-20 2007-01-24 삼성테크윈 주식회사 이미지 센서 모듈과 이를 구비하는 카메라 모듈 패키지
KR100610481B1 (ko) 2004-12-30 2006-08-08 매그나칩 반도체 유한회사 수광영역을 넓힌 이미지센서 및 그 제조 방법
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP4752447B2 (ja) 2005-10-21 2011-08-17 ソニー株式会社 固体撮像装置およびカメラ
JP2008235478A (ja) * 2007-03-19 2008-10-02 Nikon Corp 撮像素子
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5029624B2 (ja) 2009-01-15 2012-09-19 ソニー株式会社 固体撮像装置及び電子機器
KR20250075719A (ko) 2009-10-30 2025-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104393007A (zh) 2009-11-06 2015-03-04 株式会社半导体能源研究所 半导体装置
JP2011129633A (ja) * 2009-12-16 2011-06-30 Sony Corp 固体撮像装置とその製造方法、及び電子機器
CN102668081B (zh) 2009-12-26 2016-02-03 佳能株式会社 固态图像拾取装置和图像拾取系统
JP2011176715A (ja) 2010-02-25 2011-09-08 Nikon Corp 裏面照射型撮像素子および撮像装置
US9473714B2 (en) 2010-07-01 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Solid-state imaging device and semiconductor display device
JP5917036B2 (ja) 2010-08-05 2016-05-11 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5682174B2 (ja) 2010-08-09 2015-03-11 ソニー株式会社 固体撮像装置とその製造方法、並びに電子機器
JP2012094719A (ja) * 2010-10-27 2012-05-17 Sony Corp 固体撮像装置、固体撮像装置の製造方法、及び電子機器
US8735263B2 (en) 2011-01-21 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5696513B2 (ja) 2011-02-08 2015-04-08 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP6299058B2 (ja) 2011-03-02 2018-03-28 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法及び電子機器
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
US8772130B2 (en) 2011-08-23 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
US9236408B2 (en) 2012-04-25 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device including photodiode
US10090349B2 (en) 2012-08-09 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US9153565B2 (en) 2012-06-01 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensors with a high fill-factor
US8957358B2 (en) 2012-04-27 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US8629524B2 (en) 2012-04-27 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for vertically integrated backside illuminated image sensors
TWI540710B (zh) 2012-06-22 2016-07-01 新力股份有限公司 A semiconductor device, a method for manufacturing a semiconductor device, and an electronic device
JP6074985B2 (ja) 2012-09-28 2017-02-08 ソニー株式会社 半導体装置、固体撮像装置、および半導体装置の製造方法
JP6291822B2 (ja) * 2012-12-25 2018-03-14 株式会社ニコン 基板および基板接合方法
JP6307791B2 (ja) * 2013-02-27 2018-04-11 株式会社ニコン 半導体装置
JP2015041677A (ja) * 2013-08-21 2015-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101395235B1 (ko) 2013-10-31 2014-05-16 (주)실리콘화일 배면광 포토다이오드를 이용한 이미지 센서 및 그 제조방법
JP2015170620A (ja) * 2014-03-04 2015-09-28 株式会社東芝 固体撮像装置
KR102450562B1 (ko) * 2014-03-13 2022-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
TWI656631B (zh) * 2014-03-28 2019-04-11 日商半導體能源研究所股份有限公司 攝像裝置
CN106134182B (zh) 2014-03-31 2019-05-17 株式会社尼康 检测元件、锁定检测装置、基板及检测元件的制造方法
KR102380829B1 (ko) * 2014-04-23 2022-03-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
KR102418666B1 (ko) * 2014-05-29 2022-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 소자, 전자 기기, 촬상 소자의 구동 방법, 및 전자 기기의 구동 방법
WO2016046685A1 (en) 2014-09-26 2016-03-31 Semiconductor Energy Laboratory Co., Ltd. Imaging device
JP6570417B2 (ja) * 2014-10-24 2019-09-04 株式会社半導体エネルギー研究所 撮像装置および電子機器
US9548327B2 (en) * 2014-11-10 2017-01-17 Semiconductor Energy Laboratory Co., Ltd. Imaging device having a selenium containing photoelectric conversion layer
TWI710124B (zh) 2015-01-30 2020-11-11 日商半導體能源研究所股份有限公司 成像裝置及電子裝置

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