JP6870857B2

JP6870857B2 - Game machine

Info

Publication number: JP6870857B2
Application number: JP2018133644A
Authority: JP
Inventors: 正太郎引地; 智裕久保田
Original assignee: 株式会社オリンピア
Priority date: 2018-07-13
Filing date: 2018-07-13
Publication date: 2021-05-12
Anticipated expiration: 2038-07-13
Also published as: JP2020010777A

Description

本発明は、遊技機に関する。 The present invention relates to a gaming machine.

従来から遊技機として、外周面に複数の図柄が配列されたリールを複数備えたスロットマシンが知られている。スロットマシンでは、遊技媒体としてのメダルを投入することで遊技開始可能な状態となり、遊技者によるスタートレバーやストップボタンへの操作に基づいて遊技が行なわれる。 Conventionally, as a gaming machine, a slot machine having a plurality of reels in which a plurality of symbols are arranged on an outer peripheral surface has been known. In the slot machine, the game can be started by inserting a medal as a game medium, and the game is performed based on the operation of the start lever and the stop button by the player.

スロットマシン等の遊技機においては、複数のリールを制御するための制御回路を備えており、この制御回路によって各リールの動作が制御される（例えば、特許文献１参照）。これら複数のリールを、それぞれ個別に動作させたり停止させたりするために、制御回路からは各リールに対して別々の制御信号を送信できるようにする必要がある。 A gaming machine such as a slot machine is provided with a control circuit for controlling a plurality of reels, and the operation of each reel is controlled by this control circuit (see, for example, Patent Document 1). In order to operate or stop these a plurality of reels individually, it is necessary to enable the control circuit to transmit a separate control signal to each reel.

特開２０１７−９３８４５号公報JP-A-2017-93845

ところで、遊技機においては、記憶手段（メモリ）の容量に制限があること等から、各種制御に係るプログラムの容量を削減することが求められている。しかし、リールに関する制御については、各リールを個別に制御する必要があること等から、処理を簡潔にすることが難しく、プログラム容量を削減することが難しいものとなっていた。 By the way, in a game machine, since the capacity of a storage means (memory) is limited, it is required to reduce the capacity of programs related to various controls. However, with regard to control related to reels, since it is necessary to control each reel individually, it is difficult to simplify the process and it is difficult to reduce the program capacity.

本発明は、複数のリールを制御する処理を容易化し、プログラム容量を削減することができる遊技機を提供することを目的とする。 An object of the present invention is to provide a gaming machine capable of facilitating a process of controlling a plurality of reels and reducing a program capacity.

前記目的を達成するために、本発明の遊技機は、外周面に複数種類の図柄が配列されたＭ個（Ｍは３以上の整数）のリールと、
前記リールを制御する制御信号を、複数ビットの信号として、Ｍ個の前記リールに対して同一の端子群から出力する制御回路と、
前記複数ビットの信号が入力されるＭ個のＩＣと、を備え、
前記制御回路は、Ｍ個の前記ＩＣそれぞれを介して、Ｍ個の前記リールそれぞれに対して前記制御信号を送信可能になっていることを特徴とする。 In order to achieve the above object, the gaming machine of the present invention includes M reels (M is an integer of 3 or more) in which a plurality of types of symbols are arranged on the outer peripheral surface.
A control circuit that outputs a control signal for controlling the reels as a plurality of bit signals from the same terminal group for the M reels, and a control circuit.
The M ICs to which the plurality of bit signals are input are provided.
The control circuit is characterized in that the control signal can be transmitted to each of the M reels via each of the M ICs.

このような構成によれば、制御回路は、Ｍ個のリールに対して、同一の端子群から制御信号を出力する。例えば、制御回路が、Ｍ個のリールに対して異なる端子群から制御信号を出力するようになっている場合、制御信号を生成する際に、制御しようとするリールに応じた端子群から制御信号が出力されるようにするために、制御しようとするリールに応じて異なる処理を行う必要がある。しかし、本構成によれば、Ｍ個のリールに対して、同一の端子群から制御信号を出力するようになっていることにより、Ｍ個のリールに対して同様の処理で制御信号を生成して出力することが可能となる。したがって、複数のリールを制御する処理を容易化し、プログラム容量を削減することができる。 According to such a configuration, the control circuit outputs control signals from the same terminal group to M reels. For example, when the control circuit outputs control signals from different terminal groups for M reels, when generating the control signals, the control signals are output from the terminal groups corresponding to the reels to be controlled. It is necessary to perform different processing depending on the reel to be controlled in order to output. However, according to this configuration, since the control signals are output from the same terminal group to the M reels, the control signals are generated for the M reels by the same processing. Can be output. Therefore, the process of controlling a plurality of reels can be facilitated and the program capacity can be reduced.

また、Ｍ個のリールに対して同一の端子群から出力される制御信号が、Ｍ個のリールそれぞれに対応したＭ個のＩＣそれぞれを介して送られるため、同一の端子群から出力される制御信号によって、Ｍ個のリールそれぞれを個別に制御することが可能となる。 Further, since the control signal output from the same terminal group for the M reels is sent via each of the M ICs corresponding to each of the M reels, the control output from the same terminal group is performed. The signal makes it possible to individually control each of the M reels.

また、本発明の前記構成において、Ｍ個の前記ＩＣは、同一のＩＣであり、
前記制御回路の前記端子群の各端子は、Ｍ個の前記ＩＣそれぞれの同一の端子に対して接続されていることが好ましい。 Further, in the configuration of the present invention, the M ICs are the same ICs.
It is preferable that each terminal of the terminal group of the control circuit is connected to the same terminal of each of the M ICs.

このような構成によれば、Ｍ個のＩＣが同一であり、かつ制御回路の端子群の各端子が、Ｍ個のＩＣそれぞれの同一の端子に接続されるので、設計時や組み立て時における配線作業を容易化し、配線ミス等を防止することができる。また、各ＩＣの反応速度や駆動力が統一されるので、制御回路におけるタイミング制御や基板設計等が容易化できる。 According to such a configuration, the M ICs are the same, and each terminal of the terminal group of the control circuit is connected to the same terminal of each of the M ICs. The work can be facilitated and wiring mistakes can be prevented. Further, since the reaction speed and the driving force of each IC are unified, timing control and board design in the control circuit can be facilitated.

本発明の遊技機によれば、複数のリールを制御する処理を容易化し、プログラム容量を削減することができる。 According to the gaming machine of the present invention, it is possible to facilitate the process of controlling a plurality of reels and reduce the program capacity.

本発明の第１の実施の形態に係る遊技機を示す斜視図である。It is a perspective view which shows the gaming machine which concerns on 1st Embodiment of this invention. 同、励磁パターンを説明するための図である。It is a figure for demonstrating the excitation pattern. 同、メインＣＰＵとフリップフロップとリールとの接続状態を説明するための図である。It is a figure for demonstrating the connection state of the main CPU, a flip-flop, and a reel. 同、フリップフロップを通過する信号を説明するための図である。It is a figure for demonstrating the signal passing through the flip-flop. 同、励磁パターン更新処理を説明するためのフローチャートである。The same is a flowchart for explaining the excitation pattern update process. 同、励磁パターンテーブルを説明するための図である。It is a figure for demonstrating the excitation pattern table. 従来の遊技機における励磁パターン更新処理を説明するためのフローチャートである。It is a flowchart for demonstrating the excitation pattern update process in a conventional gaming machine. 本発明の第２の実施の形態に係る遊技機の、メインＣＰＵとフリップフロップとリールとの接続状態を説明するための図である。It is a figure for demonstrating the connection state of the main CPU, the flip-flop, and a reel of the gaming machine which concerns on 2nd Embodiment of this invention. 同、フリップフロップを通過する信号を説明するための図である。It is a figure for demonstrating the signal passing through the flip-flop. 本発明の第３の実施の形態に係る遊技機の、メインＣＰＵとフリップフロップとリールとの接続状態を説明するための図である。It is a figure for demonstrating the connection state of the main CPU, the flip-flop, and a reel of the gaming machine which concerns on 3rd Embodiment of this invention. 同、フリップフロップを通過する信号を説明するための図である。It is a figure for demonstrating the signal passing through the flip-flop.

以下、本発明の実施の形態について図面を参照して説明する。なお、以下では遊技機の一つであるスロットマシンについて説明するが、本発明に係る遊技機は、スロットマシンに限ることなく、パチンコ遊技機等のその他の遊技機であってもよい。
（第１の実施の形態）
図１に示すように、本発明のスロットマシン（遊技機）１０は、遊技者側を向く面である前面側が開口された箱状の筐体１１と、当該筐体１１の前面側開口を開閉する前面扉１２とを備えている。筐体１１には、回転自在な第１リール２０ａ、第２リール２０ｂおよび第３リール２０ｃがユニット化されたリールユニットと、メダルの払い出しを行うホッパー装置等が収納されている。また、前面扉１２は、上扉１２ａと下扉１２ｂとに分割されており、これら上扉１２ａおよび下扉１２ｂはそれぞれ筐体１１に対して開閉自在となっている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Although the slot machine, which is one of the gaming machines, will be described below, the gaming machine according to the present invention is not limited to the slot machine, and may be other gaming machines such as pachinko gaming machines.
(First Embodiment)
As shown in FIG. 1, the slot machine (game machine) 10 of the present invention opens and closes a box-shaped housing 11 having an opening on the front side, which is a surface facing the player side, and an opening on the front side of the housing 11. It is provided with a front door 12 to be used. The housing 11 houses a reel unit in which a rotatable first reel 20a, a second reel 20b, and a third reel 20c are unitized, a hopper device for paying out medals, and the like. Further, the front door 12 is divided into an upper door 12a and a lower door 12b, and the upper door 12a and the lower door 12b can be opened and closed with respect to the housing 11, respectively.

上扉１２ａには、液晶ディスプレイ（表示手段）１３、スピーカ１４などの演出用の装置、および、表示窓１６が設けられている。液晶ディスプレイ１３は、各種演出用の画像（動画、静止画）を表示する。また、スピーカ１４は、各種演出用の音（音楽、効果音、音声等）を出力する。なお、演出用の装置としては、液晶ディスプレイやスピーカの他にランプ（ＬＥＤ）などの電飾装置、アクチュエータ等で動作可能な可動役物などを設けても良い。 The upper door 12a is provided with a liquid crystal display (display means) 13, a device for producing such as a speaker 14, and a display window 16. The liquid crystal display 13 displays images (moving images, still images) for various effects. Further, the speaker 14 outputs sounds for various effects (music, sound effects, voice, etc.). In addition to the liquid crystal display and the speaker, the device for directing may be provided with an illumination device such as a lamp (LED), a movable accessory that can be operated by an actuator, or the like.

表示窓１６の奥には、リールユニットが、その一部を表示窓１６の外から視認可能に配置されている。各リール２０ａ〜２０ｃの外周面には、複数種類の図柄が一列に配置されており、各リール２０ａ〜２０ｃが停止すると表示窓１６を通して１リール当たり３個の図柄（上段図柄、中段図柄、下段図柄）が表示される。また、表示窓１６には、各リール２０ａ〜２０ｃの図柄を視認するための表示位置として、上段、中段、下段が設けられており、各リール２０ａ〜２０ｃの表示位置の組合せによって有効ラインが設定されている。なお、本実施形態の遊技機では、第１リール２０ａの中段と、第２リール２０ｂの中段と、第３リール２０ｃの中段とによって有効ラインが構成されている。また、本実施の形態の遊技機では、１回の遊技に関して必要なメダルの数（規定枚数）が、３枚に設定されており、規定枚数のメダルが投入されると、有効ラインが有効化される。 At the back of the display window 16, a reel unit is arranged so that a part thereof can be visually recognized from the outside of the display window 16. A plurality of types of symbols are arranged in a row on the outer peripheral surface of each reel 20a to 20c, and when each reel 20a to 20c is stopped, three symbols per reel (upper symbol, middle symbol, lower row) are arranged through the display window 16. Design) is displayed. Further, the display window 16 is provided with an upper stage, a middle stage, and a lower stage as display positions for visually recognizing the symbols of the reels 20a to 20c, and an effective line is set depending on the combination of the display positions of the reels 20a to 20c. Has been done. In the gaming machine of the present embodiment, the effective line is composed of the middle stage of the first reel 20a, the middle stage of the second reel 20b, and the middle stage of the third reel 20c. Further, in the gaming machine of the present embodiment, the number of medals (specified number of medals) required for one game is set to 3, and when the specified number of medals are inserted, the effective line is activated. Will be done.

スロットマシン１０では、遊技開始に伴って各リール２０ａ〜２０ｃが回転を開始するとともに当選役抽選が実行されて当選役のいずれかの当選またはハズレ（不当選）が決定される。次いで、リール２０ａ〜２０ｃが停止したときに、当選役抽選で当選した当選役に対応する図柄組合せが有効ラインに表示されると、この当選役が入賞となり、入賞した当選役に対応する処理（入賞処理）が実行される。 In the slot machine 10, each reel 20a to 20c starts rotating with the start of the game, and the winning combination lottery is executed to determine the winning or losing (non-winning) of any of the winning combinations. Next, when the reels 20a to 20c are stopped, if the symbol combination corresponding to the winning combination won in the winning combination lottery is displayed on the valid line, this winning combination becomes a prize, and the process corresponding to the winning combination ( Winning process) is executed.

下扉１２ｂには、メダルを投入するメダル投入口２２、クレジットされたメダルをベットするためのベットボタン２３、遊技を開始する際に操作されるスタートレバー（遊技開始操作手段）２４、回転しているリールを停止させるためのストップボタン（停止操作手段）２６ａ，２６ｂ，２６ｃ、ホッパー装置によりメダルを払い出す払い出し口２７、払い出し口２７から払い出されたメダルを受けるメダル受け皿２８が設けられている。また、メダル投入口２２の奥には、メダル投入口２２から投入されたメダルの通過を検知するメダルセンサが設けられている。 The lower door 12b has a medal insertion slot 22 for inserting medals, a bet button 23 for betting credited medals, a start lever (game start operating means) 24 operated when starting a game, and a rotating A stop button (stop operation means) 26a, 26b, 26c for stopping the current reel, a payout port 27 for paying out medals by a hopper device, and a medal tray 28 for receiving medals paid out from the payout port 27 are provided. .. Further, behind the medal insertion slot 22, a medal sensor for detecting the passage of medals inserted from the medal insertion slot 22 is provided.

スロットマシン１０では、メダル投入口２２にメダルが投入、または、ベットボタン２３が操作され規定枚数のメダルがベットされることで、スタートレバー２４の操作が有効化される。また、有効化されたスタートレバー２４が操作されると遊技が開始される。遊技が開始されると、各リール２０ａ〜２０ｃが回転を開始し、各リール２０ａ〜２０ｃの回転速度が一定速度に到達して定常回転となるとストップボタン２６ａ〜２６ｃの操作が有効化される。また、有効化されたストップボタン２６ａ〜２６ｃが操作されると、操作されたストップボタン２６ａ〜２６ｃに対応する各リール２０ａ〜２０ｃを停止する。 In the slot machine 10, the operation of the start lever 24 is enabled by inserting medals into the medal insertion slot 22 or operating the bet button 23 to bet a predetermined number of medals. Further, when the activated start lever 24 is operated, the game is started. When the game is started, the reels 20a to 20c start to rotate, and when the rotation speed of the reels 20a to 20c reaches a constant speed and becomes a steady rotation, the operation of the stop buttons 26a to 26c is enabled. Further, when the activated stop buttons 26a to 26c are operated, the reels 20a to 20c corresponding to the operated stop buttons 26a to 26c are stopped.

スロットマシン１０の内部には、メイン制御基板（主制御装置）３０と、サブ制御基板（副制御装置）とが設けられている（図３参照）。メイン制御基板３０は、ベットボタン２３、スタートレバー２４、ストップボタン２６ａ〜２６ｃ、メダルセンサ等の入力手段からの入力信号を受けて、遊技を実行するための各種の演算を行い、演算結果に基づいてリールユニットや、ホッパー装置等の出力手段の制御を行う。また、サブ制御基板は、メイン制御基板３０から送られてくる信号を受けて、演出を実行するための各種の演算を行い、演算結果に基づいて液晶ディスプレイ１３およびスピーカ１４等の演出用の装置の制御を行う。 Inside the slot machine 10, a main control board (main control device) 30 and a sub control board (sub control device) are provided (see FIG. 3). The main control board 30 receives input signals from input means such as a bet button 23, a start lever 24, stop buttons 26a to 26c, and a medal sensor, performs various calculations for executing a game, and is based on the calculation results. Controls output means such as a reel unit and a hopper device. Further, the sub control board receives signals sent from the main control board 30 and performs various calculations for executing the effect, and based on the calculation results, the device for the effect such as the liquid crystal display 13 and the speaker 14. To control.

また、メイン制御基板３０とサブ制御基板とは電気的に接続されており、メイン制御基板３０からサブ制御基板へは遊技状態を示す情報など各種情報（信号）の送信が可能となっているが、サブ制御基板からメイン制御基板３０へは情報を送信できないようになっている。
また、メイン制御基板３０やサブ制御基板等の各基板の機能は、各種のプロセッサ（ＣＰＵ、ＤＳＰ等）、ＩＣ、あるいはＲＯＭやＲＡＭ等の情報記憶媒体等のハードウェアや、ＲＯＭ等に予め記憶されている所定のプログラムからなるソフトウェアにより実現される。 Further, the main control board 30 and the sub control board are electrically connected, and various information (signals) such as information indicating the game state can be transmitted from the main control board 30 to the sub control board. Information cannot be transmitted from the sub control board to the main control board 30.
Further, the functions of each board such as the main control board 30 and the sub control board are stored in advance in various processors (CPU, DSP, etc.), ICs, hardware such as information storage media such as ROM and RAM, and ROM and the like. It is realized by software consisting of a predetermined program.

各リール２０ａ〜２０ｃは、４相のステッピングモータを備えている。そして、このステッピングモータを１−２相励磁方式で制御することにより各リール２０ａ〜２０ｃが回転するようになっている。具体的には、ステッピングモータは、ロータと第１相、第２相、第３相、第４相の４相のコイルを有するステータとを備えており、第１相〜第４相のコイルが順次励磁されることにより、ロータが回転するようになっている。そして、各リール２０ａ〜２０ｃに対応するステッピングモータのロータが回転することにより、各リール２０ａ〜２０ｃが回転するようになっている。 Each reel 20a to 20c includes a four-phase stepping motor. Then, by controlling this stepping motor by a 1-2 phase excitation method, each reel 20a to 20c is rotated. Specifically, the stepping motor includes a rotor and a stator having four-phase coils of the first phase, the second phase, the third phase, and the fourth phase, and the coils of the first phase to the fourth phase are included. The rotor is rotated by being sequentially excited. Then, the rotors of the stepping motors corresponding to the reels 20a to 20c rotate, so that the reels 20a to 20c rotate.

以下では、第１〜第３リール２０ａ〜２０ｃそれぞれの、第１相のコイルに送られる信号を「第１回動ステッピングモータ第１相信号」、「第２回動ステッピングモータ第１相信号」、「第３回動ステッピングモータ第１相信号」と呼び、第２相のコイルに送られる信号を「第１回動ステッピングモータ第２相信号」、「第２回動ステッピングモータ第２相信号」、「第３回動ステッピングモータ第２相信号」と呼び、第３相のコイルに送られる信号を「第１回動ステッピングモータ第３相信号」、「第２回動ステッピングモータ第３相信号」、「第３回動ステッピングモータ第３相信号」と呼び、第４相のコイルに送られる信号を「第１回動ステッピングモータ第４相信号」、「第２回動ステッピングモータ第４相信号」、「第３回動ステッピングモータ第４相信号」と呼ぶこととする。これらの各制御信号が、リール２０ａ〜２０ｃの各相コイルに送られることにより、各相コイルが励磁される。 In the following, the signals sent to the first phase coils of the first to third reels 20a to 20c are "first rotation stepping motor first phase signal" and "second rotation stepping motor first phase signal". , "Third rotation stepping motor first phase signal", and the signals sent to the second phase coil are "first rotation stepping motor second phase signal", "second rotation stepping motor second phase signal". , "Third rotation stepping motor second phase signal", and the signals sent to the third phase coil are "first rotation stepping motor third phase signal", "second rotation stepping motor third phase". Called "signal" and "third rotation stepping motor third phase signal", the signals sent to the fourth phase coil are "first rotation stepping motor fourth phase signal" and "second rotation stepping motor fourth". It will be referred to as "phase signal" and "third rotation stepping motor fourth phase signal". Each of these control signals is sent to each of the phase coils of the reels 20a to 20c to excite each phase coil.

リール２０ａ〜２０ｃを回転させる場合には、例えば、第１相〜第４相のコイルを順に、図２に示すパターンで励磁させる。なお、図２に示す丸印は、対応するコイルを励磁させることを示している。図２に示す順序で、励磁パターンを更新していくことにより、リール２０ａ〜２０ｃが正転するようになっている。また、リール２０ａ〜２０ｃを停止させる場合には、第１相〜第４相のすべてのコイルを励磁させる（全相励磁する）。そして、リール２０ａ〜２０ｃの停止後に第１相〜第４相のすべてのコイルに対する励磁を止める。
なお、図２に示すもの以外の順序で励磁パターンを更新することとしてもよい。例えば、図２に示す順序と逆の順序で励磁パターンを更新することにより、リール２０ａ〜２０ｃを反転させることができる。また、励磁方式やステッピングモータの相の数は本実施形態のものに限られない。励磁方式やステッピングモータの相の数等に合わせて適宜読み換えることで、本発明を適用することが可能である。 When rotating the reels 20a to 20c, for example, the coils of the first phase to the fourth phase are excited in order in the pattern shown in FIG. The circles shown in FIG. 2 indicate that the corresponding coil is excited. By updating the excitation pattern in the order shown in FIG. 2, the reels 20a to 20c rotate in the normal direction. When the reels 20a to 20c are stopped, all the coils of the first phase to the fourth phase are excited (all phases are excited). Then, after the reels 20a to 20c are stopped, the excitation of all the coils of the first phase to the fourth phase is stopped.
The excitation pattern may be updated in an order other than that shown in FIG. For example, the reels 20a to 20c can be inverted by updating the excitation pattern in the reverse order shown in FIG. Further, the excitation method and the number of phases of the stepping motor are not limited to those of the present embodiment. The present invention can be applied by appropriately reading the terms according to the excitation method, the number of phases of the stepping motor, and the like.

リール２０ａ〜２０ｃを制御するための制御信号は、図３に示すメイン制御基板３０のメインＣＰＵ（制御回路）３１から出力される。
メイン制御基板３０は、メインＣＰＵ３１と、３個のフリップフロップ（ＩＣ：集積回路）３２，３３，３４とを備えている。また、フリップフロップ３２は第１出力ポートを構成し、フリップフロップ３３は第２出力ポートを構成し、フリップフロップ３４は第３出力ポートを構成する。ここで、出力ポートとは、メインＣＰＵ３１がリール２０ａ〜２０ｃ等の周辺機器に対して信号を送信するときに用いる回路であって、ビット値「０」または「１」を出力することができる回路を意味する。 The control signals for controlling the reels 20a to 20c are output from the main CPU (control circuit) 31 of the main control board 30 shown in FIG.
The main control board 30 includes a main CPU 31 and three flip-flops (ICs: integrated circuits) 32, 33, and 34. The flip-flop 32 constitutes a first output port, the flip-flop 33 constitutes a second output port, and the flip-flop 34 constitutes a third output port. Here, the output port is a circuit used by the main CPU 31 when transmitting a signal to peripheral devices such as reels 20a to 20c, and is a circuit capable of outputting a bit value "0" or "1". Means.

メインＣＰＵ３１は、出力端子Ｄ０〜Ｄ７を有している。そして、メインＣＰＵ３１は、出力端子Ｄ０〜Ｄ７から８ビットのデータを出力可能になっている。また、フリップフロップ３２は入力端子Ｄ１〜Ｄ８と出力端子Ｑ１〜Ｑ８とを有しており、同じ番号が付された入力端子と出力端子とがそれぞれ対応している。また、フリップフロップ３３，３４も同様に、入力端子Ｄ１〜Ｄ８と出力端子Ｑ１〜Ｑ８とを有しており、同じ番号が付された入力端子と出力端子とがそれぞれ対応している。
なお、メインＣＰＵ３１およびフリップフロップ３２〜３４はこれ以外にも複数の端子を有している。 The main CPU 31 has output terminals D0 to D7. Then, the main CPU 31 can output 8-bit data from the output terminals D0 to D7. Further, the flip-flop 32 has input terminals D1 to D8 and output terminals Q1 to Q8, and the input terminals and output terminals having the same numbers correspond to each other. Similarly, the flip-flops 33 and 34 also have input terminals D1 to D8 and output terminals Q1 to Q8, and the input terminals and output terminals having the same numbers correspond to each other.
The main CPU 31 and the flip-flops 32 to 34 also have a plurality of terminals.

メインＣＰＵ３１の出力端子Ｄ０は、フリップフロップ３２〜３４の入力端子Ｄ１に配線ＭＤ０を介して接続されている。また、メインＣＰＵ３１の出力端子Ｄ１は、フリップフロップ３２〜３４の入力端子Ｄ２に配線ＭＤ１を介して接続されている。また、メインＣＰＵ３１の出力端子Ｄ２は、フリップフロップ３２〜３４の入力端子Ｄ３に配線ＭＤ２を介して接続されている。また、メインＣＰＵ３１の出力端子Ｄ３は、フリップフロップ３２〜３４の入力端子Ｄ４に配線ＭＤ３を介して接続されている。また、メインＣＰＵ３１の出力端子Ｄ４は、フリップフロップ３２〜３４の入力端子Ｄ５に配線ＭＤ４を介して接続されている。また、メインＣＰＵ３１の出力端子Ｄ５は、フリップフロップ３２〜３４の入力端子Ｄ６に配線ＭＤ５を介して接続されている。また、メインＣＰＵ３１の出力端子Ｄ６は、フリップフロップ３２〜３４の入力端子Ｄ７に配線ＭＤ６を介して接続されている。また、メインＣＰＵ３１の出力端子Ｄ７は、フリップフロップ３２〜３４の入力端子Ｄ８に配線ＭＤ７を介して接続されている。そして、配線ＭＤ０〜ＭＤ７は、メインＣＰＵ３１からフリップフロップ３２〜３４へ８ビットのデータを送信可能なデータバスとなっている。そして、メインＣＰＵ３１は、出力端子Ｄ０〜Ｄ７から各フリップフロップ３２〜３４へ、８ビットのデータをパラレル通信で送信することが可能となっている。 The output terminal D0 of the main CPU 31 is connected to the input terminals D1 of the flip-flops 32 to 34 via the wiring MD0. Further, the output terminal D1 of the main CPU 31 is connected to the input terminals D2 of the flip-flops 32 to 34 via the wiring MD1. Further, the output terminal D2 of the main CPU 31 is connected to the input terminals D3 of the flip-flops 32 to 34 via the wiring MD2. Further, the output terminal D3 of the main CPU 31 is connected to the input terminals D4 of the flip-flops 32 to 34 via the wiring MD3. Further, the output terminal D4 of the main CPU 31 is connected to the input terminals D5 of the flip-flops 32 to 34 via the wiring MD4. Further, the output terminal D5 of the main CPU 31 is connected to the input terminals D6 of the flip-flops 32 to 34 via the wiring MD5. Further, the output terminal D6 of the main CPU 31 is connected to the input terminals D7 of the flip-flops 32 to 34 via the wiring MD6. Further, the output terminal D7 of the main CPU 31 is connected to the input terminals D8 of the flip-flops 32 to 34 via the wiring MD7. The wirings MD0 to MD7 are data buses capable of transmitting 8-bit data from the main CPU 31 to the flip-flops 32 to 34. Then, the main CPU 31 can transmit 8-bit data from the output terminals D0 to D7 to the flip-flops 32 to 34 by parallel communication.

また、フリップフロップ３２の出力端子Ｑ５〜Ｑ８は、第１リール２０ａに接続されている。具体的には、フリップフロップ３２の出力端子Ｑ５は、第１リール２０ａの第１相のコイルに接続されている。また、フリップフロップ３２の出力端子Ｑ６は、第１リール２０ａの第２相のコイルに接続されている。また、フリップフロップ３２の出力端子Ｑ７は、第１リール２０ａの第３相のコイルに接続されている。また、フリップフロップ３２の出力端子Ｑ８は、第１リール２０ａの第４相のコイルに接続されている。
また、フリップフロップ３３の出力端子Ｑ５〜Ｑ８は、第２リール２０ｂに接続されている。具体的には、フリップフロップ３３の出力端子Ｑ５は、第２リール２０ｂの第１相のコイルに接続されている。また、フリップフロップ３３の出力端子Ｑ６は、第２リール２０ｂの第２相のコイルに接続されている。また、フリップフロップ３３の出力端子Ｑ７は、第２リール２０ｂの第３相のコイルに接続されている。また、フリップフロップ３３の出力端子Ｑ８は、第１リール２０ｂの第４相のコイルに接続されている。
また、フリップフロップ３４の出力端子Ｑ５〜Ｑ８は、第３リール２０ｃに接続されている。具体的には、フリップフロップ３４の出力端子Ｑ５は、第３リール２０ｃの第１相のコイルに接続されている。また、フリップフロップ３４の出力端子Ｑ６は、第３リール２０ｃの第２相のコイルに接続されている。また、フリップフロップ３４の出力端子Ｑ７は、第３リール２０ｃの第３相のコイルに接続されている。また、フリップフロップ３４の出力端子Ｑ８は、第３リール２０ｃの第４相のコイルに接続されている。
なお、より具体的には、フリップフロップ３２〜３４の出力端子Ｑ５〜Ｑ８とリール２０ａ〜２０ｃの各コイルとは、リール２０ａ〜２０ｃを駆動するための駆動回路（例えば、ダーリントントランジスタ等の増幅回路）（図示せず）を介して接続されている。また、メインＣＰＵ３１からリール２０ａ〜２０ｃまでの信号経路に、フリップフロップ３２〜３４とは別の、他のＩＣや電子部品が介在していてもよい。 Further, the output terminals Q5 to Q8 of the flip-flop 32 are connected to the first reel 20a. Specifically, the output terminal Q5 of the flip-flop 32 is connected to the coil of the first phase of the first reel 20a. Further, the output terminal Q6 of the flip-flop 32 is connected to the second phase coil of the first reel 20a. Further, the output terminal Q7 of the flip-flop 32 is connected to the coil of the third phase of the first reel 20a. Further, the output terminal Q8 of the flip-flop 32 is connected to the coil of the fourth phase of the first reel 20a.
Further, the output terminals Q5 to Q8 of the flip-flop 33 are connected to the second reel 20b. Specifically, the output terminal Q5 of the flip-flop 33 is connected to the coil of the first phase of the second reel 20b. Further, the output terminal Q6 of the flip-flop 33 is connected to the second phase coil of the second reel 20b. Further, the output terminal Q7 of the flip-flop 33 is connected to the coil of the third phase of the second reel 20b. Further, the output terminal Q8 of the flip-flop 33 is connected to the fourth phase coil of the first reel 20b.
Further, the output terminals Q5 to Q8 of the flip-flop 34 are connected to the third reel 20c. Specifically, the output terminal Q5 of the flip-flop 34 is connected to the coil of the first phase of the third reel 20c. Further, the output terminal Q6 of the flip-flop 34 is connected to the second phase coil of the third reel 20c. Further, the output terminal Q7 of the flip-flop 34 is connected to the coil of the third phase of the third reel 20c. Further, the output terminal Q8 of the flip-flop 34 is connected to the fourth phase coil of the third reel 20c.
More specifically, the output terminals Q5 to Q8 of the flip-flops 32 to 34 and the coils of the reels 20a to 20c are drive circuits for driving the reels 20a to 20c (for example, an amplifier circuit such as a Darlington transistor). ) (Not shown). Further, another IC or electronic component other than the flip-flops 32 to 34 may be interposed in the signal path from the main CPU 31 to the reels 20a to 20c.

メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７からは、８ビットのデータが出力される。そして、メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７から出力されたデータが、適宜フリップフロップ３２〜３４を介してリール２０ａ〜２０ｃに送られるようになっている。 8-bit data is output from the output terminals D0 to D7 of the main CPU 31. Then, the data output from the output terminals D0 to D7 of the main CPU 31 is appropriately sent to the reels 20a to 20c via the flip-flops 32 to 34.

ここで、各フリップフロップ３２〜３４を介して送られる信号について図４を参照しながら説明する。図４は、各フリップフロップ３２〜３４の各入力端子Ｄ１〜Ｄ８および各出力端子Ｑ１〜Ｑ８を通る信号をまとめた表である。換言すると、各フリップフロップ３２〜３４の各入力端子Ｄ１〜Ｄ８および各出力端子Ｑ１〜Ｑ８（ビット０〜７の各ビット）には、図４に示す各信号が割り当てられている。 Here, the signals transmitted via the flip-flops 32 to 34 will be described with reference to FIG. FIG. 4 is a table summarizing the signals passing through the input terminals D1 to D8 and the output terminals Q1 to Q8 of the flip-flops 32 to 34. In other words, the signals shown in FIG. 4 are assigned to the input terminals D1 to D8 and the output terminals Q1 to Q8 (bits 0 to 7) of the flip-flops 32 to 34.

フリップフロップ３２の入力端子Ｄ１から出力端子Ｑ１へは「外部信号１」が送られ、入力端子Ｄ２から出力端子Ｑ２へは「外部信号２」が送られ、入力端子Ｄ３から出力端子Ｑ３へは「外部信号３」が送られ、入力端子Ｄ４から出力端子Ｑ４へは「メダル払出装置信号」が送られ、入力端子Ｄ５から出力端子Ｑ５へは「第１回動ステッピングモータ第１相信号」が送られ、入力端子Ｄ６から出力端子Ｑ６へは「第１回動ステッピングモータ第２相信号」が送られ、入力端子Ｄ７から出力端子Ｑ７へは「第１回動ステッピングモータ第３相信号」が送られ、入力端子Ｄ８から出力端子Ｑ８へは「第１回動ステッピングモータ第４相信号」が送られるようになっている。 An "external signal 1" is sent from the input terminal D1 of the flip flop 32 to the output terminal Q1, an "external signal 2" is sent from the input terminal D2 to the output terminal Q2, and the "external signal 2" is sent from the input terminal D3 to the output terminal Q3. "External signal 3" is sent, "medal payout device signal" is sent from input terminal D4 to output terminal Q4, and "first rotation stepping motor first phase signal" is sent from input terminal D5 to output terminal Q5. Then, the "first rotation stepping motor second phase signal" is sent from the input terminal D6 to the output terminal Q6, and the "first rotation stepping motor third phase signal" is sent from the input terminal D7 to the output terminal Q7. Then, the "first rotation stepping motor phase 4 signal" is sent from the input terminal D8 to the output terminal Q8.

また、フリップフロップ３３の入力端子Ｄ１から出力端子Ｑ１へは「メダル投入信号」が送られ、入力端子Ｄ２から出力端子Ｑ２へは「メダル払出信号」が送られ、入力端子Ｄ３から出力端子Ｑ３へは「外部信号４」が送られ、入力端子Ｄ４から出力端子Ｑ４へは「外部信号５」が送られ、入力端子Ｄ５から出力端子Ｑ５へは「第２回動ステッピングモータ第１相信号」が送られ、入力端子Ｄ６から出力端子Ｑ６へは「第２回動ステッピングモータ第２相信号」が送られ、入力端子Ｄ７から出力端子Ｑ７へは「第２回動ステッピングモータ第３相信号」が送られ、入力端子Ｄ８から出力端子Ｑ８へは「第２回動ステッピングモータ第４相信号」が送られるようになっている。 Further, a "medal insertion signal" is sent from the input terminal D1 of the flip flop 33 to the output terminal Q1, a "medal payout signal" is sent from the input terminal D2 to the output terminal Q2, and the input terminal D3 to the output terminal Q3. Is sent an "external signal 4", an "external signal 5" is sent from the input terminal D4 to the output terminal Q4, and a "second rotation stepping motor first phase signal" is sent from the input terminal D5 to the output terminal Q5. The "second rotation stepping motor second phase signal" is sent from the input terminal D6 to the output terminal Q6, and the "second rotation stepping motor third phase signal" is sent from the input terminal D7 to the output terminal Q7. It is sent, and the "second rotation stepping motor fourth phase signal" is sent from the input terminal D8 to the output terminal Q8.

また、フリップフロップ３４の入力端子Ｄ１から出力端子Ｑ１へは「停止表示器１信号」が送られ、入力端子Ｄ２から出力端子Ｑ２へは「停止表示器２信号」が送られ、入力端子Ｄ３から出力端子Ｑ３へは「停止表示器３信号」が送られ、入力端子Ｄ４から出力端子Ｑ４へは「ブロッカーソレノイド信号」が送られ、入力端子Ｄ５から出力端子Ｑ５へは「第３回動ステッピングモータ第１相信号」が送られ、入力端子Ｄ６から出力端子Ｑ６へは「第３回動ステッピングモータ第２相信号」が送られ、入力端子Ｄ７から出力端子Ｑ７へは「第３回動ステッピングモータ第３相信号」が送られ、入力端子Ｄ８から出力端子Ｑ８へは「第３回動ステッピングモータ第４相信号」が送られるようになっている。 Further, a "stop indicator 1 signal" is sent from the input terminal D1 of the flip flop 34 to the output terminal Q1, a "stop indicator 2 signal" is sent from the input terminal D2 to the output terminal Q2, and the "stop indicator 2 signal" is sent from the input terminal D3. A "stop indicator 3 signal" is sent to the output terminal Q3, a "blocker solenoid signal" is sent from the input terminal D4 to the output terminal Q4, and a "third rotation stepping motor" is sent from the input terminal D5 to the output terminal Q5. The "first phase signal" is sent, the "third rotation stepping motor second phase signal" is sent from the input terminal D6 to the output terminal Q6, and the "third rotation stepping motor" is sent from the input terminal D7 to the output terminal Q7. The "third phase signal" is sent, and the "third rotation stepping motor fourth phase signal" is sent from the input terminal D8 to the output terminal Q8.

すなわち、メインＣＰＵ３１の出力端子Ｄ０からは「外部信号１」、「メダル投入信号」、「停止表示器１信号」が適宜出力され、メインＣＰＵ３１の出力端子Ｄ１からは「外部信号２」、「メダル払出信号」、「停止表示器２信号」が適宜出力され、メインＣＰＵ３１の出力端子Ｄ２からは「外部信号３」、「外部信号４」、「停止表示器３信号」が適宜出力され、メインＣＰＵ３１の出力端子Ｄ３からは「メダル払出装置信号」、「外部信号５」、「ブロッカ―ソレノイド信号」が適宜出力され、メインＣＰＵ３１の出力端子Ｄ４からは「第１回動ステッピングモータ第１相信号」、「第２回動ステッピングモータ第１相信号」、「第３回動ステッピングモータ第１相信号」が適宜出力され、メインＣＰＵ３１の出力端子Ｄ５からは「第１回動ステッピングモータ第２相信号」、「第２回動ステッピングモータ第２相信号」、「第３回動ステッピングモータ第２相信号」が適宜出力され、メインＣＰＵ３１の出力端子Ｄ６からは「第１回動ステッピングモータ第３相信号」、「第２回動ステッピングモータ第３相信号」、「第３回動ステッピングモータ第３相信号」が適宜出力され、メインＣＰＵ３１の出力端子Ｄ７からは「第１回動ステッピングモータ第４相信号」、「第２回動ステッピングモータ第４相信号」、「第３回動ステッピングモータ第４相信号」が適宜出力されるようになっている。また、メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７から各フリップフロップ３２〜３４に送る信号は、８ビットのパラレル信号として出力される。
なお、メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７は、それぞれ上述の信号以外の信号も出力するようになっていてもよい。また、メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７から各ＩＣに送る信号は、必ずしも８ビットのパラレル信号として出力されるものでなくてもよい。 That is, the "external signal 1", "medal insertion signal", and "stop indicator 1 signal" are appropriately output from the output terminal D0 of the main CPU 31, and the "external signal 2" and "medal" are output from the output terminal D1 of the main CPU 31. The payout signal and the stop indicator 2 signal are appropriately output, and the output terminal D2 of the main CPU 31 appropriately outputs the external signal 3, the external signal 4, and the stop indicator 3 signal, and the main CPU 31 is output. "Medal payout device signal", "external signal 5", and "blocker solenoid signal" are appropriately output from the output terminal D3 of the main CPU 31, and "first rotation stepping motor first phase signal" is output from the output terminal D4 of the main CPU 31. , "Second rotation stepping motor first phase signal" and "third rotation stepping motor first phase signal" are appropriately output, and "first rotation stepping motor second phase signal" is output from the output terminal D5 of the main CPU 31. , "Second rotation stepping motor second phase signal", "third rotation stepping motor second phase signal" are appropriately output, and "first rotation stepping motor third phase" is output from the output terminal D6 of the main CPU 31. "Signal", "second rotation stepping motor third phase signal", "third rotation stepping motor third phase signal" are appropriately output, and "first rotation stepping motor fourth phase signal" is output from the output terminal D7 of the main CPU 31. "Phase signal", "second rotation stepping motor fourth phase signal", and "third rotation stepping motor fourth phase signal" are output as appropriate. Further, the signals sent from the output terminals D0 to D7 of the main CPU 31 to the flip-flops 32 to 34 are output as 8-bit parallel signals.
The output terminals D0 to D7 of the main CPU 31 may output signals other than the above-mentioned signals, respectively. Further, the signals sent from the output terminals D0 to D7 of the main CPU 31 to each IC do not necessarily have to be output as 8-bit parallel signals.

メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７からは、上述の各信号を含む各種データ信号が順次出力されており、各フリップフロップ３２〜３４は、対応する信号を保持（ラッチ）することで、入力端子Ｄ１〜Ｄ８から出力端子Ｑ１〜Ｑ８へ信号を送るようになっている。すなわち、例えば、メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７から、「外部信号１」、「外部信号２」、「外部信号３」、「メダル払出装置信号」、「第１回動ステッピングモータ第１相信号」、「第１回動ステッピングモータ第２相信号」、「第１回動ステッピングモータ第３相信号」および「第１回動ステッピングモータ第４相信号」の８つのデータ信号に対応する８ビットのパラレル信号が出力される際に、メインＣＰＵ３１のパルス出力端子ＰＯ０から配線ＷＲ１を介してフリップフロップ３２に書き込み信号が送られる（図３参照）。そして、フリップフロップ３２が、配線ＷＲ１を介して送られる書き込み信号の立ち上がりエッジに従って、これらのデータ信号を保持することで、これらのデータ信号がフリップフロップ３２から出力され、フリップフロップ３２を介して周辺機器に送られる。フリップフロップ３３，３４についても同様であり、メインＣＰＵ３１から各フリップフロップ３３，３４に対応するデータ信号（パラレル信号）が出力される際に、メインＣＰＵ３１のパルス出力端子ＰＯ１，ＰＯ２から配線ＷＲ２，３を介してフリップフロップ３３，３４に書き込み信号が送られ、各データ信号がフリップフロップ３３，３４を介して周辺機器に送られる。
以上のように、本実施の形態の遊技機においては、フリップフロップ３２〜３４は、８入力のＤフリップフロップとなっている。そして、各フリップフロップ３２〜３４が、対応するデータ信号が送られる際に同時にメインＣＰＵ３１から送られる書き込み信号に従って、対応するデータ信号を保持することにより、各種データ信号がフリップフロップ３２〜３４を介して送られるようになっている。なお、ＩＣ３２〜３４は、フリップフロップでなくてもよく、メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７から出力されるデータのうち、リール２０ａ〜２０ｃのそれぞれに対して送られるデータを、それぞれのリール２０ａ〜２０ｃに対して個別に伝達できる回路であればよい。また、メインＣＰＵ３１とＩＣ３２〜３４との間に他のＩＣが介在していてもよい。 Various data signals including the above-mentioned signals are sequentially output from the output terminals D0 to D7 of the main CPU 31, and the flip-flops 32 to 34 hold (latch) the corresponding signals to input terminals D1. A signal is sent from ~ D8 to the output terminals Q1 to Q8. That is, for example, from the output terminals D0 to D7 of the main CPU 31, "external signal 1", "external signal 2", "external signal 3", "medal payout device signal", "first rotation stepping motor first phase signal". , "1st rotation stepping motor 2nd phase signal", "1st rotation stepping motor 3rd phase signal" and "1st rotation stepping motor 4th phase signal" 8 bits corresponding to 8 data signals When the parallel signal is output, a write signal is sent from the pulse output terminal PO0 of the main CPU 31 to the flip flop 32 via the wiring WR1 (see FIG. 3). Then, the flip-flop 32 holds these data signals according to the rising edge of the write signal sent via the wiring WR1, so that these data signals are output from the flip-flop 32 and peripherally via the flip-flop 32. Sent to the device. The same applies to the flip-flops 33 and 34, and when the data signal (parallel signal) corresponding to each of the flip-flops 33 and 34 is output from the main CPU 31, the wiring WRs 2 and 3 are connected from the pulse output terminals PO1 and PO2 of the main CPU 31. A write signal is sent to the flip-flops 33 and 34 via the flip-flops 33 and 34, and each data signal is sent to the peripheral device via the flip-flops 33 and 34.
As described above, in the gaming machine of the present embodiment, the flip-flops 32 to 34 are 8-input D flip-flops. Then, each of the flip-flops 32 to 34 holds the corresponding data signal according to the write signal sent from the main CPU 31 at the same time when the corresponding data signal is sent, so that various data signals pass through the flip-flops 32 to 34. Is to be sent. The ICs 32 to 34 do not have to be flip-flops, and among the data output from the output terminals D0 to D7 of the main CPU 31, the data sent to each of the reels 20a to 20c is sent to each of the reels 20a to 20a. Any circuit may be used as long as it can be transmitted individually to 20c. Further, another IC may be interposed between the main CPU 31 and the ICs 32 to 34.

なお、「メダル投入信号」、「メダル払出信号」、「外部信号１」、「外部信号２」、「外部信号３」、「外部信号４」、「外部信号５」は、遊技機の状態を知らせるために、筐体１１内部の上方に設けられた外部集中端子板に送られる信号である。これらの信号は、電子回路基板としての外部集中端子板を介して、遊技機の状態を監視するホールコンピュータに送られる。そして、ホールコンピュータは、これらの信号に基づいて、異常が発生していないかどうか監視する。ここで、「メダル投入信号」は、１回の遊技毎に投入されたメダルの数を知らせる信号である。「メダル払出信号」は、メダルの払い出し数を知らせる信号である。「外部信号１」、「外部信号２」、「外部信号３」は、それぞれいわゆるＲＢ、ＢＢ、ＡＲＴ等の作動回数をカウント可能にする信号である。「外部信号４」は、不正行為が行われているおそれがあると内部で判断した場合に、これを知らせる信号である。「外部信号５」は、前面扉１２が開放されていることを知らせる信号である。
また、「停止表示器１信号」、「停止表示器２信号」、「停止表示器３信号」は、それぞれストップボタン２６ａ〜２６ｃに内蔵される赤色ＬＥＤおよび青色ＬＥＤの点灯／消灯を制御する信号である。そして、これらの信号によって、各ストップボタン２６ａ〜２６ｃを赤色または青色に光らせることで、各ストップボタン２６ａ〜２６ｃの操作が有効か無効かを遊技者に報知する。
また、「ブロッカーソレノイド信号」は、メダルの投入を防ぐブロッカーのＯＮ／ＯＦＦを制御する信号である。ブロッカーがＯＮ状態のときには、メダル投入口２２から投入されたメダルを、ブロッカーがはじいて、メダル受け皿２８に向けて排出させる。一方、ブロッカーがＯＦＦ状態の時には、メダル投入口２２から投入されたメダルがホッパー装置に向けて流され、メダルがベットあるいは貯留される。
また、「メダル払出装置信号」は、ホッパー装置によるメダルの払い出しを制御する信号である。ホッパー装置は、「メダル払出装置信号」を受けて、所定の枚数のメダルを払い出す。 The "medal insertion signal", "medal payout signal", "external signal 1", "external signal 2", "external signal 3", "external signal 4", and "external signal 5" indicate the state of the gaming machine. This is a signal sent to an external centralized terminal plate provided above the inside of the housing 11 for notification. These signals are sent to a hall computer that monitors the state of the game machine via an external centralized terminal board as an electronic circuit board. Then, the hall computer monitors whether or not an abnormality has occurred based on these signals. Here, the "medal insertion signal" is a signal indicating the number of medals inserted in each game. The "medal payout signal" is a signal that informs the number of medals to be paid out. The "external signal 1", "external signal 2", and "external signal 3" are signals that can count the number of operations of so-called RB, BB, ART, and the like, respectively. The "external signal 4" is a signal for notifying when it is internally determined that there is a possibility of fraudulent activity. The "external signal 5" is a signal indicating that the front door 12 is open.
Further, the "stop indicator 1 signal", "stop indicator 2 signal", and "stop indicator 3 signal" are signals for controlling the lighting / extinguishing of the red LED and the blue LED built in the stop buttons 26a to 26c, respectively. Is. Then, by illuminating each of the stop buttons 26a to 26c in red or blue by these signals, the player is notified whether the operation of each of the stop buttons 26a to 26c is valid or invalid.
Further, the "blocker solenoid signal" is a signal for controlling ON / OFF of the blocker that prevents the insertion of medals. When the blocker is in the ON state, the medal inserted from the medal insertion slot 22 is repelled by the blocker and discharged toward the medal tray 28. On the other hand, when the blocker is in the OFF state, the medals inserted from the medal insertion slot 22 are flown toward the hopper device, and the medals are bet or stored.
Further, the "medal payout device signal" is a signal for controlling the medal payout by the hopper device. The hopper device receives a "medal payout device signal" and pays out a predetermined number of medals.

次に、メインＣＰＵ３１における、リール２０ａ〜２０ｃを制御するための信号の生成について図５および図６を参照しながら説明する。メインＣＰＵ３１は、図５に示す励磁パターン更新処理によって励磁パターンを更新し、この励磁パターンを出力端子Ｄ０〜Ｄ７（より具体的には、出力端子Ｄ４〜Ｄ７）から出力して、リール２０ａ〜２０ｃを制御する。 Next, the generation of signals for controlling the reels 20a to 20c in the main CPU 31 will be described with reference to FIGS. 5 and 6. The main CPU 31 updates the excitation pattern by the excitation pattern update process shown in FIG. 5, outputs this excitation pattern from the output terminals D0 to D7 (more specifically, the output terminals D4 to D7), and reels 20a to 20c. To control.

メインＣＰＵ３１は、図６に示す励磁パターンテーブル６０から励磁パターンを取得する（ステップＳ１）。ここで、励磁パターンテーブル６０は、励磁パターンが登録されたものであり、メイン制御基板３０のＲＯＭ（図示せず）に格納されている。図６に示すように、励磁パターンテーブル６０に登録された各データは８ビットのデータとなっている。また、この登録された各データのうち、上位４ビット（４ビット目から７ビット目）が励磁パターンとなっている。具体的には、４ビット目に「第１回動ステッピングモータ第１相信号」、「第２回動ステッピングモータ第１相信号」および「第３回動ステッピングモータ第１相信号」のデータが割り当てられており、５ビット目に「第１回動ステッピングモータ第２相信号」、「第２回動ステッピングモータ第２相信号」および「第３回動ステッピングモータ第２相信号」のデータが割り当てられており、６ビット目に「第１回動ステッピングモータ第３相信号」、「第２回動ステッピングモータ第３相信号」および「第３回動ステッピングモータ第３相信号」のデータが割り当てられており、７ビット目に「第１回動ステッピングモータ第４相信号」、「第２回動ステッピングモータ第４相信号」および「第３回動ステッピングモータ第４相信号」のデータが割り当てられている。なお、下位４ビットには、「０」が割り当てられている。そして、ステップＳ１の処理においては、励磁パターンテーブル６０から、励磁パターンのデータを含む８ビットのデータを取得する。換言すると、メインＣＰＵ３１は、励磁パターンテーブル６０から、１つの励磁パターンを取得する。 The main CPU 31 acquires an excitation pattern from the excitation pattern table 60 shown in FIG. 6 (step S1). Here, the excitation pattern table 60 has the excitation pattern registered and is stored in the ROM (not shown) of the main control board 30. As shown in FIG. 6, each data registered in the excitation pattern table 60 is 8-bit data. Further, among the registered data, the upper 4 bits (4th to 7th bits) are the excitation pattern. Specifically, the data of "first rotation stepping motor first phase signal", "second rotation stepping motor first phase signal" and "third rotation stepping motor first phase signal" are stored in the 4th bit. The data of "1st rotation stepping motor 2nd phase signal", "2nd rotation stepping motor 2nd phase signal" and "3rd rotation stepping motor 2nd phase signal" are assigned to the 5th bit. The data of "1st rotation stepping motor 3rd phase signal", "2nd rotation stepping motor 3rd phase signal" and "3rd rotation stepping motor 3rd phase signal" are assigned to the 6th bit. The data of "1st rotation stepping motor 4th phase signal", "2nd rotation stepping motor 4th phase signal" and "3rd rotation stepping motor 4th phase signal" are assigned to the 7th bit. Assigned. In addition, "0" is assigned to the lower 4 bits. Then, in the process of step S1, 8-bit data including the excitation pattern data is acquired from the excitation pattern table 60. In other words, the main CPU 31 acquires one excitation pattern from the excitation pattern table 60.

次いで、メインＣＰＵ３１は、リール２０ａ〜２０ｃのうち、今回の励磁パターン更新処理において励磁パターンを更新するリールに対応する出力ポート（フリップフロップ３２〜３４）に送るデータの、現在の値（合成前の値：合成前データ）を取得する（ステップＳ２）。 Next, the main CPU 31 receives the current value (before synthesis) of the data to be sent to the output ports (flip-flops 32 to 34) corresponding to the reels whose excitation patterns are updated in the current excitation pattern update processing among the reels 20a to 20c. Value: pre-synthesis data) is acquired (step S2).

次いで、メインＣＰＵ３１は、ステップＳ２で取得した合成前データの下位４ビットをマスクする（ステップＳ３）。次いで、メインＣＰＵ３１は、ステップＳ３でマスクした合成前データと、ステップＳ１で取得した励磁パターンのデータを含む８ビットのデータとを合成する（ステップＳ４）。すなわち、メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７から出力されるデータは８ビットのデータであり、励磁パターンテーブル６０から取得されるデータおよびこのデータと合成される合成前データは８ビットのデータとなっているが、励磁パターンとしての情報を持つのは、励磁パターンテーブル６０から取得されるデータの上位４ビットであるため、下位４ビットをマスクしてデータを合成することにより、当該合成によって出力端子Ｄ０〜Ｄ７から出力されるデータの下位４ビットに影響が出ることがないようにしている。具体的には、例えば、ステップＳ１で「００１１００００」という励磁パターンのデータを含む８ビットのデータを取得し、ステップＳ２で「０００１０００１」という合成前データ（外部信号１がＯＮ状態のデータ）を取得したとする。このときに、ステップＳ３の処理では、ステップＳ２で取得した合成前データ「０００１０００１」とマスク用データ「００００１１１１」とのＡＮＤ（論理積）をとり、「０００００００１」というデータを得る。次いで、ステップＳ４の処理では、ステップＳ３で取得したデータ（マスクした合成前データ）「０００００００１」と、ステップＳ１で取得したデータ「００１１００００」とのＯＲ（論理和）をとることで、「００１１０００１」という合成データ（合成後データ）を得る。以上のような処理により、下位４ビットの値を維持したまま、上位４ビット（励磁パターン）を更新することができる。
なお、下位４ビットをマスクして２つのデータを合成する処理は、上記のものに限られず、更新したくない値である下位４ビットの値を更新することなく、励磁パターンを更新できる処理であればよい。 Next, the main CPU 31 masks the lower 4 bits of the pre-synthesis data acquired in step S2 (step S3). Next, the main CPU 31 synthesizes the pre-synthesis data masked in step S3 and the 8-bit data including the excitation pattern data acquired in step S1 (step S4). That is, the data output from the output terminals D0 to D7 of the main CPU 31 is 8-bit data, and the data acquired from the excitation pattern table 60 and the pre-synthesis data combined with this data are 8-bit data. However, since it is the upper 4 bits of the data acquired from the excitation pattern table 60 that have the information as the excitation pattern, by masking the lower 4 bits and synthesizing the data, the output terminal D0 is obtained by the synthesis. The lower 4 bits of the data output from ~ D7 are not affected. Specifically, for example, in step S1, 8-bit data including the data of the excitation pattern of "00110000" is acquired, and in step S2, the pre-synthesis data of "00010001" (data in which the external signal 1 is ON) is acquired. Suppose you did. At this time, in the process of step S3, the AND (logical product) of the pre-synthesis data “00010001” acquired in step S2 and the mask data “000011111” is obtained, and the data “00000001” is obtained. Next, in the process of step S4, the OR (logical sum) of the data (masked pre-synthesis data) “00000001” acquired in step S3 and the data “00110000” acquired in step S1 is taken to obtain “00110001”. The composite data (data after synthesis) is obtained. By the above processing, the upper 4 bits (excitation pattern) can be updated while maintaining the values of the lower 4 bits.
The process of masking the lower 4 bits and synthesizing the two data is not limited to the above, and is a process that can update the excitation pattern without updating the value of the lower 4 bits, which is a value that is not desired to be updated. All you need is.

次いで、メインＣＰＵ３１は、ステップＳ４で得られた合成データ（合成後データ）を、励磁パターンを更新するリール２０ａ〜２０ｃに対応する出力ポートに送るデータとして保存する（ステップＳ５）。そして、この保存されたデータが、所定のタイミングで、対応する出力ポートを介して、対応するリール２０ａ〜２０ｃに送られる。なお、合成後データは、作成した時に対応するリール２０ａ〜２０ｃに向けて送られるようにしてもよい。 Next, the main CPU 31 saves the composite data (post-synthesis data) obtained in step S4 as data to be sent to the output ports corresponding to the reels 20a to 20c for updating the excitation pattern (step S5). Then, the stored data is sent to the corresponding reels 20a to 20c via the corresponding output port at a predetermined timing. The combined data may be sent to the corresponding reels 20a to 20c at the time of creation.

以上により、対応するリール２０ａ〜２０ｃに送られる励磁パターンが更新される。また、リール２０ａ〜２０ｃの回転中は、図６（ａ）に示す１〜８の更新順序で励磁パターンの更新を繰り返し行う。また、リール２０ａ〜２０ｃを停止させる場合には、図６（ｂ）に示す１〜２の更新順序で励磁パターンを更新することにより、第１相〜第４相のすべてのコイルを励磁してリール２０ａ〜２０ｃを停止させ、その後第１相〜第４相のすべてのコイルに対する励磁を止める。 As described above, the excitation pattern sent to the corresponding reels 20a to 20c is updated. Further, during the rotation of the reels 20a to 20c, the excitation pattern is repeatedly updated in the update order of 1 to 8 shown in FIG. 6A. When the reels 20a to 20c are stopped, all the coils of the first phase to the fourth phase are excited by updating the excitation pattern in the update order of 1 and 2 shown in FIG. 6 (b). The reels 20a to 20c are stopped, and then the excitation of all the coils of the first phase to the fourth phase is stopped.

なお、合成前データおよび合成後データと、メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７とは、同じ番号が付されたビットと出力端子とが互いに対応している。すなわち、合成後データの０ビット目のデータが、出力端子Ｄ０から出力され、合成後データの１ビット目のデータが、出力端子Ｄ１から出力され、合成後データの２ビット目のデータが、出力端子Ｄ２から出力され、合成後データの３ビット目のデータが、出力端子Ｄ３から出力され、合成後データの４ビット目のデータが、出力端子Ｄ４から出力され、合成後データの５ビット目のデータが、出力端子Ｄ５から出力され、合成後データの６ビット目のデータが、出力端子Ｄ６から出力され、合成後データの７ビット目のデータが、出力端子Ｄ７から出力される。そして、このような８ビットのデータが出力されることから、出力端子Ｄ０〜Ｄ７を、それぞれビット０〜ビット７と呼ぶことがある。同様に、フリップフロップ３２〜３４それぞれの、入力端子Ｄ１〜Ｄ７および出力端子Ｑ１〜Ｑ７も、それぞれビット０〜ビット７と呼ぶことがある。また、配線ＭＤ０〜ＭＤ７も、それぞれビット０〜ビット７と呼ぶことがある。
また、合成前データあるいは合成後データの下位４ビットについては、それぞれ所定のタイミングでビット毎にセット／リセットが行われる。そして、このビット毎のセット／リセットにより生成された各信号と、励磁パターン更新処理により更新された励磁パターンとが、所定のタイミングでメインＣＰＵ３１の出力端子Ｄ０〜Ｄ７から出力される。 The pre-synthesis data and the post-synthesis data and the output terminals D0 to D7 of the main CPU 31 have the same numbered bits and output terminals corresponding to each other. That is, the 0th bit data of the combined data is output from the output terminal D0, the 1st bit data of the combined data is output from the output terminal D1, and the 2nd bit data of the combined data is output. The 3rd bit data of the post-synthesis data output from the terminal D2 is output from the output terminal D3, the 4th bit data of the post-synthesis data is output from the output terminal D4, and the 5th bit of the post-synthesis data is output. The data is output from the output terminal D5, the 6th bit data of the combined data is output from the output terminal D6, and the 7th bit data of the combined data is output from the output terminal D7. Since such 8-bit data is output, the output terminals D0 to D7 may be referred to as bits 0 to 7, respectively. Similarly, the input terminals D1 to D7 and the output terminals Q1 to Q7 of the flip-flops 32 to 34, respectively, may also be referred to as bits 0 to 7, respectively. Further, the wirings MD0 to MD7 may also be referred to as bits 0 to 7, respectively.
Further, the lower 4 bits of the pre-synthesis data or the post-synthesis data are set / reset bit by bit at predetermined timings. Then, each signal generated by the bit-by-bit set / reset and the excitation pattern updated by the excitation pattern update process are output from the output terminals D0 to D7 of the main CPU 31 at a predetermined timing.

ここで、従来の遊技機における問題点について図４および図７を参照しながら説明する。従来の遊技機においては、例えば、図４に示すように、第２リール２０ｂに対する信号と、第３リール２０ｃに対する信号とが同一の出力ポート（フリップフロップ３３）を介して送られていた。このため、励磁パターン更新処理における処理数が多くなってしまっていた。 Here, problems in the conventional gaming machine will be described with reference to FIGS. 4 and 7. In the conventional game machine, for example, as shown in FIG. 4, the signal for the second reel 20b and the signal for the third reel 20c are sent via the same output port (flip-flop 33). For this reason, the number of processes in the excitation pattern update process has increased.

この従来の遊技機においては、図７に示すように、本発明の遊技機同様、メインＣＰＵ３１は、励磁パターンを取得し（ステップＳ１１）、励磁パターンを更新するリール２０ａ〜２０ｃに対応する出力ポートに送るデータの現在の値（合成前の値：合成前データ）を取得する（ステップＳ１２）。
次いで、メインＣＰＵ３１は、今回の励磁パターン更新処理においては第２リール２０ｂの励磁パターンを更新するのか否か判定する（ステップＳ１３）。 In this conventional gaming machine, as shown in FIG. 7, the main CPU 31 acquires an excitation pattern (step S11) and outputs ports corresponding to reels 20a to 20c for updating the excitation pattern, as in the gaming machine of the present invention. Acquires the current value (value before synthesis: data before synthesis) of the data to be sent to (step S12).
Next, the main CPU 31 determines whether or not to update the excitation pattern of the second reel 20b in the current excitation pattern update process (step S13).

第２リール２０ｂの励磁パターンを更新する場合（ステップＳ１３でＹｅｓ）、メインＣＰＵ３１は、ステップＳ１２で取得した合成前データの上位４ビットをマスクする（ステップＳ１４）。
次いで、メインＣＰＵ３１は、マスクした合成前データの上位４ビットと下位４ビットとを反転させる（ステップＳ１５）。次いで、メインＣＰＵ３１は、この反転したデータと、ステップＳ１１で取得した励磁パターンとを合成する（ステップＳ１６）。次いで、メインＣＰＵ３１は、合成により得られたデータの上位４ビットと下位４ビットとを反転させる（ステップＳ１７）。次いで、メインＣＰＵ３１は、ステップＳ１６で合成し、ステップＳ１７で反転することにより得られたデータ（合成後データ）を、第２リール２０ｂおよび第３リール２０ｃに対応する出力ポートに送るデータとして保存する（ステップＳ１８）。
なお、ステップＳ１３でＮｏの場合の処理（ステップＳ１９,Ｓ２０，Ｓ１８）は、前述のステップＳ３，Ｓ４，Ｓ５の処理と同様のため、説明を省略する。 When updating the excitation pattern of the second reel 20b (Yes in step S13), the main CPU 31 masks the upper 4 bits of the pre-synthesis data acquired in step S12 (step S14).
Next, the main CPU 31 inverts the upper 4 bits and the lower 4 bits of the masked pre-synthesis data (step S15). Next, the main CPU 31 synthesizes the inverted data and the excitation pattern acquired in step S11 (step S16). Next, the main CPU 31 inverts the upper 4 bits and the lower 4 bits of the data obtained by the synthesis (step S17). Next, the main CPU 31 stores the data (data after synthesis) obtained by synthesizing in step S16 and inverting in step S17 as data to be sent to the output ports corresponding to the second reel 20b and the third reel 20c. (Step S18).
Since the processing in the case of No in step S13 (steps S19, S20, S18) is the same as the processing in steps S3, S4, and S5 described above, the description thereof will be omitted.

以上のように、この従来の遊技機においては、第２リール２０ｂに対応するフリップフロップと、第３リール２０ｃに対応するフリップフロップとが同一であるため、当該フリップフロップ３３に対してメインＣＰＵ３１の出力端子Ｄ０〜Ｄ７から出力するデータは、第２リール２０ｂに対するデータと第３リール２０ｃに対するデータとを含んでいる必要がある。よって、メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７のうち、第２リール２０ｂを制御する信号が出力される端子と、第３リール２０ｃを制御する信号が出力される端子とは、別の端子となってしまう。換言すると、当該フリップフロップ３３に対してメインＣＰＵ３１の出力端子Ｄ０〜Ｄ７から出力するデータにおいて、第２リール２０ｂに対するデータと、第３リール２０ｃに対するデータとは、別々のビットに割り当てられている必要がある。このため、ステップＳ１４〜Ｓ１７のように、上位ビットと下位ビットとを反転させて計算する処理等が必要となり、励磁パターン更新処理に係るプログラムのコード量等が増加してしまうこととなる。また、本実施の形態の遊技機においては、どの出力ポートに対する処理なのかという情報があれば、どのリール２０ａ〜２０ｃに対する処理なのか判定することなく処理が行なえるのに対し、従来の遊技機においては、ステップＳ１３のように、どのリール２０ａ〜２０ｃに対する処理なのか判定する処理が必要となり、プログラムのコード量等が増加してしまうこととなる。また、下位４ビットに励磁パターンが割り当てられたテーブルデータを用意することで、反転処理等を省くことも可能であるが、この場合、テーブルデータのデータ量が増加してしまうこととなる。 As described above, in this conventional game machine, since the flip-flop corresponding to the second reel 20b and the flip-flop corresponding to the third reel 20c are the same, the main CPU 31 has the same as the flip-flop 33. The data output from the output terminals D0 to D7 needs to include the data for the second reel 20b and the data for the third reel 20c. Therefore, of the output terminals D0 to D7 of the main CPU 31, the terminal from which the signal for controlling the second reel 20b is output and the terminal from which the signal for controlling the third reel 20c is output are different terminals. It ends up. In other words, in the data output from the output terminals D0 to D7 of the main CPU 31 to the flip-flop 33, the data for the second reel 20b and the data for the third reel 20c need to be assigned to different bits. There is. Therefore, as in steps S14 to S17, it is necessary to perform a process of inverting the high-order bit and the low-order bit for calculation, and the amount of code of the program related to the excitation pattern update process increases. Further, in the gaming machine of the present embodiment, if there is information on which output port the processing is for, the processing can be performed without determining which reels 20a to 20c the processing is for, whereas the conventional gaming machine can perform the processing. In step S13, it is necessary to perform a process of determining which reels 20a to 20c the process is for, which increases the amount of code in the program. Further, by preparing the table data in which the excitation pattern is assigned to the lower 4 bits, it is possible to omit the inversion process and the like, but in this case, the data amount of the table data will increase.

これに対し、本実施の形態の遊技機によれば、メインＣＰＵ３１は、３個のリール２０ａ〜２０ｃに対して、同一の端子群Ｄ４〜Ｄ７から制御信号を出力するので、３個のリール２０ａ〜２０ｃに対して同じ励磁パターン更新処理で制御信号を生成して出力することができる。したがって、複数のリールを制御する処理を容易化し、プログラム容量を削減することができる。なお、図７に示す従来の遊技機における励磁パターン更新処理に対し、図５に示す本実施の形態の遊技機における励磁パターン更新処理によれば、プログラムの容量を約半分に抑えることができる。 On the other hand, according to the gaming machine of the present embodiment, the main CPU 31 outputs control signals from the same terminal groups D4 to D7 to the three reels 20a to 20c, so that the three reels 20a A control signal can be generated and output by the same excitation pattern update process for ~ 20c. Therefore, the process of controlling a plurality of reels can be facilitated and the program capacity can be reduced. In addition, according to the excitation pattern update process in the game machine of the present embodiment shown in FIG. 5, the capacity of the program can be suppressed to about half as compared with the excitation pattern update process in the conventional game machine shown in FIG. 7.

また、３個のリール２０ａ〜２０ｃに対して同一の端子群Ｄ４〜Ｄ７から出力される制御信号が、３個のリール２０ａ〜２０ｃそれぞれに対応した３個のフリップフロップ３２〜３４それぞれを介して送られるため、同一の端子群Ｄ４〜Ｄ７から出力される制御信号によって、３個のリール２０ａ〜２０ｃをそれぞれ個別に制御することが可能となる。 Further, control signals output from the same terminal groups D4 to D7 for the three reels 20a to 20c are transmitted via the three flip-flops 32 to 34 corresponding to the three reels 20a to 20c, respectively. Since it is sent, it is possible to individually control the three reels 20a to 20c by the control signals output from the same terminal group D4 to D7.

また、３個のフリップフロップ３２〜３４は、同一のＩＣとなっている。すなわち、回路の種類（例えば、Ｄフリップフロップ、Ｄラッチ等）だけではなく、端子数等も同一の、型番が同一のＩＣとなっている。そして、メインＣＰＵ３１の出力端子Ｄ４〜Ｄ７の各端子は、３個のフリップフロップ３２〜３４の同一の各入力端子Ｄ５〜Ｄ８に対して接続されている。したがって、設計時や組み立て時における配線作業を容易化し、配線ミス等を防止することができる。また、フリップフロップ３２〜３４は、反応速度や駆動力が同一であるため、メインＣＰＵ３１におけるタイミング制御やメイン制御基板３０の設計等が容易化できる。 Further, the three flip-flops 32 to 34 are the same IC. That is, not only the type of circuit (for example, D flip-flop, D latch, etc.) but also the number of terminals and the like are the same, and the model numbers are the same. The output terminals D4 to D7 of the main CPU 31 are connected to the same input terminals D5 to D8 of the three flip-flops 32 to 34. Therefore, the wiring work at the time of designing and assembling can be facilitated, and wiring mistakes and the like can be prevented. Further, since the flip-flops 32 to 34 have the same reaction speed and driving force, timing control in the main CPU 31 and design of the main control board 30 can be facilitated.

なお、メインＣＰＵ３１の出力端子Ｄ０〜Ｄ７から出力されフリップフロップ３２〜３４に送られる信号のうち、リール２０ａ〜２０ｃを制御する信号以外の信号は、リール２０ａ〜２０ｃを制御する信号と異なり、それぞれビット毎にセット／リセットを行い生成すればよく、リール２０ａ〜２０ｃを制御する信号のように複数ビットのデータからなる励磁パターンを合成したりする必要が無いので、プログラム容量を増加させることなく、従来の遊技機から本実施の形態の遊技機のように信号の割り振りを変えることができる。 Of the signals output from the output terminals D0 to D7 of the main CPU 31 and sent to the flip-flops 32 to 34, the signals other than the signals controlling the reels 20a to 20c are different from the signals controlling the reels 20a to 20c, respectively. It may be generated by setting / resetting each bit, and it is not necessary to synthesize an excitation pattern consisting of data of a plurality of bits like a signal for controlling the reels 20a to 20c, so that the program capacity is not increased. The signal allocation can be changed from the conventional gaming machine to the gaming machine of the present embodiment.

なお、スロットマシン１０は、リールを４個以上備えていてもよい。例えば、リール２０ａ〜２０ｃに加え、もう１つリールを備えている場合、メイン制御基板３０がフリップフロップ３２〜３４に加え、もう１つフリップフロップを備えることとし、メインＣＰＵ３１からの制御信号を、追加のフリップフロップを介して追加のリールに送ることとしてもよい。すなわち、４個以上のリールと、リールと同数のＩＣ（フリップフロップ）とを備え、メインＣＰＵ３１からの制御信号が、それぞれのリールに対して、異なるＩＣを介して送信されるようになっていてもよい。なお、この場合の各ＩＣは互いに同一のＩＣであってもよく、異なるＩＣであってもよい。また、後述する第２の実施の形態または第３の実施の形態のスロットマシン１０においても同様に、４個以上のリールと、リールと同数のＩＣとを備え、それぞれのリールに対して、それぞれのＩＣを介してメインＣＰＵ３１からの信号が送信されるようになっていてもよい。 The slot machine 10 may include four or more reels. For example, when another reel is provided in addition to the reels 20a to 20c, the main control board 30 is provided with another flip-flop in addition to the flip-flops 32 to 34, and the control signal from the main CPU 31 is transmitted. It may be sent to an additional reel via an additional flip-flop. That is, it is provided with four or more reels and the same number of ICs (flip-flops) as the reels, and control signals from the main CPU 31 are transmitted to each reel via different ICs. May be good. In this case, the ICs may be the same IC or different ICs. Similarly, the slot machine 10 of the second embodiment or the third embodiment, which will be described later, also includes four or more reels and the same number of ICs as the reels, and for each reel, respectively. The signal from the main CPU 31 may be transmitted via the IC of.

なお、例えば、スロットマシン１０が４個のリールを備える場合に、第１出力ポート（フリップフロップ３２）の入力端子Ｄ１〜Ｄ４に第１リール２０ａへの信号を対応付け、第１出力ポートの入力端子Ｄ５〜Ｄ８に第２リール２０ｂへの信号を対応付け、第２出力ポート（フリップフロップ３３）の入力端子Ｄ１〜Ｄ４に第３リール２０ｃへの信号を対応付け、第２出力ポートの入力端子Ｄ５〜Ｄ８に第４リール（図示せず）への信号を対応付け、第３出力ポート（フリップフロップ３４）の入力端子Ｄ１〜Ｄ８および別のＩＣに外部信号１〜５等を対応付けることも考えられる。 For example, when the slot machine 10 includes four reels, the input terminals D1 to D4 of the first output port (flip flop 32) are associated with the signals to the first reel 20a, and the input of the first output port is input. The signals to the second reel 20b are associated with the terminals D5 to D8, the signals to the third reel 20c are associated with the input terminals D1 to D4 of the second output port (flip flop 33), and the input terminals of the second output port are associated with each other. It is also conceivable to associate signals to the fourth reel (not shown) with D5 to D8, and to associate external signals 1 to 5 and the like with the input terminals D1 to D8 of the third output port (flip flop 34) and another IC. Be done.

（第２の実施の形態）
本実施の形態のスロットマシン１０が、第１の実施の形態のスロットマシン１０と主に異なる点は、フリップフロップおよびメインＣＰＵ３１とフリップフロップとの接続方法なので、以下ではこの点について説明し、第１の実施の形態と同様の構成については、その説明を省略ないし簡略化する。 (Second Embodiment)
The main difference between the slot machine 10 of the present embodiment and the slot machine 10 of the first embodiment is the method of connecting the flip-flop and the main CPU 31 to the flip-flop. The description of the configuration similar to that of the first embodiment will be omitted or simplified.

本実施の形態の遊技機においては、メイン制御基板３０は、図８に示すように、第１の実施の形態におけるフリップフロップ３４に換え、フリップフロップ７０を備えている。また、フリップフロップ７０は、４入力のＤフリップフロップとなっている。すなわち、フリップフロップ７０は、８入力のＤフリップフロップであるフリップフロップ３２，３３と同種のＩＣ（Ｄフリップフロップ）となっている。 In the gaming machine of the present embodiment, as shown in FIG. 8, the main control board 30 includes a flip-flop 70 instead of the flip-flop 34 of the first embodiment. The flip-flop 70 is a 4-input D flip-flop. That is, the flip-flop 70 is an IC (D flip-flop) of the same type as the flip-flops 32 and 33, which are 8-input D flip-flops.

また、フリップフロップ７０は入力端子Ｄ１〜Ｄ４と出力端子Ｑ１〜Ｑ４とを有しており、同じ番号が付された入力端子と出力端子とがそれぞれ対応している。そして、このフリップフロップ７０が、第３出力ポートを構成している。なお、第１出力ポートおよび第２出力ポート（フリップフロップ３２，３３）については、第１の実施の形態と同様である。 Further, the flip-flop 70 has input terminals D1 to D4 and output terminals Q1 to Q4, and the input terminals and output terminals having the same numbers correspond to each other. The flip-flop 70 constitutes a third output port. The first output port and the second output port (flip-flops 32 and 33) are the same as those in the first embodiment.

フリップフロップ７０の入力端子Ｄ１は、メインＣＰＵ３１の出力端子Ｄ４に配線ＭＤ４を介して接続されている。また、フリップフロップ７０の入力端子Ｄ２は、メインＣＰＵ３１の出力端子Ｄ５に配線ＭＤ５を介して接続されている。また、フリップフロップ７０の入力端子Ｄ３は、メインＣＰＵ３１の出力端子Ｄ６に配線ＭＤ６を介して接続されている。また、フリップフロップ７０の入力端子Ｄ４は、メインＣＰＵ３１の出力端子Ｄ７に配線ＭＤ７を介して接続されている。 The input terminal D1 of the flip-flop 70 is connected to the output terminal D4 of the main CPU 31 via the wiring MD4. Further, the input terminal D2 of the flip-flop 70 is connected to the output terminal D5 of the main CPU 31 via the wiring MD5. Further, the input terminal D3 of the flip-flop 70 is connected to the output terminal D6 of the main CPU 31 via the wiring MD6. Further, the input terminal D4 of the flip-flop 70 is connected to the output terminal D7 of the main CPU 31 via the wiring MD7.

また、フリップフロップ７０の出力端子Ｑ１〜Ｑ４は、第３リール２０ｃに接続されている。具体的には、フリップフロップ７０の出力端子Ｑ１は、第３リール２０ｃの第１相のコイルに接続されている。また、フリップフロップ７０の出力端子Ｑ２は、第３リール２０ｃの第２相のコイルに接続されている。フリップフロップ７０の出力端子Ｑ３は、第３リール２０ｃの第３相のコイルに接続されている。フリップフロップ７０の出力端子Ｑ４は、第３リール２０ｃの第４相のコイルに接続されている。
なお、より具体的には、フリップフロップ７０の出力端子Ｑ１〜Ｑ４と第３リール２０ｃの各コイルとは、２０ｃを駆動するための駆動回路を介して接続されている。 Further, the output terminals Q1 to Q4 of the flip-flop 70 are connected to the third reel 20c. Specifically, the output terminal Q1 of the flip-flop 70 is connected to the coil of the first phase of the third reel 20c. Further, the output terminal Q2 of the flip-flop 70 is connected to the second phase coil of the third reel 20c. The output terminal Q3 of the flip-flop 70 is connected to the third phase coil of the third reel 20c. The output terminal Q4 of the flip-flop 70 is connected to the fourth phase coil of the third reel 20c.
More specifically, the output terminals Q1 to Q4 of the flip-flop 70 and the coils of the third reel 20c are connected via a drive circuit for driving the 20c.

また、図９に示すように、フリップフロップ７０の入力端子Ｄ１から出力端子Ｑ１へは「第３回動ステッピングモータ第１相信号」が送られ、入力端子Ｄ２から出力端子Ｑ２へは「第３回動ステッピングモータ第２相信号」が送られ、入力端子Ｄ３から出力端子Ｑ３へは「第３回動ステッピングモータ第３相信号」が送られ、入力端子Ｄ４から出力端子Ｑ４へは「第３回動ステッピングモータ第４相信号」が送られるようになっている。
なお、「停止表示器１信号」、「停止表示器２信号」、「停止表示器３信号」、「ブロッカーソレノイド信号」は、フリップフロップ３２，３３，７０とは別の図示しないＩＣを介して各部に送られている。 Further, as shown in FIG. 9, a "third rotation stepping motor first phase signal" is sent from the input terminal D1 of the flip flop 70 to the output terminal Q1, and a "third third rotation stepping motor first phase signal" is sent from the input terminal D2 to the output terminal Q2. The "rotary stepping motor second phase signal" is sent, the "third rotary stepping motor third phase signal" is sent from the input terminal D3 to the output terminal Q3, and the "third stepping motor third phase signal" is sent from the input terminal D4 to the output terminal Q4. A "rotary stepping motor phase 4 signal" is sent.
The "stop indicator 1 signal", "stop indicator 2 signal", "stop indicator 3 signal", and "blocker solenoid signal" are transmitted via an IC (not shown) separate from the flip-flops 32, 33, and 70. It is sent to each part.

そして、メインＣＰＵ３１の出力端子Ｄ４からは「第１回動ステッピングモータ第１相信号」、「第２回動ステッピングモータ第１相信号」、「第３回動ステッピングモータ第１相信号」が適宜出力され、メインＣＰＵ３１の出力端子Ｄ５からは「第１回動ステッピングモータ第２相信号」、「第２回動ステッピングモータ第２相信号」、「第３回動ステッピングモータ第２相信号」が適宜出力され、メインＣＰＵ３１の出力端子Ｄ６からは「第１回動ステッピングモータ第３相信号」、「第２回動ステッピングモータ第３相信号」、「第３回動ステッピングモータ第３相信号」が適宜出力され、メインＣＰＵ３１の出力端子Ｄ７からは「第１回動ステッピングモータ第４相信号」、「第２回動ステッピングモータ第４相信号」、「第３回動ステッピングモータ第４相信号」が適宜出力されるようになっている。 Then, from the output terminal D4 of the main CPU 31, "first rotation stepping motor first phase signal", "second rotation stepping motor first phase signal", and "third rotation stepping motor first phase signal" are appropriately used. Output is output, and "first rotation stepping motor second phase signal", "second rotation stepping motor second phase signal", and "third rotation stepping motor second phase signal" are output from the output terminal D5 of the main CPU 31. Appropriately output, from the output terminal D6 of the main CPU 31, "first rotation stepping motor third phase signal", "second rotation stepping motor third phase signal", "third rotation stepping motor third phase signal" Is appropriately output, and from the output terminal D7 of the main CPU 31, "1st rotation stepping motor 4th phase signal", "2nd rotation stepping motor 4th phase signal", "3rd rotation stepping motor 4th phase signal" "Is output as appropriate.

本実施の形態の遊技機によれば、第１の実施の形態の遊技機と同様に、メインＣＰＵ３１は、３個のリール２０ａ〜２０ｃに対して同じ励磁パターン更新処理で制御信号を生成して出力することができる。したがって、複数のリールを制御する処理を容易化し、プログラム容量を削減することができる。 According to the game machine of the present embodiment, similarly to the game machine of the first embodiment, the main CPU 31 generates a control signal for the three reels 20a to 20c by the same excitation pattern update process. Can be output. Therefore, the process of controlling a plurality of reels can be facilitated and the program capacity can be reduced.

（第３の実施の形態）
本実施の形態のスロットマシン１０が、第１の実施の形態のスロットマシン１０と主に異なる点は、メインＣＰＵ３１とフリップフロップとの接続方法なので、以下ではこの点について説明し、第１の実施の形態と同様の構成については、その説明を省略ないし簡略化する。 (Third Embodiment)
The main difference between the slot machine 10 of the present embodiment and the slot machine 10 of the first embodiment is the connection method between the main CPU 31 and the flip-flop. Therefore, this point will be described below, and the first embodiment will be described below. The description of the configuration similar to that of the above will be omitted or simplified.

本実施の形態の遊技機においては、メイン制御基板３０は、図１０に示すように、第１の実施の形態の遊技機と同様に、メインＣＰＵ３１と、３個の同一のフリップフロップ（ＩＣ）３２，３３，８０とを備えている。また、フリップフロップ８０は入力端子Ｄ１〜Ｄ８と出力端子Ｑ１〜Ｑ８とを有しており、同じ番号が付された入力端子と出力端子とがそれぞれ対応している。そして、このフリップフロップ８０が、第３出力ポートを構成している。 In the gaming machine of the present embodiment, as shown in FIG. 10, the main control board 30 has the main CPU 31 and three identical flip-flops (ICs) as in the gaming machine of the first embodiment. It has 32, 33, and 80. Further, the flip-flop 80 has input terminals D1 to D8 and output terminals Q1 to Q8, and the input terminals and output terminals having the same numbers correspond to each other. The flip-flop 80 constitutes a third output port.

フリップフロップ８０の入力端子Ｄ１は、メインＣＰＵ３１の出力端子Ｄ４に配線ＭＤ４を介して接続されている。また、フリップフロップ８０の入力端子Ｄ２は、メインＣＰＵ３１の出力端子Ｄ５に配線ＭＤ５を介して接続されている。また、フリップフロップ８０の入力端子Ｄ３は、メインＣＰＵ３１の出力端子Ｄ６に配線ＭＤ６を介して接続されている。また、フリップフロップ８０の入力端子Ｄ４は、メインＣＰＵ３１の出力端子Ｄ７に配線ＭＤ７を介して接続されている。また、フリップフロップ８０の入力端子Ｄ５〜Ｄ７は、メイン制御基板３０のグランド（ＧＮＤ）に接続されている。 The input terminal D1 of the flip-flop 80 is connected to the output terminal D4 of the main CPU 31 via the wiring MD4. Further, the input terminal D2 of the flip-flop 80 is connected to the output terminal D5 of the main CPU 31 via the wiring MD5. Further, the input terminal D3 of the flip-flop 80 is connected to the output terminal D6 of the main CPU 31 via the wiring MD6. Further, the input terminal D4 of the flip-flop 80 is connected to the output terminal D7 of the main CPU 31 via the wiring MD7. Further, the input terminals D5 to D7 of the flip-flop 80 are connected to the ground (GND) of the main control board 30.

また、フリップフロップ８０の出力端子Ｑ１〜Ｑ４は、第３リール２０ｃに接続されている。具体的には、フリップフロップ８０の出力端子Ｑ１は、第３リール２０ｃの第１相のコイルに接続されている。また、フリップフロップ８０の出力端子Ｑ２は、第３リール２０ｃの第２相のコイルに接続されている。フリップフロップ８０の出力端子Ｑ３は、第３リール２０ｃの第３相のコイルに接続されている。フリップフロップ８０の出力端子Ｑ４は、第３リール２０ｃの第４相のコイルに接続されている。また、フリップフロップ８０の出力端子Ｑ５〜Ｑ８は、どこにも接続されておらず、開放状態（ＮＣ：ＮｏｎＣｏｎｎｅｃｔｉｏｎ）となっている。
なお、より具体的には、フリップフロップ８０の出力端子Ｑ１〜Ｑ４と第３リール２０ｃの各コイルとは、第３リール２０ｃを駆動するための駆動回路を介して接続されている。 Further, the output terminals Q1 to Q4 of the flip-flop 80 are connected to the third reel 20c. Specifically, the output terminal Q1 of the flip-flop 80 is connected to the coil of the first phase of the third reel 20c. Further, the output terminal Q2 of the flip-flop 80 is connected to the second phase coil of the third reel 20c. The output terminal Q3 of the flip-flop 80 is connected to the third phase coil of the third reel 20c. The output terminal Q4 of the flip-flop 80 is connected to the fourth phase coil of the third reel 20c. Further, the output terminals Q5 to Q8 of the flip-flop 80 are not connected anywhere and are in an open state (NC: Non Connection).
More specifically, the output terminals Q1 to Q4 of the flip-flop 80 and the coils of the third reel 20c are connected via a drive circuit for driving the third reel 20c.

また、図１１に示すように、フリップフロップ８０の入力端子Ｄ１から出力端子Ｑ１へは「第３回動ステッピングモータ第１相信号」が送られ、入力端子Ｄ２から出力端子Ｑ２へは「第３回動ステッピングモータ第２相信号」が送られ、入力端子Ｄ３から出力端子Ｑ３へは「第３回動ステッピングモータ第３相信号」が送られ、入力端子Ｄ４から出力端子Ｑ４へは「第３回動ステッピングモータ第４相信号」が送られるようになっている。
なお、「停止表示器１信号」、「停止表示器２信号」、「停止表示器３信号」、「ブロッカーソレノイド信号」は、フリップフロップ３２，３３，８０とは別のＩＣを介して各部に送られている。しかし、フリップフロップ８０の入力端子Ｄ５〜Ｄ７とメインＣＰＵ３１の出力端子Ｄ０〜Ｄ３とを接続し、フリップフロップ８０を介して送信することとしてもよい。また、フリップフロップ８０の入力端子Ｄ５〜Ｄ７には、メインＣＰＵ３１以外の回路からの信号が入力され、この信号がフリップフロップ８０を介して所定の回路等へ送られるようになっていてもよい。 Further, as shown in FIG. 11, a "third rotation stepping motor first phase signal" is sent from the input terminal D1 of the flip flop 80 to the output terminal Q1, and a "third third rotation stepping motor first phase signal" is sent from the input terminal D2 to the output terminal Q2. The "rotary stepping motor second phase signal" is sent, the "third rotary stepping motor third phase signal" is sent from the input terminal D3 to the output terminal Q3, and the "third stepping motor third phase signal" is sent from the input terminal D4 to the output terminal Q4. A "rotary stepping motor phase 4 signal" is sent.
The "stop indicator 1 signal", "stop indicator 2 signal", "stop indicator 3 signal", and "blocker solenoid signal" are sent to each part via an IC different from the flip-flops 32, 33, 80. Has been sent. However, the input terminals D5 to D7 of the flip-flop 80 and the output terminals D0 to D3 of the main CPU 31 may be connected and transmitted via the flip-flop 80. Further, signals from circuits other than the main CPU 31 may be input to the input terminals D5 to D7 of the flip-flop 80, and this signal may be sent to a predetermined circuit or the like via the flip-flop 80.

本実施の形態の遊技機によれば、第１、第２の実施の形態の遊技機と同様に、メインＣＰＵ３１は、３個のリール２０ａ〜２０ｃに対して同じ励磁パターン更新処理で制御信号を生成して出力することができる。したがって、複数のリールを制御する処理を容易化し、プログラム容量を削減することができる。 According to the game machine of the present embodiment, similarly to the game machines of the first and second embodiments, the main CPU 31 sends a control signal to the three reels 20a to 20c by the same excitation pattern update process. It can be generated and output. Therefore, the process of controlling a plurality of reels can be facilitated and the program capacity can be reduced.

Ｄ４〜Ｄ７出力端子（端子群）
２０ａ〜２０ｃリール
３１メインＣＰＵ（制御回路）
３２〜３４フリップフロップ（ＩＣ） D4 to D7 output terminals (terminal group)
20a to 20c Reel 31 Main CPU (control circuit)
32-34 flip-flops (IC)

Claims

M reels (M is an integer of 3 or more) in which multiple types of symbols are arranged on the outer peripheral surface, and
A control circuit that outputs a control signal for controlling the reels as a plurality of bit signals from the same terminal group for the M reels, and a control circuit.
The M ICs to which the plurality of bit signals are input are provided.
Each IC has a plurality of input terminals into which signals are input, and a plurality of output terminals provided corresponding to the respective input terminals.
The control circuit can transmit the control signal to each of the M reels via each of the M ICs .
Each IC has a number of input terminals and output terminals capable of transmitting the control signals for two reels .

Equipped with a terminal board that transmits signals to the outside
The gaming machine according to claim 1, wherein the control circuit sends a plurality of signals to be transmitted to the terminal plate via at least two or more of the M ICs.