JP6926131B2

JP6926131B2 - ゲート抵抗調整装置、電源装置、ゲート抵抗設計装置及びゲート抵抗設計方法

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Inventors: 和人高尾; 林　祐輔; 林　　祐輔
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Filing date: 2019-01-04
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Description

本発明の実施形態は、ゲート抵抗調整装置、電源装置、ゲート抵抗設計装置及びゲート抵抗設計方法に関する。

パワーＭＯＳＦＥＴに代表されるパワー半導体素子は、大電流をスイッチングすることから、パワー半導体素子のゲート電圧にノイズによるサージ電圧が重畳されると、パワー半導体素子が壊れるおそれがある。また、サージ電圧はノイズの発生源にもなるため、できるだけ抑制する必要がある。

このため、パワー半導体素子のゲートに接続されるゲート抵抗を調整して、サージ電圧を抑制する対策が行われる。ゲート抵抗を大きくするほど、パワー半導体素子のターンオン時間とターンオフ時間が長くなり、スイッチング損失が増大する。一方、ゲート抵抗を小さくするほど、ターンオン時間とターンオフ時間は短くなるが、サージ電圧による影響を受けやすくなる。

このように、サージ電圧とスイッチング損失はトレードオフの関係にある。現状は、パワー半導体素子のゲートやドレインの電圧や電流波形をモニタしながら、試行錯誤でゲート抵抗を調整するのが一般的である。ゲート抵抗を最適化するための理論的な手法は確立されていないため、回路設計者の経験と勘に委ねられている。このため、ゲート抵抗の調整に多大な時間がかかっているのが実情である。

特開２００１−１６９４０７号公報特開平１１−６９７７９号公報

本発明の一態様は、ゲート抵抗を簡易に調整できるゲート抵抗調整装置、電源装置、ゲート抵抗設計装置及びゲート抵抗設計方法を提供するものである。

本実施形態によれば、スイッチング素子のターンオン時及びターンオフ時の少なくとも一方におけるドレイン電圧又はコレクタ電圧と、ドレイン電流又はコレクタ電流と、の波形を入力する波形入力部と、
前記波形入力部で入力された前記波形に基づいて、前記スイッチング素子のターンオン及びターンオフの少なくとも一方に要する時間と、前記スイッチング素子の定常時のドレイン電流又はコレクタ電流と、を抽出する抽出部と、
前記抽出部で抽出された前記時間と前記定常時のドレイン電流又はコレクタ電流とに基づいて、前記スイッチング素子のゲート抵抗を算出する算出部と、
前記算出部で算出されたゲート抵抗を前記スイッチング素子に設定する設定部と、を備えるゲート抵抗調整装置が提供される。

第１の実施形態によるゲート抵抗調整装置の概略構成を示すブロック図。波形入力部の一例を示す図。パワーＭＯＳＦＥＴの等価回路図を含んだ電力変換器の等価回路図。パワーＭＯＳＦＥＴのターンオン時のゲート電圧、ドレイン電流、及びドレイン電圧の各波形図。パワーＭＯＳＦＥＴのターンオフ時のゲート電圧、ドレイン電流、及びドレイン電圧の各波形図。（ａ）はＩＧＢＴの断面図、（ｂ）はＩＧＢＴの等価回路図。ＩＧＢＴのターンオン時とターンオフ時のゲート電圧、コレクタ電圧、及びコレクタ電流の波形図。第２の実施形態によるゲート抵抗調整装置の概略構成を示すブロック図。第３の実施形態によるゲート抵抗調整装置の概略構成を示すブロック図。

以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、ゲート抵抗調整装置、電源装置、ゲート抵抗設計装置内の特徴的な構成および動作を主に説明するが、ゲート抵抗調整装置、電源装置、ゲート抵抗設計装置には以下の説明で省略した構成および動作が存在しうる。

（第１の実施形態）
図１は第１の実施形態によるゲート抵抗調整装置１の概略構成を示すブロック図である。図１のゲート抵抗調整装置１は、パワーＭＯＳＦＥＴやＩＧＢＴなどのパワー半導体素子のゲート抵抗を調整する機能を備えている。以下では、パワー半導体素子を総称してスイッチング素子２と呼ぶ。ゲート抵抗調整装置１はスイッチング素子２に接続して用いられる。スイッチング素子２は、例えば電源装置３の内部に設けられる。よって、ゲート抵抗調整装置１も、電源装置３に内蔵することができる。あるいは、ゲート抵抗調整装置１は、電源装置３とは別個に設けてもよい。

図１のゲート抵抗調整装置１は、波形入力部４と、抽出部５と、算出部６と、設定部７とを備えている。このうち、波形入力部４と、抽出部５と、算出部６は、ゲート抵抗設計装置８を兼ねている。

波形入力部４は、スイッチング素子２のターンオン時及びターンオフ時の少なくとも一方におけるドレイン電圧又はコレクタ電圧と、ドレイン電流又はコレクタ電流と、の波形を入力する。

図２は波形入力部４の一例を示す図である。回路設計者等のユーザは、自身のスマートフォンやＰＣ等の種々の入力機器４ａにてドレイン電圧やドレイン電流等の波形を入力する。入力する波形は手書きでもよいし、ユーザが手書きで入力した波形を自動的に近似的な直線又は曲線波形に変換してもよい。あるいは、いくかの波形の候補を表示させて、その中からいずれかの波形をユーザに選択させてもよい。ユーザが入力する波形がいいかげんだと、ゲート抵抗ＲGを適切に設定できないため、ターンオン時やターンオフ時の所望のドレイン電圧やドレイン電流の波形についての知識がある者が波形を入力する必要がある。

ユーザがドレイン電圧やドレイン電流の波形を入力するツールを予め用意し、このツールを用いてユーザは波形を入力してもよい。例えば、ユーザが所持するスマートフォン等のアプリケーションソフトウェア（以下、アプリ）で波形を入力してもよい。この場合、このアプリを起動すると、横軸が時間で、縦軸が電圧か電流の二次元座標を表示させ、この二次元座標を用いて、予め用意したペンツールでユーザは波形を入力してもよい。

図１の抽出部５は、波形入力部４で入力された波形に基づいて、スイッチング素子２のターンオン及びターンオフの少なくとも一方に要する時間と、スイッチング素子２の定常時のドレイン電流又はコレクタ電流と、を抽出する。抽出部５が抽出する具体的な情報は、上述した時間とドレイン電流（又はコレクタ電流）だけに限定されない。例えば、直流バイアス電圧、ドレイン電圧又はコレクタ電圧や定常時のゲート電圧、ゲート電流等を抽出してもよい。抽出部５が抽出する情報は、後述するように、算出部６が使用するモデル式のパラメータに依存する。

算出部６は、抽出部５で抽出された時間と定常時のドレイン電流又はコレクタ電流とに基づいて、スイッチング素子２のゲート抵抗ＲGを算出する。算出部６は、抽出部５で抽出された時間と定常時のドレイン電流又はコレクタ電流とに加えて、スイッチング素子２の電気的特性に関する情報に基づいて、スイッチング素子２のゲート抵抗ＲGを算出してもよい。ここで、電気的特性に関する情報は、スイッチング素子２の閾値電圧Ｖthと相互コンダクタンスｇmとゲート−ソース間容量とゲート−ドレイン間容量とを含んでいてもよい。

より具体的には、算出部６は、スイッチング素子２のターンオン時のゲート抵抗ＲGと、ターンオフ時のゲート抵抗ＲGとをそれぞれ異なるモデル式に基づいて計算してもよい。モデル式は、スイッチング素子２の等価回路に基づいて算出されたものでもよい。また、モデル式は、スイッチング素子２のターンオン時及びターンオフ時における実験波形にフィッティングさせて生成されたものでもよい。

算出部６は、スイッチング素子２のターンオン時の第１期間には、ドレイン電流又はコレクタ電流の時間変化に基づく第１モデル式に基づいてゲート抵抗ＲGを算出し、ターンオン時の第１期間に続く第２期間には、ドレイン電圧又はコレクタ電圧の時間変化に基づく第２モデル式に基づいてゲート抵抗ＲGを算出してもよい。また、算出部６は、スイッチング素子２のターンオフ時の第３期間には、ドレイン電流又はコレクタ電流の時間変化に基づく第３モデル式に基づいてゲート抵抗ＲGを算出し、ターンオフ時の第３期間に続く第４期間には、ドレイン電圧又はコレクタ電圧の時間変化に基づく第４モデル式に基づいてゲート抵抗ＲGを算出してもよい。

設定部７は、算出部６で算出されたゲート抵抗ＲGをスイッチング素子２に設定する。上述したように、算出部６がスイッチング素子２のターンオン時に第１期間と第２期間に分けてそれぞれ異なるゲート抵抗ＲGを算出した場合、設定部７は、第１期間と第２期間では、ゲート抵抗ＲGを切り替えて設定する。同様に、算出部６がスイッチング素子２のターンオフ時に第３期間と第４期間に分けてそれぞれ異なるゲート抵抗ＲGを算出した場合、設定部７は、第３期間と第４期間では、ゲート抵抗ＲGを切り替えて設定する。

図１のゲート抵抗調整装置１は、記憶部９を備えていてもよい。記憶部９は、算出部６で算出されたゲート抵抗ＲGを記憶する。設定部７は、記憶部９に記憶されたゲート抵抗ＲGを読み出してスイッチング素子２に設定する。

次に、第１の実施形態によるゲート抵抗調整装置１の動作を説明する。図３はパワーＭＯＳＦＥＴの等価回路図を含んだ電力変換器の等価回路図である。図示のように、パワーＭＯＳＦＥＴは、等価的には、ゲート抵抗ＲGと、ゲート−ドレイン間容量ＣGDと、ゲート−ソース間容量ＣGSと、ドレインと電源電圧ノードＶDCとの間に接続される配線の寄生インダクタンスＬSとを備えている。なお、パワーＭＯＳＦＥＴの等価回路は図３に示した以外にも考えられ、等価回路を構成する構成部品も変わり得る。

図４はパワーＭＯＳＦＥＴのターンオン時のゲート電圧、ドレイン電流、及びドレイン電圧の各波形図である。図４の期間ｔ１は、ゲート電圧が上昇し始める期間である。この期間内にゲートがパワーＭＯＳＦＥＴの閾値電圧を超える。続いて、期間ｔ２は、ドレイン電流が増え始める期間である。期間ｔ１〜ｔ２では、ドレイン電圧は高いままである。期間ｔ３は、ドレイン電圧が低下し始める期間である。この期間内にドレイン電流はピーク値に到達し、その後、減少する。パワーＭＯＳＦＥＴのターンオン期間は、期間ｔ２とｔ３である。期間ｔ３を過ぎると、ドレイン電流は定常的な電流ＩLになり、ドレイン電圧は定常的な電圧Ｖonになる。また、ゲート電圧はしばらく遅れて定常的な電圧ＶGAになる。

ユーザは、波形入力部４を介して、図４のドレイン電圧やドレイン電流等の波形を入力する。本実施形態によるゲート抵抗調整装置１とゲート抵抗設計装置８は、図４のような波形が入力されたときに、ゲート抵抗ＲGを自動的に調整できるようにしたものである。
算出部６は、モデル式を用いて、ゲート抵抗ＲGを算出する。以下、モデル式の生成方法について説明する。

図４の期間ｔ１におけるゲート電圧ＶGSは、以下の（１）式で求められる。ｔは時間、ＶGAはスイッチング素子がオン時の定常状態でのゲート電圧、ＣGSはゲート−ソース間容量、ＣGDはゲート−ドレイン間容量である。

（１）式でｔ＝ｔ１とおいて、式を変形すると、以下の（２）式が得られる。

図４の期間ｔ２におけるドレイン電流は、以下の（３）式で求められる。ｇmはパワーＭＯＳＦＥＴの相互コンダクタンス、ＶthはパワーＭＯＳＦＥＴの閾値電圧である。

（３）式でｔ＝ｔ２とおいて、式を変形すると、以下の（４）式が得られる。

（４）式を変形すると、ゲート抵抗ＲGは、以下の（５）式で表される。

この（５）式がパワーＭＯＳＦＥＴのターンオン時の期間ｔ２におけるモデル式である。（５）式の右辺からわかるように、（５）式のゲート抵抗ＲGを算出するには、ゲート−ソース間容量ＣGS、ゲート−ドレイン間容量ＣGD、相互コンダクタンスｇm、定常時のゲート電圧ＶGA、パワーＭＯＳＦＥＴの閾値電圧Ｖth、定常時のドレイン電流ＩL、期間ｔ２の長さが必要となる。

図４の期間ｔ３におけるゲート電圧は、以下の（６）式で表される。ＩLは定常時のドレイン電流である。

図４の期間ｔ３におけるゲート電流は、以下の（７）式で表される。

期間ｔ３では、ＶGS＝ＶGPなので、（７）式は以下の（８）式に変形できる。

（８）式の両辺を時間ｔで積分すると、以下の（９）式が得られる。

（９）式でｔ＝ｔ３とおいて、式を変形すると、以下の（１０）式が得られる。

（１０）式を変形すると、ゲート抵抗ＲGは、以下の（１１）式で表される。

この（１１）式がパワーＭＯＳＦＥＴのターンオン時の期間ｔ３におけるモデル式である。（１１）式の右辺からわかるように、（１１）式のゲート抵抗ＲGを算出するには、パワーＭＯＳＦＥＴのターンオン時のに印加される直流バイアス電圧ＶDC、オン時の定常時のドレイン電圧Ｖon、ゲート−ドレイン間容量ＣGD、定常時のゲート電圧ＶGA、パワーＭＯＳＦＥＴの閾値電圧Ｖth、相互コンダクタンスｇm、定常時のドレイン電流ＩL、期間ｔ２３の長さが必要となる。これらのパラメータの少なくとも一部は、ユーザが波形入力部４で入力した波形から、抽出部５が抽出する。また、抽出部５は、使用するパワーＭＯＳＦＥＴの電気特性に基づいて、一部のパラメータ（ｇmやＶthなど）を抽出してもよい。

図５はパワーＭＯＳＦＥＴのターンオフ時のゲート電圧、ドレイン電流、及びドレイン電圧の各波形図である。図４の期間ｔ４は、ゲート電圧が低下し始める期間である。期間ｔ５はドレイン電圧が上昇し始める期間である。期間ｔ４〜ｔ５では、定常状態のドレイン電流ＩLが流れる。期間ｔ６は、ドレイン電流が低下し始める期間である。この期間内に、ゲート電圧は閾値電圧を下回る。また、ドレイン電圧は期間ｔ６内にピーク値になり、その後減少し始める。期間ｔ６が過ぎると、ドレイン電圧は定常状態の電圧ＶDCになる。

図５の期間ｔ４におけるゲート電圧は、以下の（１２）式で求められる。

（１２）式でｔ＝ｔ４とおいて式を変形すると、以下の（１３）式が得られる。

図５の期間ｔ５のゲート電圧は、以下の（１４）式で求められる。

図５の期間ｔ５のゲート電流は、以下の（１５）式で求められる。

ここで、以下の（１６）式が成り立つ。

（１６）式のＩGに（１５）式を代入して、（１６）式の両辺を時刻ｔで積分すると、以下の（１７）式が成り立つ。

（１７）式でｔ＝ｔ５とおいて式を変形すると、以下の（１８）式が得られる。

（１８）式を変形すると、ゲート抵抗ＲGは、以下の（１９）式で表される。

この（１９）式がパワーＭＯＳＦＥＴのターンオフ時の期間ｔ５におけるモデル式である。（１９）式の右辺からわかるように、（１９）式のゲート抵抗ＲGを算出するには、ゲート−ドレイン間容量ＣGD、直流バイアス電圧ＶDC、定常時のドレイン電圧Ｖon、パワーＭＯＳＦＥＴの閾値電圧Ｖth、相互コンダクタンスｇm、定常時のドレイン電流ＩL、期間ｔ５の長さが必要となる。

図５の期間ｔ６のゲート電圧は、以下の（２０）式で求められる。

図５の期間ｔ６のドレイン電流は、以下の（２１）式で求められる。

（２１）式でｔ＝ｔ６とおいて式を変形すると、以下の（２２）式が得られる。

（２２）式を変形すると、ゲート抵抗ＲGは、以下の（２３）式で表される。

この（２３）式がパワーＭＯＳＦＥＴのターンオフ時の期間ｔ６におけるモデル式である。（２３）式の右辺からわかるように、（２３）式のゲート抵抗ＲGを算出するには、ゲート−ソース間容量ＣGS、ゲート−ドレイン間容量ＣGD、相互コンダクタンスｇm、パワーＭＯＳＦＥＴの閾値電圧Ｖth、定常時のドレイン電流ＩL、期間ｔ６の長さが必要となる。

このように、上述した例では、パワーＭＯＳＦＥＴのターンオン時には、期間ｔ２とｔ３で、ゲート抵抗ＲGのモデル式は異なったものになり、ターンオフ時には、期間ｔ５とｔ６で、ゲート抵抗ＲGのモデル式は異なったものになる。このため、設定部７は、ターンオン時には、期間ｔ２とｔ３とで、ゲート抵抗ＲGを切り替え、ターンオフ時には、期間ｔ５とｔ６とで、ゲート抵抗ＲGを切り替える。

本実施形態によるゲート抵抗調整装置１は、スイッチング素子２がＩＧＢＴ２０の場合にも適用可能である。図６（ａ）はＩＧＢＴ２０の断面図、図６（ｂ）はＩＧＢＴ２０の等価回路図である。図６（ａ）に示すように、ＩＧＢＴ２０は、ゲートと、エミッタと、コレクタとを備えており、ゲートとコレクタとの間には、空乏層領域（depletion region)２０ａと、Ｎ-ドリフト領域２０ｂとが設けられている。また、図６（ｂ）に示すように、ＩＧＢＴ２０は、等価的には、ゲート−エミッタ間容量Ｃgeと、ゲート−コレクタ間容量Ｃgcと、ゲート−エミッタ間容量Ｃceと、拡散容量ＣDと、チャネル抵抗Ｒchと、伝導度変調されたドリフト抵抗ＲMDとを備えている。

図７はＩＧＢＴ２０のターンオン時とターンオフ時のゲート電圧、コレクタ電圧、及びコレクタ電流の波形図である。図７の期間ｔ１〜ｔ３がターンオン期間、期間ｔ４〜ｔ６がターンオフ期間である。

ターンオン時のゲート抵抗ＲGは、期間ｔ２では以下の（２４）式にて表され、期間ｔ３では（２５）式にて表される。

（２５）式のＣGCは、以下の（２６）式で表される。ただし、εは半導体の誘電率、ＡGDはゲート−ドレイン電極間の断面積、ｑは素電荷、ＮBはドリフト層中のキャリア密度である。

また、ターンオフ時のゲート抵抗ＲGは、期間ｔ４では以下の（２７）式にて表される。

上述したゲート抵抗ＲGの式の右辺側の各パラメータの値は、波形入力部４でユーザが入力した波形に基づいて、抽出部５が抽出する。算出部６は、抽出部５が抽出した各パラメータの値を用いて、上述したゲート抵抗ＲGの式に代入してゲート抵抗ＲGを算出する。算出部６が算出したゲート抵抗ＲGは、必要に応じて記憶部９に記憶される。記憶部９に記憶する際には、ユーザが入力した波形情報と対応づけてゲート抵抗ＲGの値を記憶するのが望ましい。これにより、その後にユーザが類似の波形を入力したときに、算出部６で再計算を行うことなく、記憶部９から対応するゲート抵抗ＲGを読み出して設定することができる。

上述した説明では、スイッチング素子２の等価回路に基づいて、ゲート抵抗ＲGを算出するためのモデル式を生成し、生成したモデル式に、ユーザが入力した波形のパラメータ値を代入してゲート抵抗ＲGを算出する例を説明した。

ゲート抵抗ＲGを算出するためのモデル式は、上述したようにスイッチング素子２の等価回路に基づいて生成する以外に、ユーザが入力した波形の形状にフィッティングさせるモデル式を生成する手法も考えられる。例えば、ユーザが入力した波形にフィッティングさせるモデル式は、例えば以下の（２８）式〜（３１）式で表される。

（２８）式はパワーＭＯＳＦＥＴのターンオン時の期間ｔ２のモデル式、（２９）式はターンオフ時の期間ｔ３のモデル式、（３０）式はターンオフ時の期間ｔ５のモデル式、（３１）式はターンオフ時の期間ｔ６のモデル式である。各式の右辺のＣ、Ｄ、Ｅ、Ｆ、Ｋ、Ｌはフィッティングパラメータである。これらフィッティングパラメータは、ユーザが入力した波形にフィッティングするように設定される。

本実施形態によるゲート抵抗調整装置１を用いたゲート抵抗ＲGの調整は、スイッチング素子２を電源装置３に実装した後に行うこともできるし、スイッチング素子２を電源装置３に実装する前の設計段階で行うこともできる。スイッチング素子２を電源装置３に実装した後にゲート抵抗ＲGを調整する場合、例えば、電源装置３の筐体の中にゲート抵抗調整装置１内のすべての構成部品を実装してもよいし、ゲート抵抗調整装置１内の一部の構成部品、例えば波形入力部４は、電源装置３の筐体とは別個の場所に設けてもよい。具体的には、ゲート抵抗調整装置１内の波形入力部４は、ユーザが所持するスマートフォンのアプリであってもよい。この場合、アプリを起動してユーザが入力した波形を電源装置３内のゲート抵抗調整装置１に伝送する無線通信機能を電源装置３に設ける必要がある。

一方、スイッチング素子２を電源装置３に実装する前の設計段階でゲート抵抗ＲGの調整を行う場合は、本実施形態によるゲート抵抗調整装置１をゲート抵抗設計装置８として用いることができる。この場合、ゲート抵抗設計装置８の必須の構成部品は、波形入力部４と、抽出部５と、算出部６である。算出部６で算出されたゲート抵抗ＲGは、必要に応じて記憶部９に記憶され、所望のタイミングで、自動又は手動で設定すればよい。

このように、第１の実施形態では、ユーザがスイッチング素子２のゲート抵抗ＲGを調整するにあたって、ドレイン電圧又はコレクタ電圧と、ドレイン電流又はコレクタ電流の波形を入力するため、入力された波形からゲート抵抗ＲGの調整に必要なパラメータの値を抽出部５で抽出して、抽出されたパラメータの値をモデル式に代入して算出部６でゲート抵抗ＲGを算出する。これにより、面倒なゲート抵抗ＲGの調整を簡易に行うことができる。特に、ユーザがドレイン電圧等の波形を入力するだけで、最適なゲート抵抗ＲGに設定できるため、ユーザはゲート抵抗ＲGの調整を試行錯誤して何度も行わなくて済み、ユーザの手間が省ける。

（第２の実施形態）
第２の実施形態は、ユーザが入力した波形のマッチングを行ってゲート抵抗ＲGを設定するものである。

図８は第２の実施形態によるゲート抵抗調整装置１の概略構成を示すブロック図である。図８のゲート抵抗調整装置１は、波形入力部４と、記憶部９と、検索部１０と、設定部７とを備えている。このうち、波形入力部４と、記憶部９と、検索部１０は、ゲート抵抗設計装置８を兼ねている。

波形入力部４は、図１の波形入力部４と同様である。記憶部９は、複数の波形と、各波形に対応するゲート抵抗ＲGとを対応づけて記憶する。記憶部９は、波形入力部４で入力された、スイッチング素子２のターンオン時及びターンオフ時の少なくとも一方におけるドレイン電圧又はコレクタ電圧と、ドレイン電流又はコレクタ電流と、の波形を記憶している。波形入力部４で入力された波形以外に、不図示のシミュレーション装置やユーザによる実験結果にて得られた波形と、対応するゲート抵抗ＲGとを対応づけて記憶してもよい。

ユーザが波形入力部４にて、例えばドレイン電圧とドレイン電流の波形を入力すると、検索部１０は、入力された波形に近似する波形を記憶部９から検索する。そして、近似する波形が検索された場合には、設定部７は、その波形に対応するゲート抵抗ＲGを記憶部９から読み出して設定する。

検索部１０が波形を検索する手法として複数通りが考えられる。例えば、記憶部９に、波形の形状を表す画像情報を予め記憶しておき、ユーザが入力した波形の形状と記憶部９に記憶された波形の画像情報とのマッチング処理を行い、最もマッチングしている波形に対応するゲート抵抗ＲGを読み出してもよい。

あるいは、記憶部９に、波形を特徴づけるパラメータ値、例えば、上述したゲート抵抗ＲGを算出するモデル式のパラメータ値を記憶しておき、ユーザが入力した波形からパラメータ値を抽出して、パラメータ値同士を比較して、最も一致度の高いパラメータ値に対応するゲート抵抗ＲGを読み出す手法を採用してもよい。

このように、第２の実施形態では、過去に設定又は算出した波形とゲート抵抗ＲGとの対応関係を利用して、ユーザが新たに入力した波形に最も適合するゲート抵抗ＲGを検索して設定するため、ユーザが波形を入力するたびにゲート抵抗ＲGを計算する必要がなくなり、ゲート抵抗ＲGの調整を行いやすくなる。

（第３の実施形態）
第３の実施形態は、ノイズシミュレーションの結果に基づいてゲート抵抗ＲGの自動調整を行うものである。

図９は第３の実施形態によるゲート抵抗調整装置１の概略構成を示すブロック図である。図９のゲート抵抗調整装置１は、ノイズシミュレーション部２１と、目標波形選定部２２と、抽出部５と、算出部６と、設定部７とを備えている。

ノイズシミュレーション部２１は、スイッチング素子２及びその周辺回路内のノイズ、すなわち、スイッチング素子２を備えた電源装置３内のノイズ、主にはサージ電圧、サージ電流、電流振動の振幅の大きさをシミュレーションする。一般には、サージ電圧、サージ電流、電流振動の振幅を抑制するにはゲート抵抗ＲGを大きくすればよいが、ゲート抵抗ＲGを大きくするほど、スイッチング素子２のターンオン時間とターンオフ時間が長くなってスイッチング損失が増大する。このように、サージ電圧等のノイズは、ゲート抵抗ＲGを調整する上で、重要な要素となる。

目標波形選定部２２は、ノイズシミュレーション部２１でのシミュレーション結果に基づいて、ドレイン電圧又はコレクタ電圧と、ドレイン電流又はコレクタ電流との少なくとも一方の目標とする波形を選定する。ここでは、スイッチング素子２が破壊しないように、かつスイッチング損失が許容範囲内に抑制できるように、波形を選定する。波形の選定にあたって、過去に設定したノイズと波形との対応関係をテーブル化して保持し、このテーブルを参照して波形を選定してもよい。

抽出部５、算出部６及び設定部７の処理は、第１の実施形態と同様である。例えば、抽出部５は、目標波形選定部２２が選定した波形から、ゲート抵抗ＲGの調整に必要な情報、例えばスイッチング素子２のターンオン及びターンオフの少なくとも一方に要する時間と、前記スイッチング素子２の定常時のドレイン電流又はコレクタ電流等を抽出する。算出部６は、上述したモデル式に基づいて、ゲート抵抗ＲGを算出する。

このように、第３の実施形態では、ノイズシミュレーションの結果に基づいて、ドレイン電圧やドレイン電流等の波形を自動的に選定するため、第１の実施形態や第２の実施形態における波形入力部４が不要になる。よって、ユーザ自身で波形を入力しなくて済み、完全自動化処理でゲート抵抗ＲGを調整できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ゲート抵抗調整装置、２スイッチング素子、３電源装置、４波形入力部、４ａ入力機器、５抽出部、６算出部、７設定部、８ゲート抵抗設計装置、９記憶部、２０ＩＧＢＴ、２０ａ空乏層領域、２０ｂＮ-ドリフト領域
１０検出部
２１ノイズシミュレーション部
２２目標波形選択部

Claims

スイッチング素子のターンオン時及びターンオフ時の少なくとも一方におけるドレイン電圧又はコレクタ電圧と、ドレイン電流又はコレクタ電流と、の波形の形状を表す画像情報を入力する波形入力部と、
前記波形入力部で入力された前記波形の形状を表す画像情報に基づいて、前記スイッチング素子のターンオン及びターンオフの少なくとも一方に要する時間と、前記スイッチング素子の定常時のドレイン電流又はコレクタ電流と、を抽出する抽出部と、
前記抽出部で抽出された前記時間と前記定常時のドレイン電流又はコレクタ電流とに基づいて、前記スイッチング素子のゲート抵抗を算出する算出部と、
前記算出部で算出されたゲート抵抗を前記スイッチング素子に設定する設定部と、を備えるゲート抵抗調整装置。
スイッチング素子及びその周辺回路内のノイズの大きさをシミュレーションするノイズシミュレーション部と、
前記ノイズシミュレーション部でのシミュレーション結果に基づいて、前記スイッチング素子のドレイン電圧又はコレクタ電圧と、ドレイン電流又はコレクタ電流との少なくとも一方の目標とする波形の形状を表す画像情報を選定する目標波形選択部と、
前記目標波形選択部で選択された前記波形の形状を表す画像情報に基づいて、前記スイッチング素子のターンオン及びターンオフの少なくとも一方に要する時間と、前記スイッチング素子の定常時のドレイン電流又はコレクタ電流と、を抽出する抽出部と、
前記抽出部で抽出された前記時間と前記定常時のドレイン電流又はコレクタ電流とに基づいて、前記スイッチング素子のゲート抵抗を算出する算出部と、
前記算出部で算出されたゲート抵抗を前記スイッチング素子に設定する設定部と、を有する、ゲート抵抗調整装置。
前記抽出部は、前記波形に基づいて、前記スイッチング素子のターンオン及びターンオフの少なくとも一方に要する時間と、前記スイッチング素子の定常時のドレイン電流又はコレクタ電流と、を抽出することに加えて、直流バイアス電圧と、前記スイッチング素子の定常時のゲート電圧との少なくとも一方を含む情報を抽出し、
前記算出部は、前記抽出部で抽出された情報に基づいて、前記スイッチング素子のゲート抵抗を算出する、請求項１又は２に記載のゲート抵抗調整装置。
前記算出部で算出されたゲート抵抗を記憶する記憶部を備え、
前記設定部は、前記記憶部に記憶された前記ゲート抵抗を読み出して前記スイッチング素子に設定する、請求項１乃至３のいずれか一項に記載のゲート抵抗調整装置。
前記算出部は、前記抽出部で抽出された前記時間と前記定常時のドレイン電流又はコレクタ電流とに加えて、前記スイッチング素子の電気的特性に関する情報に基づいて、前記スイッチング素子のゲート抵抗を算出する、請求項１乃至４のいずれか一項に記載のゲート抵抗調整装置。
前記電気的特性に関する情報は、前記スイッチング素子の閾値電圧と相互コンダクタンスとゲート−ソース間容量とゲート−ドレイン間容量とを含む、請求項５に記載のゲート抵抗調整装置。
前記算出部は、前記スイッチング素子のターンオン時の前記ゲート抵抗と、ターンオフ時の前記ゲート抵抗とをそれぞれ異なるモデル式に基づいて計算する、請求項１乃至６のいずれか一項に記載のゲート抵抗調整装置。
前記算出部は、前記スイッチング素子の等価回路に基づいて前記モデル式を算出する、請求項７に記載のゲート抵抗調整装置。
前記算出部は、前記スイッチング素子のターンオン時及びターンオフ時における実験波形にフィッティングさせた前記モデル式を算出する、請求項７に記載のゲート抵抗調整装置。
スイッチング素子のターンオン時及びターンオフ時の少なくとも一方におけるドレイン電圧又はコレクタ電圧と、ドレイン電流又はコレクタ電流と、の波形の形状を表す画像情報を入力する波形入力部と、
複数の前記波形の形状を表す画像情報と各波形に対応するゲート抵抗とを対応づけて記憶する記憶部と、
前記波形入力部にて入力された前記波形の形状を表す画像情報に基づいて前記記憶部を検索し、対応する前記ゲート抵抗を出力する検索部と、
前記検索部から出力された前記ゲート抵抗を前記スイッチング素子に設定する設定部と、を備えるゲート抵抗調整装置。
スイッチング素子と、
前記スイッチング素子のゲート抵抗を設定した上で、ゲート電圧を制御するゲート抵抗調整装置と、を備え、
前記ゲート抵抗調整装置は、
スイッチング素子のターンオン時及びターンオフ時の少なくとも一方におけるドレイン電圧又はコレクタ電圧と、ドレイン電流又はコレクタ電流と、の波形の形状を表す画像情報を入力する波形入力部と、
前記波形入力部で入力された前記波形の形状を表す画像情報に基づいて、前記スイッチング素子のターンオン及びターンオフの少なくとも一方に要する時間と、前記スイッチング素子の定常時のドレイン電流又はコレクタ電流と、を抽出する抽出部と、
前記抽出部で抽出された前記時間と前記定常時のドレイン電流又はコレクタ電流とに基づいて、前記スイッチング素子のゲート抵抗を算出する算出部と、
前記算出部で算出されたゲート抵抗を前記スイッチング素子に設定する設定部と、を有する、電源装置。
スイッチング素子のターンオン時及びターンオフ時の少なくとも一方のドレイン電圧又はコレクタ電圧と、ドレイン電流又はコレクタ電流と、の波形の形状を表す画像情報を入力する波形入力部と、
前記波形入力部で入力された前記波形の形状を表す画像情報に基づいて、前記スイッチング素子のターンオン及びターンオフの少なくとも一方に要する時間と、前記スイッチング素子の定常時のドレイン電流又はコレクタ電流と、を抽出する抽出部と、
前記抽出部で抽出された前記時間と前記定常時のドレイン電流又はコレクタ電流とに基づいて、前記スイッチング素子のゲート抵抗を算出する算出部と、を備えるゲート抵抗設計装置。
スイッチング素子のターンオン時及びターンオフ時の少なくとも一方のドレイン電圧又はコレクタ電圧と、ドレイン電流又はコレクタ電流と、の波形の形状を表す画像情報を入力する工程と、
前記入力された前記波形の形状を表す画像情報に基づいて、前記スイッチング素子のターンオン及びターンオフの少なくとも一方に要する時間と、前記スイッチング素子の定常時のドレイン電流又はコレクタ電流と、を抽出する工程と、
前記抽出された前記時間と前記定常時のドレイン電流又はコレクタ電流とに基づいて、前記スイッチング素子のゲート抵抗を算出する工程と、を備えるゲート抵抗設計方法。