JP7200522B2 - ゲート駆動回路 - Google Patents

Description

本発明は、スイッチング素子のゲートを駆動するゲート駆動回路に関する。

ＩＧＢＴ、ＭＯＳＦＥＴなどのトランジスタのゲートを駆動するゲート駆動回路では、ターンオフ時に発生するサージ電圧がトランジスタの耐圧を超えると故障が生じる可能性があることから、サージ電圧への対策が求められている。そこで、従来、このようなサージ電圧を抑制するための技術が種々考えられている（例えば、特許文献１参照）。

特開２００７－２２１８６３号公報

サージ電圧は、電流経路の寄生のインダクタンス成分と電流の変化率ｄｉ／ｄｔとに応じた電圧である。そのため、ゲート抵抗の抵抗値などから定まる駆動能力を低下させて電流の変化率を低く抑えれば、サージ電圧を抑制することが可能である。例えば、最も高いサージ電圧が発生すると考えられるワースト条件、つまり高電圧および大電流の領域を考慮して駆動能力を決定し、その決定した駆動能力でもって全ての動作条件における駆動を行うようにすることが考えられる。

このようにすれば、全ての動作条件においてサージ電圧がトランジスタの耐圧を超えることを防止できるものの、発生するサージ電圧が比較的低くなる動作条件である低電圧および小電流の領域では、サージ電圧の抑制効果が過大なものとなり、駆動能力が低く抑えられたことによるスイッチング損失の増加が問題となる。このように、サージ電圧の抑制とスイッチング損失の低減とはトレードオフの関係にある。

一方、特許文献１記載の技術では、コレクタ・エミッタ間電圧と主電流をモニタしながら、それらに応じてゲート電流を調整することにより、サージ電圧を抑制しつつ素子損失の増大を抑制するようになっている。しかし、特許文献１記載の技術では、モニタしたコレクタ・エミッタ間電圧が任意の閾値に達するとゲート電流を調整するようになっているため、素子ばらつきや駆動条件などによっては、最適なゲート電流の調整を行うことができない可能性がある。すなわち、上記した特許文献１記載の技術を含めた従来の技術では、サージ電圧の抑制およびスイッチング損失の低減の双方を十分に達成することが難しいという課題があった。

本発明は上記事情に鑑みてなされたものであり、その目的は、スイッチング損失を増加させることなくサージ電圧を抑制することができるゲート駆動回路を提供することにある。

請求項１に記載のゲート駆動回路は、スイッチング素子（６、２４、４４、５３、６５～７０）のゲートを駆動する駆動部（９）、ピーク電圧検出部（１０）および駆動能力演算部（１１、２３、３３、４３、５２、９２）を備える。ピーク電圧検出部は、スイッチング素子のターンオフ時におけるスイッチング素子の主端子のピーク電圧、つまり前述したターンオフ時に発生するサージ電圧のピークを検出する。

駆動能力演算部は、ピーク電圧検出部によるピーク電圧の検出値とスイッチング素子の仕様に応じて定まる主端子の電圧の許容値との差を求める。主端子の電圧の許容値とは、例えばスイッチング素子の耐圧より所定のマージン分だけ低い値であり、その値の電圧が主端子に印加されてもスイッチング素子が故障する可能性はないものの、その値を超える電圧が主端子に印加されるとスイッチング素子が故障する可能性があるような値に設定される。すなわち、駆動能力演算部は、その時点におけるサージ電圧のピークがスイッチング素子の耐圧までどの程度余裕があるのかといった余裕度を求める。

そして、駆動能力演算部は、上記したピーク電圧の検出値と許容値との差、つまり余裕度が次第に小さくなるように駆動部の駆動能力を変更する。このようにすれば、駆動部の駆動能力は、上記余裕度に基づいて最適化される。このように駆動能力の最適化が行われることにより、どのような動作条件であっても、許容値を超えるサージ電圧がスイッチング素子の主端子に印加されることが防止される。

また、上記最適化が行われることにより、どのような動作条件であっても、サージ電圧のピークがスイッチング素子の耐圧に近いぎりぎりの値となるまで駆動部の駆動能力を高めることが可能となり、その結果、スイッチング損失が低減される。したがって、上記構成によれば、スイッチング損失を増加させることなくサージ電圧を抑制することができるという優れた効果が得られる。

また、上記構成では、余裕度が次第に小さくなるように駆動能力の最適化が行われるようになっている。このようにすることで、次のような効果が得られる。すなわち、仮に、余裕度が急激に小さくなるように駆動能力を変更させた場合、一時的にサージ電圧のピークが許容値、ひいては耐圧を超える期間が生じるおそれがある。一方、上記構成のように、余裕度が次第に小さくなるように駆動能力を変更すれば、上記したようなサージ電圧のピークが許容値を超える期間が生じる可能性を極めて低く抑えることができる。なお、請求項１に記載のゲート駆動回路において、ピーク電圧検出部は、スイッチング素子の主端子の電圧を分圧する分圧回路（１５）と、分圧回路による分圧電圧を入力し、その入力電圧のピークを保持した電圧を出力するピークホールド回路（１６）と、を備え、分圧回路は、複数の容量（Ｃ１、Ｃ２）を直列接続した構成であり、それら容量は同一の半導体チップ上に形成されるようになっている。

第１実施形態に係るゲート駆動回路の構成を模式的に示す図 第１実施形態に係るピーク電圧検出部の具体的な構成を模式的に示す図 第１実施形態に係る各部の動作波形を模式的に示す図 第１実施形態に係る各部の動作波形を模式的に示すものであり、図３における期間Ｔａの部分を拡大して示す図 ３つの負荷電流毎のゲート抵抗とサージ電圧のピークとの関係を模式的に示す図 第２実施形態に係るゲート駆動回路の構成を模式的に示す図 ３つの電源電圧毎のゲート抵抗とサージ電圧のピークとの関係を模式的に示す図 第３実施形態に係るゲート駆動回路の構成を模式的に示す図 第４実施形態に係るゲート駆動回路の構成を模式的に示す図 第５実施形態に係るゲート駆動回路の構成を模式的に示す図 第６実施形態に係る３相インバータの構成を模式的に示す図 第６実施形態に係るサージ許容電圧の考え方を説明するための図 第７実施形態に係る３相インバータの構成を模式的に示す図 第８実施形態に係るゲート駆動回路の構成を模式的に示す図

以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１～図４を参照して説明する。

＜全体構成＞
図１に示すように、本実施形態のゲート駆動回路１は、一対の直流電源線２、３の間に接続されたハーフブリッジ回路４を構成するスイッチング素子５、６のうち、ロウサイド側のスイッチング素子６のゲートを駆動する。なお、ハイサイド側のスイッチング素子５は、ゲート駆動回路７により駆動される。この場合、スイッチング素子５、６の駆動は、外部から与えられる制御信号に基づいてＰＷＭ制御される。

スイッチング素子５、６は、パワー素子であり、本実施形態では、いずれもＮチャネル型のパワーＭＯＳＦＥＴとなっている。スイッチング素子５のドレインは、例えば電池などの直流電源８の高電位側端子に接続される高電位側の直流電源線２に接続されている。なお、この場合、直流電源８から出力される電源電圧は、例えば６００Ｖといった比較的高い電圧となっている。

スイッチング素子５のソースは、スイッチング素子６のドレインに接続されている。スイッチング素子６のソースは、直流電源８の低電位側端子に接続される低電位側の直流電源線３に接続されている。図示は省略するが、スイッチング素子５、６の相互接続ノードであるノードＮ１には、例えばインダクタ、モータの巻線などの負荷が接続される。

ゲート駆動回路１は、ノードＮ１に接続される端子Ｐ１、スイッチング素子６のゲートに接続される端子Ｐ２、駆動部９、ピーク電圧検出部１０および駆動能力演算部１１を備えている。駆動部９は、外部から与えられる制御信号Ｓａに基づいてスイッチング素子６のゲートを駆動するものであり、オン駆動部１２およびオフ駆動部１３を備えている。

オン駆動部１２は、スイッチＳ１およびゲート抵抗Ｒ１を備えている。スイッチＳ１は、電源電圧ＶＤＤが供給される電源線１４とゲート抵抗Ｒ１の一方の端子との間を開閉する。なお、電源電圧ＶＤＤは、スイッチング素子６のゲート閾値電圧よりも十分に高い電圧であり、例えば５Ｖとなっている。ゲート抵抗Ｒ１の他方の端子は、端子Ｐ２に接続されるノードＮ２に接続されている。

オフ駆動部１３は、スイッチＳ２およびゲート抵抗Ｒ２を備えている。スイッチＳ２は、直流電源線３とゲート抵抗Ｒ２の一方の端子との間を開閉する。ゲート抵抗Ｒ２の他方の端子は、ノードＮ２に接続されている。オン駆動部１２のスイッチＳ１およびオフ駆動部１３のスイッチＳ２は、制御信号Ｓａに基づいて相補的にオンオフされるようになっている。

上記構成によれば、オン駆動部１２のスイッチＳ１がオンされることによりスイッチング素子６がターンオンされるとともに、オフ駆動部１３のスイッチＳ２がオンされることによりスイッチング素子６がターンオフされる。なお、この場合、オン駆動部１２は、スイッチング素子６のゲートを定電圧駆動する構成となっているが、スイッチング素子６のゲートを定電流駆動する構成としてもよい。

上記構成において、オフ駆動部１３のゲート抵抗Ｒ２は、その抵抗値が可変となっている。つまり、上記構成では、駆動部９の駆動能力、具体的にはスイッチング素子６をターンオフする際における駆動部９の駆動能力を変更することができるようになっている。駆動部９の駆動能力、つまりオフ駆動部１３のゲート抵抗Ｒ２の抵抗値は、駆動能力演算部１１から出力される能力指令信号Ｓｂに応じた値に設定される。

ピーク電圧検出部１０は、スイッチング素子６のターンオフ時におけるスイッチング素子６の主端子のピーク電圧、つまり前述したターンオフ時に発生するサージ電圧のピークを検出する。この場合、スイッチング素子６の主端子のピーク電圧とは、低電位側の直流電源線３の電位を基準とした場合におけるスイッチング素子６のドレイン電圧のピーク、つまりスイッチング素子６のドレイン・ソース間電圧ＶDSのピークのことを意味している。

ピーク電圧検出部１０は、分圧回路１５および検出回路１６を備えている。分圧回路１５は、２つのキャパシタＣ１、Ｃ２を備えている。キャパシタＣ１の一方の端子は、端子Ｐ１に接続され、その他方の端子はキャパシタＣ２を介して直流電源線３に接続されている。つまり、分圧回路１５は、２つのキャパシタＣ１、Ｃ２を直列接続した構成となっている。この場合、キャパシタＣ１、Ｃ２は、ノードＮ１に発生する高い電圧（例えば６００Ｖ）が印加されても故障することがないような高い耐圧を有する構成となっている。

上記構成により、分圧回路１５は、ノードＮ１の電圧、つまりスイッチング素子６のドレイン・ソース間電圧ＶDSをキャパシタＣ１、Ｃ２の容量比で分圧し、キャパシタＣ１、Ｃ２の相互接続ノードであるノードＮ３から出力する。この場合、キャパシタＣ１、Ｃ２は、同一の半導体チップ上に形成されている。

検出回路１６は、分圧回路１５による分圧電圧ＶDIVを入力し、その入力電圧のピークを保持したピークホールド電圧ＶPHを出力するものであり、ピークホールド回路に相当する。検出回路１６から出力されるピークホールド電圧ＶPHは、ピーク電圧の検出値に対応した電圧値となる。なお、以下では、ピークホールド電圧ＶPHのことを検出電圧ＶPHとも呼ぶ。

駆動能力演算部１１は、ピーク電圧検出部１０による検出値、つまりサージ電圧のピークの検出値が、所望する指令値に一致するように、駆動部９の駆動能力を変更する、といったフィードバック制御を行う。この場合、所望する指令値は、サージ許容電圧となっている。

サージ許容電圧は、スイッチング素子６の耐圧より所定のマージン分だけ低い値であり、その値の電圧が主端子に印加されてもスイッチング素子６が故障する可能性はないものの、その値を超える電圧が主端子に印加されるとスイッチング素子６が故障する可能性があるような値に設定される。つまり、サージ許容電圧は、スイッチング素子６の仕様に応じて定まる主端子の電圧の許容値に相当する。本実施形態では、サージ許容電圧は、例えば１２００Ｖに設定されている。

駆動能力演算部１１は、指令生成部１７、減算器１８および制御部１９を備えている。指令生成部１７は、サージ許容電圧に対応した指令電圧Ｖａを生成する。減算器１８は、検出電圧ＶPHから指令電圧Ｖａを減算することにより、サージ電圧のピークの検出値と指令値との差に相当する偏差ΔＶを求め、制御部１９に出力する。制御部１９は、偏差ΔＶに対するＰＩ演算を実行して能力設定信号Ｓｂを生成する。能力設定信号Ｓｂは、駆動部９へと出力されるようになっており、これにより、ゲート抵抗Ｒ２の抵抗値、つまり駆動部９のターンオフ時における駆動能力が設定される。

このような構成により、駆動能力演算部１１は、サージ電圧のピークの検出値と所望する指令値であるサージ許容電圧との差に相当する偏差ΔＶを求め、その偏差ΔＶが次第に小さくなるように駆動部９の駆動能力を変更するようになっている。この場合、偏差ΔＶは、求められた時点におけるサージ電圧のピークがスイッチング素子６の耐圧までどの程度余裕があるのかを表す余裕度に相当する。つまり、駆動能力演算部１１は、このような余裕度が次第に小さくなるように駆動部９の駆動能力を変更するようになっている。

この場合、駆動能力演算部１１は、スイッチング素子６の駆動周期毎または複数の駆動周期毎に偏差ΔＶを求めるようになっている。なお、本実施形態では、スイッチング素子６の駆動周期は、ＰＷＭ制御の１周期となる。また、この場合、駆動能力演算部１１は、所定のＰＷＭ周期における駆動部９の駆動能力を、その所定のＰＷＭ周期より前のＰＷＭ周期において求めた偏差ΔＶに基づいて変更するようになっている。具体的には、駆動能力演算部１１は、ＰＷＭ周期毎に偏差ΔＶを求め、前回のＰＷＭ周期で求めた偏差ΔＶに基づいて次回のＰＷＭ周期における駆動部９の駆動能力を変更するようになっている。

＜ピーク電圧検出部の具体的構成＞
ピーク電圧検出部１０の具体的な構成としては、例えば図２に示すような構成を採用することができる。図２に示す具体的な構成例において、検出回路１６は、ＯＰアンプであるアンプＯＰ１１、ＯＰ１２、ダイオードＤ１１、Ｄ１２、キャパシタＣ１１、Ｃ１２、抵抗Ｒ１１およびスイッチＳ１１、Ｓ１２を備えたピークホールド回路として構成されている。なお、図２において、破線で示すインダクタＬｐは、ノードＮ１からハイサイド側のスイッチング素子５へと至る配線経路における寄生のインダクタである。

アンプＯＰ１１の非反転入力端子は、ノードＮ３に接続されている。アンプＯＰ１１の反転入力端子は、ダイオードＤ１１を順方向に介してアンプＯＰ１１の出力端子に接続されている。アンプＯＰ１１の出力端子は、ダイオードＤ１２を順方向に介してアンプＯＰ１２の非反転入力端子に接続されている。

アンプＯＰ１２の非反転入力端子は、キャパシタＣ１１を介して直流電源線３に接続されている。アンプＯＰ１２の反転入力端子は、抵抗Ｒ１１を介してアンプＯＰ１１の反転入力端子に接続されるとともに、アンプＯＰ１２の出力端子に接続されている。アンプＯＰ１２の出力端子は、キャパシタＣ１２を介して直流電源線３に接続されている。アンプＯＰ１２の出力端子は、検出回路１６の出力ノードであるノードＮ１１に接続されている。スイッチＳ１１、Ｓ１２は、それぞれキャパシタＣ１１、Ｃ１２の端子間を開閉するように設けられている。

上記構成の検出回路１６は、負帰還の作用により入力される分圧電圧ＶDIVの正の最大値をキャパシタＣ１１に保持し、出力ノードＮ１１から出力する。なお、キャパシタＣ１２は、検出回路１６の出力電圧、つまり検出電圧ＶPHを保持および安定化するために設けられている。

また、上記構成において、スイッチＳ１１、Ｓ１２は、キャパシタＣ１１、Ｃ１２の電荷をリセットするためのリセットスイッチに相当するもので、ＰＷＭ周期毎にオンされるようになっている。このような構成により、ＰＷＭ周期毎に、キャパシタＣ１１、Ｃ１２の電荷が放電されて検出回路１６から出力される検出電圧ＶPHがリセットされる。

また、この場合、検出回路１６は、半導体集積回路、具体的にはモノリシックＩＣとして構成することができる。検出回路１６をモノリシックＩＣとして構成する場合、分圧回路１５を構成する２つのキャパシタＣ１、Ｃ２は、そのモノリシックＩＣ上に形成することができる。

次に、上記構成の作用について説明する。
上記構成における各部の動作波形は、図３および図４に示すようなものとなる。なお、図４は、図３における期間Ｔａの部分を拡大して示すものである。図１に示すような構成では、スイッチング素子６のドレイン・ソース間電圧ＶDSは、スイッチング素子６がオンされる期間には０Ｖ程度となり、スイッチング素子６がオフされる期間には電源電圧の電圧値である６００Ｖ程度となる。

ただし、図３に示すように、スイッチング素子６がターンオフされる際、スイッチング素子６のドレイン・ソース間電圧ＶDSのピークは、寄生のインダクタＬｐにｄｉ／ｄｔが印加されることにより、電源電圧の電圧値である６００Ｖよりも高い電圧値となる。このようなドレイン・ソース間電圧ＶDSのピーク、つまりサージ電圧のピークは、駆動部９のターンオフ時における駆動能力に応じて変化する。

具体的には、サージ電圧のピークは、駆動能力を低くするほど低くなり、駆動能力を高くするほど高くなる。この場合、駆動能力演算部１１は、スイッチング素子６の駆動が開始される際、最初は、駆動部９のターンオフ時における駆動能力を十分に低下させておく。そのため、スイッチング素子６の駆動が開始された当初の期間では、サージ電圧のピークは、６００Ｖを僅かに超えた電圧値となっており、サージ許容電圧である１２００Ｖよりも十分に低い。

なお、スイッチング素子６のターンオフ時におけるゲート電流ＩＧは、上記駆動能力が高いほど大きくなり、上記駆動能力が低いほど小さくなる。したがって、図３において、ゲート電流ＩＧが小さいときには上記駆動能力が低く、ゲート電流ＩＧが大きいときには上記駆動能力が高い、ということが分かる。

スイッチング素子６の駆動が開始された後、駆動能力演算部１１は、検出電圧ＶPHと指令電圧Ｖａとの差に相当する偏差ΔＶ、つまりサージ電圧の余裕度が次第に小さくなるように駆動部９のターンオフ時における駆動能力を変更する。すなわち、駆動能力演算部１１は、駆動部９のターンオフ時における駆動能力をサージ電圧の余裕度に基づいて最適化する。

このような駆動能力の最適化が行われることにより、サージ電圧のピークがサージ許容電圧にほぼ一致するまで、駆動部９のターンオフ時における駆動能力が高められることになる。例えば、スイッチング素子６の駆動が開始されてから所定時間が経過した後の期間Ｔａにおいては、スイッチング素子６のドレイン・ソース間電圧ＶDSのピーク、つまりサージ電圧のピークは、サージ許容電圧にほぼ一致するような電圧となっている。

以上説明した本実施形態によれば、次のような効果が得られる。
本実施形態のゲート駆動回路１において、駆動能力演算部１１は、ピーク電圧検出部１０によるスイッチング素子６のドレイン・ソース間電圧ＶDSのピークの検出値、つまりサージ電圧のピークの検出値と、所望する指令値であるサージ許容電圧との差に相当する偏差ΔＶを求める。すなわち、駆動能力演算部１１は、その時点におけるサージ電圧のピークがスイッチング素子６の耐圧までどの程度余裕があるのかといった余裕度を求める。

そして、駆動能力演算部１１は、偏差ΔＶ、つまりサージ電圧の余裕度が次第に小さくなるように駆動部９のターンオフ時における駆動能力を変更する。このようにすれば、駆動部９のターンオフ時における駆動能力は、サージ電圧の余裕度に基づいて最適化される。このように駆動能力の最適化が行われることにより、どのような動作条件であっても、またスイッチング素子６などの回路素子の特性にばらつきがある場合であっても、許容値を超えるサージ電圧がスイッチング素子６のドレイン・ソース間に印加されることが防止される。

また、上記最適化が行われることにより、どのような動作条件であっても、サージ電圧のピークがスイッチング素子６の耐圧に近いぎりぎりの値となるまで駆動部９のターンオフ時における駆動能力を高めることが可能となり、その結果、スイッチング損失が低減される。したがって、本実施形態によれば、スイッチング損失を増加させることなくサージ電圧を抑制することができるという優れた効果が得られる。

また、本実施形態の構成では、余裕度が次第に小さくなるように駆動能力の最適化が行われるようになっている。このようにすることで、次のような効果が得られる。すなわち、仮に、余裕度が急激に小さくなるように駆動能力を変更させた場合、一時的にサージ電圧のピークが許容値、ひいては耐圧を超える期間が生じるおそれがある。一方、本実施形態の構成のように、余裕度が次第に小さくなるように駆動能力を変更すれば、上記したようなサージ電圧のピークが許容値を超える期間が生じる可能性を極めて低く抑えることができる。

ピーク電圧検出部１０は、スイッチング素子６のドレイン・ソース間電圧ＶDSを分圧する分圧回路１５と、分圧回路１５による分圧電圧ＶDIVを入力し、その入力電圧のピークを保持した検出電圧ＶPHを出力する検出回路と、を備えている。このような構成によれば、比較的高い電圧であるスイッチング素子６のドレイン・ソース間電圧ＶDSが分圧回路１５の作用により比較的低い電圧に分圧されるため、検出回路１６は、分圧後の比較的低い電圧を扱えるような構成でよく、その回路規模を小さく抑えることができる。

この場合、分圧回路１５は、２つのキャパシタＣ１、Ｃ２を直列接続した容量分圧の構成となっている。このような構成の分圧回路１５によれば、例えば抵抗分圧の構成に比べ、その応答性を向上させることができる。また、２つのキャパシタＣ１、Ｃ２は、同一の半導体チップ上に形成されている。このようにすれば、キャパシタＣ１、Ｃ２の容量の比精度、ひいては分圧回路１５における分圧比の精度を高めることができる。

前述した通り、検出回路１６は、分圧後の比較的低い電圧を扱えるような構成でよいことから、モノリシックＩＣとして構成することができる。検出回路１６をモノリシックＩＣとして構成する場合、分圧回路１５を構成する２つのキャパシタＣ１、Ｃ２は、そのモノリシックＩＣ上に形成することができる。このようにすれば、キャパシタＣ１、Ｃ２の容量の比精度、ひいては分圧回路１５における分圧比の精度をさらに高めることができる。

検出回路１６は、アンプＯＰ１、ＯＰ２およびキャパシタＣ１１、Ｃ１２を備え、負帰還の作用により入力される分圧電圧ＶDIVの最大値をキャパシタＣ１１、Ｃ１２に保持する構成のピークホールド回路となっている。このような構成によれば、例えばダイオードおよびキャパシタから構成されるピークホールド回路に比べ、出力される検出電圧ＶPHの精度を向上することができる。

また、この場合、検出回路１６は、キャパシタＣ１１、Ｃ１２の電荷をリセットするためのスイッチＳ１１、Ｓ１２を備えている。そして、これらスイッチＳ１１、Ｓ１２がＰＷＭ周期毎にオンされることにより、ＰＷＭ周期毎に検出電圧ＶPHがリセットされるようになっている。仮に、このようなスイッチＳ１１、Ｓ１２を設けない構成のピークホールド回路では、サージ電圧が上昇し続ける場合には、そのサージ電圧のピークに対応した検出電圧ＶPHを出力することができるものの、サージ電圧が途中で低下するような場合には、低下したサージ電圧に対応した検出電圧ＶPHを出力することができない。

スイッチング素子６のターンオフ時に発生するサージ電圧は、駆動部９の駆動能力だけでなく、スイッチング素子６および負荷に流れる負荷電流、電源電圧などが変動した際にも変化するため、駆動能力演算部１１により駆動部９の駆動能力が最適化されている途中にサージ電圧が低下するといった現象も発生し得る。

駆動能力演算部１１に与えられる検出電圧ＶPHが、このようなサージ電圧の低下を反映した電圧ではない場合、駆動能力が最適化されない可能性がある。これに対し、本実施形態の検出回路１６によれば、このようにサージ電圧が低下した場合でも、ＰＷＭ周期毎に検出電圧ＶPHがリセットされるようになっているため、サージ電圧の低下を正確に反映した検出電圧ＶPHを出力することができる。したがって、本実施形態によれば、途中でサージ電圧が低下した場合であっても、駆動能力を最適化することができる。

駆動能力演算部１１は、ＰＷＭ周期毎に偏差ΔＶを求め、前回のＰＷＭ周期で求めた偏差ΔＶに基づいて次回のＰＷＭ周期における駆動部９の駆動能力を変更するようになっている。このようにすれば、駆動部９のターンオフ時における駆動能力を速やかに最適化することができる。このように駆動能力の最適化を素早く行うことができれば、その分だけ、スイッチング損失の低減効果が高まることになる。

（第２実施形態）
以下、第２実施形態について図５および図６を参照して説明する。
所定の駆動能力でスイッチング素子が駆動されている場合、負荷電流が変動すると、その変動に応じてサージ電圧も変動する。具体的には、駆動能力、つまりゲート抵抗Ｒ２の抵抗値が一定であれば、負荷電流が増加するとサージ電圧のピークが上昇し、負荷電流が減少するとサージ電圧のピークが低下する。

駆動能力が最適化された状態においてサージ電圧が上昇すると、素子耐圧を超える電圧がスイッチング素子の主端子に印加される可能性が生じる。例えば、図５に示すように、負荷電流が５０Ａのときに駆動能力が最適化された状態において負荷電流が７５Ａに変化すると、サージ電圧のピークは素子耐圧を超えてしまう。

また、駆動能力が最適化された状態においてサージ電圧が低下すると、駆動能力を必要以上に低く設定していることになり、その分だけスイッチング損失が増加することになる。例えば、図５に示すように、負荷電流が５０Ａのときに駆動能力が最適化された状態において負荷電流が２５Ａに変化すると、サージ電圧のピークは素子耐圧よりも大幅に低くなり、駆動能力の最適化により本来低減できていたスイッチング損失を低減することができなくなってしまう。

本実施形態では、上述したような負荷電流の変動に起因する問題への対策が施されている。図６に示すように、本実施形態のゲート駆動回路２１は、第１実施形態のゲート駆動回路１に対し、電流検出部２２が追加されている点、駆動能力演算部１１に代えて駆動能力演算部２３を備えている点などが異なる。また、ゲート駆動回路２１の駆動対象となるスイッチング素子２４は、主たる通電経路に介在するメインセルと、そのメインセルに流れる電流に応じた電流が所定の分流比で流れるセンスセルとを備えた構成となっている。

電流検出部２２の入力ノードは、スイッチング素子２４のメインセルおよびセンスセルの各ソースに接続されている。電流検出部２２は、スイッチング素子２４のセンスセルに流れる電流に基づいて、スイッチング素子２４に流れる負荷電流を検出し、その検出値を表す検出信号Ｓｉを出力する。検出信号Ｓｉは、駆動能力演算部２３が備える制御部２５に与えられる。

駆動能力演算部２３は、第１実施形態の駆動能力演算部１１と同様の制御に加え、検出信号Ｓｉが表す負荷電流の検出値に基づいて駆動能力の変更量を調整する制御を行う。具体的には、駆動能力演算部２３は、次のような制御を実行する。すなわち、駆動能力演算部２３は、前回のＰＷＭ周期において設定した駆動部９の駆動能力、つまりゲート抵抗Ｒ２の抵抗値、前回のＰＷＭ周期におけるサージ電圧のピークの検出値、前回のＰＷＭ周期における負荷電流の検出値などを記憶する。

そして、駆動能力演算部２３は、次回のＰＷＭ周期のターンオフ直前における負荷電流の検出値に基づいて駆動部９の駆動能力を調整する。例えば、図５に示すように、負荷電流が５０Ａのときに駆動能力が最適化された状態において、次回のＰＷＭ周期のターンオフ直前における負荷電流の検出値が７５Ａであった場合、そのままの状態で駆動を継続すると、素子耐圧を超える電圧がスイッチング素子２４の主端子に印加されるおそれがある。

そこで、このような場合、駆動能力演算部２３は、次回のＰＷＭ周期におけるゲート抵抗Ｒ２の抵抗値を高くするように駆動部９の駆動能力を調整する。具体的には、駆動能力演算部２３は、図５において矢印Ａ２１として示すように、ゲート抵抗Ｒ２の抵抗値を、負荷電流が５０Ａのときに最適な値Ｒｂから負荷電流が７５Ａのときに最適な値Ｒｃへと変更するように駆動部９の駆動能力を調整する。これにより、次回のＰＷＭ周期においても、サージ電圧のピークを素子耐圧に近いぎりぎりの値とすることができる。

また、図５に示すように、負荷電流が５０Ａのときに駆動能力が最適化された状態において、次回のＰＷＭ周期のターンオフ直前における負荷電流の検出値が２５Ａであった場合、そのままの状態で駆動を継続すると、サージ電圧のピークが素子耐圧よりも大幅に低くなるおそれがある。

そこで、このような場合、駆動能力演算部２３は、次回のＰＷＭ周期におけるゲート抵抗Ｒ２の抵抗値を低くするように駆動部９の駆動能力を調整する。具体的には、駆動能力演算部２３は、図５において矢印Ａ２２として示すように、ゲート抵抗Ｒ２の抵抗値を、負荷電流が５０Ａのときに最適な値Ｒｂから負荷電流が２５Ａのときに最適な値Ｒａへと変更するように駆動部９の駆動能力を調整する。これにより、次回のＰＷＭ周期においても、サージ電圧のピークを素子耐圧に近いぎりぎりの値とすることができる。

以上説明したように、本実施形態のゲート駆動回路２１が備える駆動能力演算部２３は、電流検出部２２による負荷電流の検出値に基づいて駆動能力の変更量を調整するようになっているため、負荷電流が変動した場合でも、その変動をも考慮したうえで駆動部９の駆動能力を最適化することができる。したがって、本実施形態によれば、負荷電流の変動にかかわらず、スイッチング損失の低減およびサージ電圧の抑制を両立させることができる。

また、駆動能力演算部２３は、次回のＰＷＭ周期のターンオフ直前における負荷電流の検出値に基づいて駆動部９の駆動能力を調整するようになっている。そのため、本実施形態によれば、負荷電流が変動した場合でも、サージ電圧のピークが素子耐圧を超える期間およびサージ電圧のピークが素子耐圧を大幅に下回る期間を全く生じさせることなく、負荷電流の変動をも考慮した駆動能力の最適化を実現することができる。

電流検出部２２は、スイッチング素子２４のセンスセルに流れる電流に基づいて負荷電流を検出する構成となっている。このような構成によれば、スイッチング素子２４のメインセル、つまり主たる通電経路に比較的大きな電流が流れる場合であっても、その電流検出を容易に行うことができる。

駆動能力演算部２３による駆動能力の調整手法は、次のように変更することができる。すなわち、駆動能力演算部２３は、負荷電流の検出値が所定の下限判定値以下である場合、駆動部９の駆動能力を最大の能力に固定する。なお、下限判定値は、駆動部９の駆動能力を最大にしたとしても、サージ電圧のピークが素子耐圧を超えることがないような負荷電流の値に設定されている。そして、駆動能力演算部２３は、負荷電流の検出値が下限判定値を超える場合、前述した調整手法と同様に負荷電流の検出値に基づいて駆動部９の駆動能力を調整する。

このような変形例によれば、スイッチング素子２４に流れる負荷電流が下限判定値以下である場合には、速やかに、駆動部９の駆動能力が最大の能力に固定される。この場合、駆動部９の駆動能力は最大であるとともにサージ電圧のピークが素子耐圧を超えることがない。つまり、上記変形例によれば、負荷電流が下限判定値以下である場合、直ちに駆動部９の駆動能力が最適化される。したがって、上記変形例によれば、常に負荷電流の検出値に基づいて駆動能力を調整する調整手法に比べ、駆動能力の調整、つまり駆動能力の最適化に要する時間を短縮することができる。

（第３実施形態）
以下、第３実施形態について図７および図８を参照して説明する。
所定の駆動能力でスイッチング素子が駆動されている場合、電源電圧が変動すると、その変動に応じてサージ電圧も変動する。具体的には、駆動能力、つまりゲート抵抗Ｒ２の抵抗値が一定であれば、電源電圧が増加するとサージ電圧のピークが上昇し、電源電圧が減少するとサージ電圧のピークが低下する。電源電圧は、直流電源８の電圧のことであり、スイッチング素子がオフされる期間におけるスイッチング素子のドレイン・ソース間電圧ＶDSに相当する。なお、以下では、電源電圧のことをオフ電圧とも呼ぶ。

駆動能力が最適化された状態においてサージ電圧が上昇すると、素子耐圧を超える電圧がスイッチング素子の主端子に印加される可能性が生じる。例えば、図７に示すように、オフ電圧が５００Ｖのときに駆動能力が最適化された状態においてオフ電圧が６００Ｖに変化すると、サージ電圧のピークは素子耐圧を超えてしまう。

また、駆動能力が最適化された状態においてサージ電圧が低下すると、駆動能力を必要以上に低く設定していることになり、その分だけスイッチング損失が増加することになる。例えば、図７に示すように、オフ電圧が５００Ｖのときに駆動能力が最適化された状態においてオフ電圧が４００Ｖに変化すると、サージ電圧のピークは素子耐圧よりも大幅に低くなり、駆動能力の最適化により本来低減できていたスイッチング損失を低減することができなくなってしまう。

本実施形態では、上述したようなオフ電圧の変動に起因する問題への対策が施されている。図８に示すように、本実施形態のゲート駆動回路３１は、第１実施形態のゲート駆動回路１に対し、電圧検出部に相当するオフ電圧検出部３２が追加されている点、駆動能力演算部１１に代えて駆動能力演算部３３を備えている点などが異なる。

オフ電圧検出部３２の入力ノードは、ピーク電圧検出部１０が備える分圧回路１５のノードＮ３に接続されている。オフ電圧検出部３２は、分圧回路１５による分圧電圧ＶDIVに基づいてオフ電圧を検出し、その検出値を表す検出信号Ｓｖを出力する。検出信号Ｓｖは、駆動能力演算部３３が備える制御部３４に与えられる。

駆動能力演算部２３は、第１実施形態の駆動能力演算部１１と同様の制御に加え、検出信号Ｓｖが表すオフ電圧の検出値に基づいて駆動能力の変更量を調整する制御を行う。具体的には、駆動能力演算部３３は、次のような制御を実行する。すなわち、駆動能力演算部３３は、前回のＰＷＭ周期において設定した駆動部９の駆動能力、つまりゲート抵抗Ｒ２の抵抗値、前回のＰＷＭ周期におけるサージ電圧のピークの検出値、前回のＰＷＭ周期におけるオフ電圧の検出値などを記憶する。

そして、駆動能力演算部３３は、オフ電圧の検出値に基づいて駆動部９の駆動能力を調整する。例えば、図７に示すように、オフ電圧が５００Ｖのときに駆動能力が最適化された状態において、オフ電圧の検出値が６００Ｖに変化した場合、素子耐圧を超える電圧がスイッチング素子６の主端子に印加されるおそれがある。

そこで、このような場合、駆動能力演算部３３は、ゲート抵抗Ｒ２の抵抗値を高くするように駆動部９の駆動能力を調整する。具体的には、駆動能力演算部３３は、図７において矢印Ａ３１として示すように、ゲート抵抗Ｒ２の抵抗値を、オフ電圧が５００Ｖのときに最適な値Ｒｅからオフ電圧が６００Ｖのときに最適な値Ｒｆへと変更するように駆動部９の駆動能力を調整する。これにより、オフ電圧の変化後も、サージ電圧のピークを素子耐圧に近いぎりぎりの値とすることができる。

また、図７に示すように、オフ電圧が５００Ｖのときに駆動能力が最適化された状態において、オフ電圧の検出値が４００Ｖに変化した場合、サージ電圧のピークが素子耐圧よりも大幅に低くなるおそれがある。

そこで、このような場合、駆動能力演算部３３は、ゲート抵抗Ｒ２の抵抗値を低くするように駆動部９の駆動能力を調整する。具体的には、駆動能力演算部３３は、図７において矢印Ａ３２として示すように、ゲート抵抗Ｒ２の抵抗値を、オフ電圧が５００Ｖのときに最適な値Ｒｅからオフ電圧が４００Ｖのときに最適な値Ｒｄへと変更するように駆動部９の駆動能力を調整する。これにより、オフ電圧の変化後も、サージ電圧のピークを素子耐圧に近いぎりぎりの値とすることができる。

以上説明したように、本実施形態のゲート駆動回路３１が備える駆動能力演算部３３は、オフ電圧検出部３２によるオフ電圧の検出値に基づいて駆動能力の変更量を調整するようになっているため、オフ電圧が変動した場合でも、その変動をも考慮したうえで駆動部９の駆動能力を最適化することができる。したがって、本実施形態によれば、オフ電圧の変動にかかわらず、スイッチング損失の低減およびサージ電圧の抑制を両立させることができる。

この場合、ピーク電圧検出部１０およびオフ電圧検出部３２は、スイッチング素子６の主端子の電圧が与えられる同一の端子Ｐ１の電圧に基づいて、ピーク電圧およびオフ電圧を検出する構成となっている。つまり、オフ電圧検出部３２は、ピーク電圧検出部１０によるピーク電圧の検出のために元々設けられている端子Ｐ１および分圧回路１５を共用することで、オフ電圧を検出する構成となっている。したがって、本実施形態の構成によれば、オフ電圧検出部３２によるオフ電圧の検出ために専用の構成を設ける構成に比べ、ゲート駆動回路３１の小型化に寄与することができるという効果が得られる。

駆動能力演算部３３による駆動能力の調整手法は、次のように変更することができる。すなわち、駆動能力演算部３３は、オフ電圧の検出値が所定の下限判定値以下である場合、駆動部９の駆動能力を最大の能力に固定する。なお、下限判定値は、駆動部９の駆動能力を最大にしたとしても、サージ電圧のピークが素子耐圧を超えることがないようなオフ電圧の値に設定されている。そして、駆動能力演算部３３は、オフ電圧の検出値が下限判定値を超える場合、前述した調整手法と同様にオフ電圧の検出値に基づいて駆動部９の駆動能力を調整する。

このような変形例によれば、オフ電圧が下限判定値以下である場合には、速やかに、駆動部９の駆動能力が最大の能力に固定される。この場合、駆動部９の駆動能力は最大であるとともにサージ電圧のピークが素子耐圧を超えることがない。つまり、上記変形例によれば、オフ電圧が下限判定値以下である場合、直ちに駆動部９の駆動能力が最適化される。したがって、上記変形例によれば、常にオフ電圧の検出値に基づいて駆動能力を調整する調整手法に比べ、駆動能力の調整、つまり駆動能力の最適化に要する時間を短縮することができる。

（第４実施形態）
以下、第４実施形態について図９を参照して説明する。
一般に、スイッチング素子の素子耐圧は、そのスイッチング素子の温度である素子温度に依存する。具体的には、素子温度が高くなるほど素子耐圧は高くなり、素子温度が低くなるほど素子耐圧は低くなる。そのため、所定の素子温度のときに駆動能力が最適化された状態において素子温度が低下する方向に変化すると、サージ電圧のピークが素子耐圧を超えるおそれがある。

また、所定の素子温度のときに駆動能力が最適化された状態において素子温度が上昇する方向に変化すると、サージ電圧のピークが素子耐圧よりも大幅に低くなり、駆動能力の最適化により本来低減できていたスイッチング損失を低減することができなくなるおそれがある。

本実施形態では、上述したような素子温度の変動に起因する問題への対策が施されている。図９に示すように、本実施形態のゲート駆動回路４１は、第１実施形態のゲート駆動回路１に対し、温度検出部４２が追加されている点、駆動能力演算部１１に代えて駆動能力演算部４３を備えている点などが異なる。また、ゲート駆動回路４１の駆動対象となるスイッチング素子４４は、感温ダイオードであるダイオードＤ４１を備えている。

温度検出部４２の入力ノードは、ダイオードＤ４１のアノードに接続されている。温度検出部４２は、ダイオードＤ４１の端子電圧の変化に基づいて、スイッチング素子４４の素子温度を検出し、その検出値を表す検出信号Ｓｔを出力する。検出信号Ｓｔは、駆動能力演算部４３が備える指令生成部４５に与えられる。

駆動能力演算部４３は、第１実施形態の駆動能力演算部１１と同様の制御に加え、検出信号Ｓｔが表す素子温度の検出値に基づいて駆動能力の変更量を調整する制御を行う。具体的には、駆動能力演算部４３は、次のような制御を実行する。すなわち、駆動能力演算部４３は、前回のＰＷＭ周期において設定した駆動部９の駆動能力、つまりゲート抵抗Ｒ２の抵抗値、前回のＰＷＭ周期におけるサージ電圧のピークの検出値、前回のＰＷＭ周期における素子温度の検出値などを記憶する。

そして、駆動能力演算部４３は、素子温度の検出値に基づいて駆動部９の駆動能力を調整する。例えば、素子温度が所定の第１温度のときに駆動能力が最適化された状態において、素子温度が第１温度よりも低い第２温度に変化した場合、素子耐圧を超える電圧がスイッチング素子４４の主端子に印加されるおそれがある。そこで、このような場合、駆動能力演算部４３は、指令生成部４５から出力されるサージ許容電圧に対応した指令電圧Ｖａを低くするように変更する。これにより、素子温度の変化後も、サージ電圧のピークを素子耐圧に近いぎりぎりの値とすることができる。

また、第１温度のときに駆動能力が最適化された状態において、素子温度が第１温度よりも高い第３温度に変化した場合、サージ電圧のピークが素子耐圧よりも大幅に低くなるおそれがある。そこで、このような場合、駆動能力演算部４３は、指令生成部４５から出力される指令電圧Ｖａを高くするように変更する。これにより、素子温度の変化後も、サージ電圧のピークを素子耐圧に近いぎりぎりの値とすることができる。

以上説明したように、本実施形態のゲート駆動回路４１が備える駆動能力演算部４３は、温度検出部４２による素子温度の検出値に基づいて駆動能力の変更量を調整するようになっているため、素子温度が変動した場合でも、その変動をも考慮したうえで駆動部９の駆動能力を最適化することができる。したがって、本実施形態によれば、素子温度の変動にかかわらず、スイッチング損失の低減およびサージ電圧の抑制を両立させることができる。

（第５実施形態）
以下、第５実施形態について図１０を参照して説明する。
第２、第３および第４実施形態において説明したゲート駆動回路２１、３１および４１は、互いに組み合わせることが可能である。そこで、本実施形態では、ゲート駆動回路２１、３１および４１を全て組み合わせた構成について説明する。

図１０に示すように、本実施形態のゲート駆動回路５１は、第１実施形態のゲート駆動回路１に対し、第２実施形態と同様の電流検出部２２、第３実施形態と同様のオフ電圧検出部３２および第４実施形態と同様の温度検出部４２が追加されている点、駆動能力演算部１１に代えて駆動能力演算部５２を備えている点などが異なる。また、ゲート駆動回路５１の駆動対象となるスイッチング素子５３は、第２実施形態のスイッチング素子２４と同様にメインセルとセンスセルを備えた構成であり、且つ第４実施形態のスイッチング素子４４と同様のダイオードＤ４１を備えた構成となっている。

電流検出部２２から出力される検出信号Ｓｉおよびオフ電圧検出部３２から出力される検出信号Ｓｖは、駆動能力演算部５２が備える制御部５４に与えられる。また、温度検出部４２から出力される検出信号Ｓｔは、駆動能力演算部５２が備える指令生成部５５に与えられる。駆動能力演算部５２は、第１実施形態の駆動能力演算部１１と同様の制御に加え、検出信号Ｓｉが表す負荷電流の検出値、検出信号Ｓｖが表すオフ電圧の検出値および検出信号Ｓｔが表す素子温度の検出値に基づいて駆動能力の変更量を調整する制御を行う。

以上説明したように、本実施形態のゲート駆動回路５１が備える駆動能力演算部５２は、負荷電流、オフ電圧および素子温度の各検出値に基づいて駆動能力の変更量を調整するようになっているため、負荷電流、オフ電圧および素子温度が変動した場合でも、その変動をも考慮したうえで駆動部９の駆動能力を最適化することができる。したがって、本実施形態によれば、負荷電流、オフ電圧および素子温度の変動にかかわらず、スイッチング損失の低減およびサージ電圧の抑制を両立させることができる。

（第６実施形態）
以下、第６実施形態について図１１および図１２を参照して説明する。
図１１に示すインバータ６１は、例えば車載のバッテリである直流電源６２から供給される直流電圧を、例えばＵ相、Ｖ相およびＷ相の３相交流電圧に変換してモータジェネレータ６３へと出力する３相インバータである。インバータ６１は、３相のハーフブリッジ回路６４ｕ、６４ｖ、６４ｗを備えている。

ハーフブリッジ回路６４ｕは、例えばＩＧＢＴであるスイッチング素子６５、６６を備えている。スイッチング素子６５、６６の相互接続ノードＮｕは、３相インバータ６１のＵ相の出力端子として、モータジェネレータ６３のＵ相端子に接続されている。ハーフブリッジ回路６４ｖは、例えばＩＧＢＴであるスイッチング素子６７、６８を備えている。スイッチング素子６７、６８の相互接続ノードＮｖは、３相インバータ６１のＶ相の出力端子として、モータジェネレータ６３のＶ相端子に接続されている。

ハーフブリッジ回路６４ｗは、例えばＩＧＢＴであるスイッチング素子６９、７０を備えている。スイッチング素子６９、７０の相互接続ノードＮｗは、３相インバータ６１のＷ相の出力端子として、モータジェネレータ６３のＷ相端子に接続されている。なお、図１１において、破線で示すインダクタＬｐ１～Ｌｐ１２は、直流電源６２からスイッチング素子６５～７０へと至る配線経路における寄生のインダクタである。

ゲート駆動回路７１、７２、７３は、ハイサイド側のスイッチング素子６５、６７、６９のそれぞれを駆動する。ゲート駆動回路７４、７５、７６は、ロウサイド側のスイッチング素子６６、６８、７０のそれぞれを駆動する。

ゲート駆動回路７１～７６の基本的な構成としては、上記各実施形態で説明したゲート駆動回路の構成うちのいずれかを採用することができる。なお、以下では、ゲート駆動回路７１～７６の基本的な構成として、第１実施形態のゲート駆動回路１の構成を採用した場合を例に説明する。

本実施形態のゲート駆動回路７１～７６では、許容値に相当するサージ許容電圧の考え方が、上記各実施形態とは異なっている。すなわち、インバータ６１において、スイッチング素子６５～７０には、他相と共通の寄生インダクタ、つまりインダクタＬｐ１～Ｌｐ１２のうち他相と共通の配線経路に介在するインダクタの影響により、各スイッチング素子６５～７０のオンオフのタイミング次第では、他相で発生するサージ電圧が重畳することがある。なお、以下では、自相で発生するサージ電圧のことを自相サージ電圧と呼ぶとともに、他相で発生するサージ電圧のことを他相サージ電圧と呼ぶこととする。

つまり、図１２に示すように、スイッチング素子６５～７０に印加されるサージ電圧のピークは、電源電圧に対して自相サージ電圧および他相サージ電圧の重畳電圧が加えられた電圧となる可能性がある。そこで、本実施形態では、サージ許容電圧は、電源電圧に対して自相サージ電圧の想定される最大値および他相サージ電圧の重畳電圧の想定される最大値を加えた電圧がスイッチング素子６５～７０の素子耐圧を超えないような値に設定される。

また、この場合、３つの相毎で寄生インダクタによる影響が異なることから、他相サージ電圧の重畳電圧は、スイッチング素子６５～７０のそれぞれで互いに異なる電圧となる。そのため、上記サージ許容電圧は、駆動対象となるスイッチング素子毎に個別に定められるようになっている。本実施形態では、このようにして定められるサージ許容電圧に対応した指令電圧Ｖａが生成されるようになっている。

以上説明したように、本実施形態のゲート駆動回路７１～７６は、インバータ６１を構成するスイッチング素子６５～７０を駆動対象としており、サージ許容電圧が、自相サージ電圧だけでなく他相サージ電圧の重畳電圧をも考慮した値に設定されている。したがって、本実施形態によれば、仮に他相サージ電圧が重畳した場合でも、素子耐圧を超える電圧がスイッチング素子６５～７０の主端子間、つまりコレクタ・エミッタ間に印加されることが確実に防止される。

（第７実施形態）
以下、第７実施形態について図１３を参照して説明する。
第６実施形態のゲート駆動回路７１～７６では、他相サージ電圧の重畳電圧の想定される最大値を考慮して、サージ許容電圧、ひいては指令電圧Ｖａが生成されるようになっていた。しかし、実際には、他相サージ電圧の重畳電圧としては、毎回最大値となることはなく、最大値よりも低い電圧となることがほとんどである。したがって、このようなサージ許容電圧の設定手法では、マージンが過剰に確保されることになり、駆動能力の最適化という観点において改善の余地がある。

そこで、図１３に示すように、本実施形態のインバータ８１は、第６実施形態のインバータ６１に対し、ゲート駆動回路７１～７６に代えてゲート駆動回路８２～８７を備えている。ゲート駆動回路８２～８７は、互いに通信、より具体的には絶縁通信を行うことが可能な構成となっている。ゲート駆動回路８２～８７は、このような通信を介して、自回路の能力指令信号Ｓｂを他のゲート駆動回路へと送信するとともに、他のゲート駆動回路の能力指令信号Ｓｂを受信するようになっている。

この場合、能力指令信号Ｓｂは、ゲート駆動回路において設定されている駆動部の駆動能力に関する駆動能力情報に相当する。ゲート駆動回路８２～８７が備える駆動能力演算部１１の指令生成部１７は、他のゲート駆動回路から送信された能力指令信号Ｓｂに基づいて許容値に相当する指令電圧Ｖａを生成する。

具体的には、指令生成部１７は、他のゲート駆動回路から送信された能力指令信号Ｓｂに基づいて、現状の他のゲート駆動回路の駆動状況、ひいては他相サージ電圧の大きさを推定する。そして、指令生成部１７は、このようにして推定した現状の他相サージ電圧の大きさを考慮してサージ許容電圧、ひいては指令電圧Ｖａを生成する。

以上説明したように、本実施形態のゲート駆動回路８２～８７が備える駆動能力演算部１１の指令生成部１７は、他のゲート駆動回路から他のゲート駆動回路において設定されている駆動部の駆動能力に関する駆動能力情報に相当する能力指令信号Ｓｂを取得する。そして、指令生成部１７は、その取得した能力指令信号Ｓｂに基づいてサージ許容電圧、ひいては指令電圧Ｖａを生成する。このようにすれば、マージンが過剰に確保されることがなくなり、他相のサージ電圧が重畳した場合にスイッチング素子６５～７０の主端子間に素子耐圧を超える電圧が印加されることを確実に防止しつつ、駆動部の駆動能力を最適化することができる。

（第８実施形態）
以下、第８実施形態について図１４を参照して説明する。
図１４に示すゲート駆動回路９１は、第５実施形態のゲート駆動回路５１に対し、駆動能力演算部５２に代えて駆動能力演算部９２を備えている点などが異なる。駆動能力演算部９２は、駆動能力演算部５２に対し、制御部５４に代えて記憶部９３および制御部９４を備えている点が異なる。

記憶部９３は、スイッチング素子５３に流れる負荷電流、スイッチング素子５３がオフされる期間におけるスイッチング素子５３のドレイン・ソース間電圧ＶDSに相当するオフ電圧およびスイッチング素子５３の温度と、駆動部９の駆動能力の最適値、つまりゲート抵抗Ｒ２の最適な抵抗値と、が対応付けられたマップが記憶されている。なお、このようなマップは、予め実験やシミュレーションなどを行うことにより作成することができる。

この場合、制御部９４には、電流検出部２２から出力される検出信号Ｓｉ、オフ電圧検出部３２から出力される検出信号Ｓｖおよび温度検出部４２から出力される検出信号Ｓｔが与えられている。なお、検出信号Ｓｔは、第５実施形態と同様、指令生成部５５にも与えられている。制御部９４は、検出信号Ｓｉが表す負荷電流の検出値、検出信号Ｓｖが表すオフ電圧の検出値および検出信号Ｓｔが表す温度の検出値と、記憶部９３に記憶されたマップの内容とに基づいて駆動部９の駆動能力を決定する。そして、制御部９４は、その決定した駆動能力に応じた能力設定信号Ｓｂを生成し、駆動部９へと出力する。

また、制御部９４は、サージ電圧のピークの検出値と指令値との差に相当する偏差ΔＶに基づいて、記憶部９３に記憶されたマップをアップデートする。具体的には、制御部９４は、偏差ΔＶが次第に小さくなるように記憶部９３に記憶されたマップの内容を更新するようになっている。

以上説明したように、本実施形態のゲート駆動回路９１が備える駆動能力演算部９２は、マップ制御を行うことにより、駆動部９の駆動能力を設定するようになっている。このような構成によっても、上記各実施形態と同様、スイッチング損失を増加させることなくサージ電圧を抑制することができる。

ただし、予め記憶部９３に記憶される初期のマップを、回路素子のばらつきなども考慮した内容とすることは難しい。そのため、このような初期のマップに基づく駆動能力の設定では、駆動能力が最適なものとならない可能性がある。駆動能力が最適ではない場合、サージ電圧のピークの検出値と指令値との差に相当する偏差ΔＶが所望するような値にまで小さくならない。

そこで、本実施形態では、駆動能力演算部９２の制御部９４は、偏差ΔＶが次第に小さくなるように記憶部９３に記憶されたマップの更新を行うようになっている。そして、制御部９４は、このようにアップデートされていくマップに基づいて駆動能力を決定する。このようにすれば、回路素子のばらつきなども考慮した駆動能力の最適化を実現することができる。

なお、記憶部９３に記憶されるマップは、負荷電流、オフ電圧および温度のうち少なくとも１つと、駆動部９の駆動能力の最適値と、が対応付けられたものであればよい。また、ゲート駆動回路９１は、必ずしも電流検出部２２、オフ電圧検出部３２および温度検出部４２の全てを備える必要はない。

例えば、記憶部９３に記憶されたマップが負荷電流、オフ電圧および温度のうちのいずれか１つと駆動能力の最適値とが対応付けられたものである場合、ゲート駆動回路９１は、電流検出部２２、オフ電圧検出部３２および温度検出部４２のうち、そのいずれか１つを検出するための構成を備えていればよい。また、記憶部９３に記憶されたマップが負荷電流、オフ電圧および温度のうちいずれか２つと駆動能力の最適値とが対応付けられたものである場合、ゲート駆動回路９１は、電流検出部２２、オフ電圧検出部３２および温度検出部４２のうち、そのいずれか２つを検出するための構成を備えていればよい。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。

分圧回路１５を構成するキャパシタＣ１、Ｃ２は、所望する比精度が得られるようであれば、同一の半導体チップ上に形成されていなくともよい。
ピーク電圧検出部１０の具体的な構成としては、図２に示した構成に限らずともよく、所望する検出電圧ＶPHの精度が得られるようであれば、例えばダイオードおよびキャパシタから構成されるピークホールド回路を備えたものであってもよい。

駆動能力演算部１１などは、ＰＷＭ周期毎に偏差ΔＶを求めるようになっていたが、ＰＷＭの複数周期に一度偏差ΔＶを求めるようにしてもよい。
ゲート駆動回路１などの駆動対象となるスイッチング素子としては、パワーＭＯＳＦＥＴであるスイッチング素子６などに限らずともよく、例えばＩＧＢＴなど、種々のパワー素子、つまりパワーデバイスを駆動対象とすることができる。

電流検出部２２は、センスセルに流れる電流に基づいて負荷電流を検出する構成に限らずともよく、例えば主たる通電経路に直列に挿入されたシャント抵抗の端子電圧に基づいて負荷電流を検出する構成など、その具体的な構成は適宜変更可能である。
オフ電圧検出部３２は、ピーク電圧検出部１０の分圧回路１５などを共用してオフ電圧を検出する構成に限らずともよく、例えば専用の分圧回路などを用いてオフ電圧を検出する構成など、その具体的な構成は適宜変更可能である。
温度検出部４２は、ダイオードＤ４１の端子電圧に基づいて素子温度を検出する構成に限らずともよく、例えば専用の温度センサを用いて素子温度を検出する構成など、その具体的な構成は適宜変更可能である。

上記各実施形態では、駆動部９の駆動能力を設定するための具体的な手法として、ゲート抵抗Ｒ２の抵抗値の変更による手法を例示したが、駆動能力の設定手法は、様々な手法を採用することができる。例えば、駆動部９がスイッチング素子６のゲートを定電流駆動する構成である場合、つまりゲート定電流駆動方式である場合、ゲート電流の値を変更することで駆動能力を設定する手法、駆動電圧の値を変更することで駆動能力を設定する手法などを採用することができる。

また、ゲート抵抗値の変更による駆動能力の設定手法としては、上記各実施形態で例示したゲート抵抗Ｒ２の抵抗値を変更する手法だけでなく、次のような手法を採用することができる。すなわち、プリドライバ段のトランジスタのゲート電圧値を変更することによってスイッチＳ２のオン抵抗の値を変更し、これによりゲート抵抗値の変更、ひいては駆動部９の駆動能力を設定するようにしてもよい。また、プリドライバ段のトランジスタを複数並列接続した構成としたうえで、駆動するトランジスタを適宜選択することによりゲート抵抗値の変更、ひいては駆動部９の駆動能力を設定するようにしてもよい。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

１、２１、３１、４１、５１、７１～７６、８２～８７、９１…ゲート駆動回路、６、２４、４４、５３、６５～７０…スイッチング素子、９…駆動部、１０…ピーク電圧検出部、１１、２３、３３、４３、５２、９２…駆動能力演算部、１５…分圧回路、１６…検出回路、２２…電流検出部、３２…オフ電圧検出部、４２…温度検出部、６４ｕ、６４ｖ、６４ｗ…ハーフブリッジ回路、９３…記憶部、Ｃ１、Ｃ２、Ｃ１１、Ｃ１２…キャパシタ、Ｓ１１、Ｓ１２…スイッチ。

Claims (12)

1. スイッチング素子（６、２４、４４、５３、６５～７０）のゲートを駆動する駆動部（９）と、
   前記スイッチング素子のターンオフ時における前記スイッチング素子の主端子のピーク電圧を検出するピーク電圧検出部（１０）と、
   前記ピーク電圧検出部によるピーク電圧の検出値と前記スイッチング素子の仕様に応じて定まる前記主端子の電圧の許容値との差を求め、その差が次第に小さくなるように前記駆動部の駆動能力を変更する駆動能力演算部（１１、２３、３３、４３、５２、９２）と、
   を備え、
   前記ピーク電圧検出部は、
   前記スイッチング素子の主端子の電圧を分圧する分圧回路（１５）と、
   前記分圧回路による分圧電圧を入力し、その入力電圧のピークを保持した電圧を出力するピークホールド回路（１６）と、
   を備え、
   前記分圧回路は、複数の容量（Ｃ１、Ｃ２）を直列接続した構成であり、それら容量は同一の半導体チップ上に形成されるゲート駆動回路。
2. 前記ピークホールド回路は、半導体集積回路として構成されており、
   前記分圧回路の複数の容量は、前記半導体集積回路上に形成される請求項１に記載のゲート駆動回路。
3. 前記ピークホールド回路は、
   ＯＰアンプ（ＯＰ１、ＯＰ２）および容量（Ｃ１１、Ｃ１２）を備え、負帰還の作用により前記入力電圧の最大値を前記容量に保持する構成であり、
   さらに、前記容量の電荷をリセットするためのリセットスイッチ（Ｓ１１、Ｓ１２）を備える請求項１または２に記載のゲート駆動回路。
4. スイッチング素子（６、２４、４４、５３、６５～７０）のゲートを駆動する駆動部（９）と、
   前記スイッチング素子のターンオフ時における前記スイッチング素子の主端子のピーク電圧を検出するピーク電圧検出部（１０）と、
   前記ピーク電圧検出部によるピーク電圧の検出値と前記スイッチング素子の仕様に応じて定まる前記主端子の電圧の許容値との差を求め、その差が次第に小さくなるように前記駆動部の駆動能力を変更する駆動能力演算部（１１、２３、３３、４３、５２、９２）と、
   前記スイッチング素子に流れる負荷電流を検出する電流検出部（２２）と、
   を備え、
   前記駆動能力演算部（２３、５２）は、次回の前記スイッチング素子の駆動周期のターンオフ直前において前記電流検出部により検出される前記負荷電流の検出値に基づいて前記駆動能力の変更量を調整し、
   前記スイッチング素子（２４、５３）は、メインセルおよびセンスセルを備え、
   前記電流検出部は、前記センスセルに流れる電流に基づいて前記負荷電流を検出するゲート駆動回路。
5. 前記駆動能力演算部は、前記負荷電流の検出値が所定の下限判定値以下である場合、前記駆動能力を最大とする請求項４に記載のゲート駆動回路。
6. スイッチング素子（６、２４、４４、５３、６５～７０）のゲートを駆動する駆動部（９）と、
   前記スイッチング素子のターンオフ時における前記スイッチング素子の主端子のピーク電圧を検出するピーク電圧検出部（１０）と、
   前記ピーク電圧検出部によるピーク電圧の検出値と前記スイッチング素子の仕様に応じて定まる前記主端子の電圧の許容値との差を求め、その差が次第に小さくなるように前記駆動部の駆動能力を変更する駆動能力演算部（１１、２３、３３、４３、５２、９２）と、
   を備え、
   駆動対象となる前記スイッチング素子は、複数相のハーフブリッジ回路（６４ｕ、６４ｖ、６４ｗ）を構成する複数のスイッチング素子（６５～７０）のいずれかであり、
   前記許容値は、駆動対象となる前記スイッチング素子毎に個別に定められ、
   前記駆動能力演算部は、前記複数のスイッチング素子のうちいずれかを駆動する他の前記ゲート駆動回路から前記他のゲート駆動回路において設定されている前記駆動部の駆動能力に関する駆動能力情報を取得し、
   前記許容値は、前記駆動能力情報に基づいて定められるゲート駆動回路。
7. 前記駆動能力演算部は、前記スイッチング素子の駆動周期毎または複数の前記駆動周期毎に前記差を求め、所定の前記駆動周期における前記駆動部の駆動能力を、その所定の前記駆動周期より前の前記駆動周期において求めた前記差に基づいて変更する請求項１から６のいずれか一項に記載のゲート駆動回路。
8. さらに、前記スイッチング素子のターンオフ時に前記スイッチング素子の主端子に印加される電源電圧を検出する電圧検出部（３２）を備え、
   前記駆動能力演算部（３３、５２）は、前記電圧検出部により検出される前記電源電圧の検出値に基づいて前記駆動能力の変更量を調整する請求項１から７のいずれか一項に記載のゲート駆動回路。
9. 前記ピーク電圧検出部および前記電圧検出部は、前記スイッチング素子の主端子の電圧が与えられる同一の端子（Ｐ１）の電圧に基づいて、前記ピーク電圧および前記電源電圧を検出する請求項８に記載のゲート駆動回路。
10. 前記駆動能力演算部は、前記電源電圧の検出値が所定の下限判定値以下である場合、前記駆動能力を最大とする請求項８または９に記載のゲート駆動回路。
11. さらに、前記スイッチング素子の温度を検出する温度検出部（４２）を備え、
    前記駆動能力演算部（４３、５２）は、前記温度検出部により検出される前記スイッチング素子の温度の検出値に基づいて前記駆動能力の変更量を調整する請求項１から１０のいずれか一項に記載のゲート駆動回路。
12. 前記駆動能力演算部（９２）は、
    前記スイッチング素子に流れる負荷電流、前記スイッチング素子のターンオフ時に前記スイッチング素子の主端子に印加される電源電圧および前記スイッチング素子の温度のうち少なくとも１つと、前記駆動部の駆動能力の最適値と、が対応付けられたマップが記憶された記憶部（９３）を備え、
    前記ピーク電圧の検出値と前記許容値との差が次第に小さくなるように前記記憶部に記憶された前記マップの更新を行い、
    前記マップに基づいて前記駆動能力を決定する請求項１から１１のいずれか一項に記載のゲート駆動回路。

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