JP6970170B2 - Clock recovery circuit, waveform observation device, clock recovery method and waveform observation method - Google Patents
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Description
本発明は、入力信号から該入力信号の波形観測に用いるクロック信号を再生する機能を有するクロック再生回路、波形観測装置、クロック再生方法及び波形観測方法に関する。 The present invention relates to a clock reproduction circuit, a waveform observation device, a clock reproduction method and a waveform observation method having a function of reproducing a clock signal used for observing the waveform of the input signal from the input signal.
例えば、光トランシーバや光インターフェースなどの光デバイス（若しくは、光モジュール）の検査段階で使用する測定系として、図８に示すように、サンプリングオシロスコープ６０を用いたシステム構成が知られている。
For example, as a measurement system used in an inspection stage of an optical device (or an optical module) such as an optical transceiver or an optical interface, a system configuration using a
図８において、被試験対象物（Device Under Test：ＤＵＴ）７０は、例えば光トランシーバであり、評価ボード７０Ａに装着（接続）して用いられる。図８に示すシステム構成において、信号発生装置（Pulse Pattern Generator：ＰＰＧ）６５は、ＤＵＴ７０に対してデータ信号を送出するとともに、サンプリングオシロスコープ６０に対してクロック信号を送出する。ＤＵＴ７０は、ＰＰＧ６５からのデータ信号を入力し、そのデータ信号を光信号でサンプリングオシロスコープ６０へ出力する。サンプリングオシロスコープ６０は、ＰＰＧ６５から入力するクロック信号に基づきトリガ生成部６２でトリガ信号を生成し、該トリガ信号に応じたサンプリングタイミングでサンプラー６１がデータ信号をサンプリングして波形観測を行うようになっている。
In FIG. 8, the device under test (DUT) 70 is, for example, an optical transceiver, and is used by being mounted (connected) to the
上記システム構成において、ＤＵＴ７０が送出するデータ信号がＰＰＧ６５のクロック信号と同期しないものがある。具体的な例を挙げると、これまでは１００ＧＨｚまではＰＰＧ６５（ホスト側）とＤＵＴ７０（受信側）が同期していたものが、近年、４００ＧＨｚ（ＰＡＭ４信号）を扱う状況に至ってホスト側と受信側とが同期しない事態が生じ、クロックリカバリーが必要になっていた。
In the above system configuration, the data signal transmitted by the
クロックリカバリー機能を有する従来のクロック再生装置としては、位相比較器が入力信号と再生クロック信号の位相差を検出すると、分解能が異なる２つの補正値のいずれかによりディジタル制御発振器で発振される再生クロックの位相をシフトさせることで、再生クロック信号の位相を入力信号の位相に合わせる閉ループ制御技術が特許文献１に提案されている（段落０００８〜００１１、図１参照）。 As a conventional clock reproduction device having a clock recovery function, when the phase comparator detects the phase difference between the input signal and the reproduction clock signal, the reproduction clock is oscillated by a digitally controlled oscillator by one of two correction values having different resolutions. A closed loop control technique for matching the phase of the reproduction clock signal with the phase of the input signal by shifting the phase of the above is proposed in Patent Document 1 (see paragraphs 0008 to 0011, FIG. 1).
ところで、光デバイスの検査段階（図８参照）においては、それぞれ伝送レートが異なる信号を受け渡す多種類の光デバイスが波形観測対象（ＤＵＴ７０）として用いられるのが一般的である。 By the way, in the inspection stage of an optical device (see FIG. 8), it is general that many kinds of optical devices that pass signals having different transmission rates are used as waveform observation targets (DUT70).
このため、サンプリングオシロスコープ６０と併用するクロックリカバリー回路についても、伝送レートが異なるＤＵＴ７０を繋ぎかえて（交換して）、該ＤＵＴ７０からの入力信号の伝送レートに対応するクロック信号を再生できることが望まれている。
Therefore, it is desired that the clock recovery circuit used together with the
また、光デバイスの生産現場では、生産性向上の観点から、サンプリングオシロスコープ６０による光デバイス１個当たりの波形観測時間をできる限り短縮することが求められている。
Further, at the production site of an optical device, from the viewpoint of improving productivity, it is required to shorten the waveform observation time per optical device by the
上述した要求に対し、特許文献１に記載の従来のクロック再生回路は、既知の伝送レートの信号を入力してそのレートに対応した周波数のクロック信号を再生することが前提であって、伝送レートが異なるＤＵＴ７０を交換して、交換後のＤＵＴ７０が個々に出力するそれぞれ異なる伝送レートの信号を選択的に入力し、その都度、その信号の伝送レートに対応した周波数を有するクロック信号を再生することはできなかった。
In response to the above-mentioned requirements, the conventional clock reproduction circuit described in
一方で、任意の伝送レートを有する信号を入力し、該入力信号の伝送レートに合致する周波数を有するクロック信号の再生を可能にする従来のクロック再生回路としては、例えば、入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器と、入力信号とクロック信号との位相差信号を検出し、該位相差信号に応じた電圧をＶＣＯに入力する位相比較器とを有するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）を備え、ＰＬＬがロック状態となるまで、所定の電圧範囲内から網羅的に制御電圧（位相補正値）を順次設定（掃引制御）し、該設定された位相補正値に基づいて、位相比較器に入力するクロック信号の位相を順次シフトさせる動作を繰り返してクロック信号を入力信号に同期させるものがあった。 On the other hand, as a conventional clock reproduction circuit that inputs a signal having an arbitrary transmission rate and enables reproduction of a clock signal having a frequency matching the transmission rate of the input signal, for example, oscillation according to an input voltage. PLL (Phase-) having a voltage control oscillator that outputs a clock signal having a frequency and a phase comparator that detects a phase difference signal between an input signal and a clock signal and inputs a voltage corresponding to the phase difference signal to the VCO. Locked Loop) is provided, and the control voltage (phase correction value) is comprehensively and sequentially set (sweep control) from within a predetermined voltage range until the PLL is locked, and based on the set phase correction value, the control voltage (phase correction value) is sequentially set (sweep control). In some cases, the clock signal is synchronized with the input signal by repeating the operation of sequentially shifting the phase of the clock signal input to the phase comparator.
しかしながら、この従来のクロック再生回路では、任意の伝送レートを有する信号の入力に際して、その信号が初めて入力された信号であるかどうかに拘わらず、毎回、同様の変動パターンで制御電圧の掃引制御を繰り返し実施するため、任意の伝送レートを有する信号を入力したときのロック時間が長くならざるを得なかった。 However, in this conventional clock reproduction circuit, when a signal having an arbitrary transmission rate is input, the sweep control of the control voltage is performed with the same fluctuation pattern every time regardless of whether the signal is the first input signal or not. Since it is repeated, the lock time has to be long when a signal having an arbitrary transmission rate is input.
結局、従来のクロック再生回路では、入力信号を出力する光デバイスなどの被測定対象物の１個当たりの波形観測に時間がネックとなり、被測定対象物の生産スループットの向上には繋げることができなかった。 After all, in the conventional clock reproduction circuit, the time becomes a bottleneck in observing the waveform of each object to be measured such as an optical device that outputs an input signal, which can lead to an improvement in the production throughput of the object to be measured. I didn't.
本発明は、このような従来の課題を解決するためになされたものであって、任意の伝送レートを有する信号が入力されたときのロック時間を短縮し、該信号の波形観測時間も短くすることが可能なクロック再生回路、波形観測装置、クロック再生方法及び波形観測方法を提供することを目的とする。 The present invention has been made to solve such a conventional problem, and shortens the lock time when a signal having an arbitrary transmission rate is input, and also shortens the waveform observation time of the signal. It is an object of the present invention to provide a clock reproduction circuit, a waveform observation device, a clock reproduction method, and a waveform observation method capable of capable.
上記課題を解決するために、本発明の請求項１に係るクロック再生回路は、入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に送出する位相比較手段（３ｃ）を有するＰＬＬ回路部（３ｅ）を備え、前記位相比較手段に入力する前記クロック信号の位相を順次シフトさせる位相シフト制御に用いる位相補正値の掃引制御を、前記ＰＬＬ回路部がロックするまで実施して前記クロック信号を前記入力信号に同期させるクロック再生回路であって、入力する信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な入力手段（９）と、前記入力信号に対して前記任意の伝送レートであることが関連付けられている場合、前記位相補正値の掃引制御に基づく前記位相シフト制御により前記ＰＬＬ回路部がロックしたときのロック時電圧を格納手段（６ａ）に格納させる格納制御手段（５ｅ２）と、前記入力信号に対して再入力に係る信号であることが関連付けられている場合、前記位相シフト制御に用いる前記位相補正値として、前記格納手段に格納されている前記ロック時電圧を設定する位相補正制御手段（５ｅ、５ｅ３）と、を有することを特徴とする。
In order to solve the above problems, the clock reproduction circuit according to
この構成により、本発明の請求項１に係るクロック再生回路は、任意の伝送レートの信号を入力すると、位相補正値（制御電圧）の掃引を経て該信号に対応するロック時電圧が格納され、当該信号を再入力したときには、格納済みのロック時電圧を制御電圧として用いた位相シフト制御が開始される。このため、任意の伝送レートの信号の２回目以降の入力時には、毎回、ロック時間の大幅な短縮が可能となり、該信号の波形観測も短い時間で行えるようになる。
With this configuration, in the clock reproduction circuit according to
また、本発明の請求項２に係るクロック再生回路において、前記入力手段は、入力する信号に関連付けて該信号を識別する識別情報をさらに入力可能であり、前記格納制御手段は、前記ロック時電圧を前記識別情報に対応して格納させる構成としてもよい。
Further, in the clock reproduction circuit according to
この構成により、本発明の請求項２に係るクロック再生回路は、ロック時電圧の格納手段への格納、格納手段からの読出しを、識別情報をキーに円滑に行うことができ、ロック時間の短縮にも貢献する。
With this configuration, the clock recovery circuit according to
また、本発明の請求項３に係るクロック再生回路において、前記格納手段は、伝送レート欄に対応して位相制御値欄が設けられたテーブル形式の記憶手段で構成され、前記格納制御手段は、前記位相制御値欄に前記ロック時電圧を格納させるとともに、前記伝送レート欄に、前記ロック時電圧に対応する前記入力信号の伝送レートを、設定により格納させる構成としてもよい。
Further, in the clock reproduction circuit according to
この構成により、請求項３に係るクロック再生回路は、任意の伝送レートを有する信号の初回入力時に取得したロック時電圧を、テーブルを用いて容易に管理できる。また、規格レートに対応してロック時電圧を格納した位相補正制御テーブルが既に存在する場合、ロック時電圧に対応して伝送レートを設定した後は、該ロック時電圧対伝送レートの情報を位相補正制御テーブルに容易に移行できるようになる。
With this configuration, the clock recovery circuit according to
また、本発明の請求項４に係るクロック再生回路は、前記位相補正値の更新が必要か否かを判定し、更新が必要であると判定された前記位相補正値については、該位相補正値に対応する前記入力信号を再度入力したときの前記掃引制御で得られる新たなロック時電圧に更新する更新制御手段（５ｅ４）をさらに有する構成であってもよい。
Further, the clock recovery circuit according to
この構成により、請求項４に係るクロック再生回路は、使用環境での温度変化や経年変化によって、保存中の伝送レートに対するロック時電圧の関係が、ロックし難い関係に陥ることを回避することができる。
With this configuration, the clock recovery circuit according to
また、本発明の請求項５に係るクロック再生回路において、前記入力信号は、ＰＲＢＳパターンを有するＮＲＺ信号、及びＰＡＭ信号であってもよい。この構成により、請求項５に係るクロック再生回路は、ＰＲＢＳパターンを有するＮＲＺ信号、及びＰＡＭ信号を入力信号として短時間でロックを確立することができる。
Further, in the clock reproduction circuit according to
また、本発明の請求項６に係る波形観測装置は、入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に送出する位相比較手段（３ｃ）を有するＰＬＬ回路部（３ｅ）を備え、前記位相比較手段に入力する前記クロック信号の位相を順次シフトさせる位相シフト制御に用いる位相補正値の掃引制御を、前記ＰＬＬ回路部がロックするまで実施して前記クロック信号を前記入力信号に同期させるクロック再生回路（３）を含み、被測定対象物（５０）が出力する被測定信号を前記入力信号として前記クロック再生回路により再生される前記クロック信号に基づいて前記被測定信号の波形観測を行う波形観測装置であって、前記クロック再生回路は、入力する信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な入力手段（９）と、前記入力信号に対して前記任意の伝送レートであることが関連付けられている場合、前記位相補正値の掃引制御に基づく前記位相シフト制御により前記ＰＬＬ回路部がロックしたときのロック時電圧を格納手段（６ａ）に格納させる格納制御手段（５ｅ２）と、前記入力信号に対して再入力に係る信号であることが関連付けられている場合、前記位相シフト制御に用いる前記位相補正値として、前記格納手段に格納されている前記ロック時電圧を設定する位相補正制御手段（５ｅ、５ｅ３）と、を有することを特徴とする。
Further, the waveform observation apparatus according to
この構成により、請求項６に係る波形観測装置は、被測定対象物から任意の伝送レートの被測定信号を入力すると、クロック再生回路では、位相補正値（制御電圧）の掃引制御を経て該被測定信号に対応するＰＬＬ回路部のロック時電圧が格納され、当該信号を再入力したときには、格納済みのロック時電圧を制御電圧として用いた位相シフト制御が開始されるために、任意の伝送レートの被測定信号の２回目以降の入力時には、毎回、ロック時間の大幅な短縮が可能となる。これにより、任意の伝送レートの被測定信号を一度入力すれば、その後の入力時には被測定対象物１個当たりの波形観測時間を短縮し、該被測定対象物の生産スループットを向上させることが可能となる。 With this configuration, when the waveform observation device according to claim 6 inputs a signal to be measured at an arbitrary transmission rate from the object to be measured, the clock reproduction circuit performs sweep control of a phase correction value (control voltage) to be the subject. The locked voltage of the PLL circuit unit corresponding to the measurement signal is stored, and when the signal is re-input, the phase shift control using the stored locked voltage as the control voltage is started, so that an arbitrary transmission rate is used. The lock time can be significantly shortened each time the measured signal is input from the second time onward. As a result, once a signal to be measured at an arbitrary transmission rate is input, it is possible to shorten the waveform observation time per object to be measured and improve the production throughput of the object to be measured at the time of subsequent input. It becomes.
また、本発明の請求項７に係るクロック再生方法は、入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に送出する位相比較手段（３ｃ）を有するＰＬＬ回路部（３ｅ）を備え、前記位相比較手段に入力する前記クロック信号の位相を順次シフトさせる位相シフト制御に用いる位相補正値の掃引制御を、前記ＰＬＬ回路部がロックするまで実施して前記クロック信号を前記入力信号に同期させるクロック再生方法であって、入力する信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な入力ステップ（Ｓ１）と、前記入力信号に対して前記任意の伝送レートであることが関連付けられている場合、前記位相補正値の掃引制御に基づく前記位相シフト制御により前記ＰＬＬ回路部がロックしたときのロック時電圧を格納手段（６ａ）に格納させる格納制御ステップ（Ｓ７）と、前記入力信号に対して再入力に係る信号であることが関連付けられている場合、前記位相シフト制御に用いる前記位相補正値として、前記格納手段に格納されている前記ロック時電圧を設定する位相補正制御ステップ（Ｓ８）と、を含む構成を有している。
Further, the clock reproduction method according to
この構成により、本発明の請求項７に係るクロック再生方法は、任意の伝送レートの信号を入力すると、そのときのロック時電圧が格納され、該信号を再入力したときには、格納済みのロック時電圧を制御電圧として用いた位相シフト制御が開始されるため、任意の伝送レートの信号の２回目以降の入力時のロック時間の大幅な短縮が可能となり、該信号の波形観測も短い時間で行えるようになる。
With this configuration, in the clock reproduction method according to
また、本発明の請求項８係る波形観測方法は、入力電圧に応じた発振周波数を有するクロック信号を出力する電圧制御発振器（３ａ）と、入力信号と前記クロック信号との位相差信号に応じた電圧を前記入力電圧として前記電圧制御発振器に送出する位相比較手段（３ｃ）を有するＰＬＬ回路部（３ｅ）を備え、前記位相比較手段に入力する前記クロック信号の位相を順次シフトさせる位相シフト制御に用いる位相補正値の掃引制御を、前記ＰＬＬ回路部がロックするまで実施して前記クロック信号を前記入力信号に同期させるクロック再生方法を用い、被測定対象物（５０）が出力する被測定信号を前記入力信号として前記クロック再生方法により再生される前記クロック信号に基づいて前記被測定信号の波形観測を行う波形観測方法であって、前記クロック再生方法は、入力する前記被測定信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な入力ステップ（Ｓ１）と、前記被測定信号に対して前記任意の伝送レートであることが関連付けられている場合、前記位相補正値の掃引制御に基づく前記位相シフト制御により前記ＰＬＬ回路部がロックしたときのロック時電圧を格納手段（６ａ）に格納させる格納制御ステップ（Ｓ７）と、前記被測定信号に対して再入力に係る信号であることが関連付けられている場合、前記位相シフト制御に用いる前記位相補正値として、前記格納手段に格納されている前記ロック時電圧を設定する位相補正制御ステップ（Ｓ８）と、を含む構成を有している。
Further, the waveform observation method according to
この構成により、本発明の請求項８に係る波形観測方法は、被測定対象物から任意の伝送レートの被測定信号を入力すると、クロック再生回路では、位相補正値（制御電圧）の掃引制御を経て該被測定信号に対応するＰＬＬ回路部のロック時電圧が格納され、当該信号を再入力したときには、格納済みのロック時電圧を制御電圧として用いた位相シフト制御が開始されるために、任意の伝送レートの被測定信号の２回目以降の入力時には、毎回、ロック時間の大幅な短縮が可能となる。これにより、任意の伝送レートの被測定信号を一度入力すれば、その後の入力時には被測定対象物１個当たりの波形観測時間を短縮し、該被測定対象物の生産スループットを向上させることが可能となる。
With this configuration, in the waveform observation method according to
本発明は、任意の伝送レートを有する信号が入力されたときのロック時間を短縮し、該信号の波形観測へと迅速に移行可能なクロック再生回路、波形観測装置、クロック再生方法及び波形観測方法を提供することができる。 The present invention shortens the lock time when a signal having an arbitrary transmission rate is input, and can quickly shift to waveform observation of the signal. Clock reproduction circuit, waveform observation device, clock reproduction method and waveform observation method. Can be provided.
以下、本発明に係るクロック再生回路、波形観測装置、クロック再生方法及び波形観測方法の実施形態について図面を用いて説明する。 Hereinafter, embodiments of a clock recovery circuit, a waveform observation device, a clock recovery method, and a waveform observation method according to the present invention will be described with reference to the drawings.
まず、本発明の一実施形態に係るサンプリングオシロスコープ１の構成について図１〜図５を参照して説明する。サンプリングオシロスコープ１は、本発明に係る波形観測装置の一例であり、本発明に係るクロック再生回路としてのクロックリカバリー回路３を含む構成を有している。
First, the configuration of the
図１に示すように、本実施形態に係るサンプリングオシロスコープ１は、光電変換器（Ｏ／Ｅ）２、クロックリカバリー回路３、波形観測部４、制御部５、記憶部６、操作部７、表示部８を備えている。
As shown in FIG. 1, the
サンプリングオシロスコープ１は、ＤＵＴ５０を接続し、該ＤＵＴ５０が出力するデータ信号を入力し、入力したデータ信号から該データ信号に同期するクロック信号を生成するとともに、生成したクロック信号に基づいてデータ信号の観測を行うものである。
The
ＤＵＴ５０としては、光信号を受け渡す機能を有する光トランシーバ等の各種光デバイスが用いられる。ＤＵＴ５０は、それぞれの規格が割り振られた複数の伝送レートのうちのいずれかの伝送レート（規格レート）を有する光信号、あるいは任意の伝送レートを有する光信号を受け渡すことができる多種類のものが用意される。サンプリングオシロスコープ１は、各規格レートの光信号、あるいは任意の伝送レートの光信号をそれぞれ受け渡すことが可能な多種類のＤＵＴ５０を選択的に接続（交換）して、該ＤＵＴ５０が出力する光信号（被測定信号）の観測を行うようになっている。
As the
図１に示すサンプリングオシロスコープ１の構成において、Ｏ／Ｅ２は、例えば光検出器としてのフォトダイオードを備え、ＤＵＴ５０が被測定信号（データ信号）として出力する光信号を電気信号に変換するものである。Ｏ／Ｅ２は、ＤＵＴ５０の仕様が電気信号の入力に基づいて光信号を出力するものである場合に必要なものであって、ＤＵＴ５０が光信号の入力に基づいて電気信号を出力する仕様のものである場合には不要である。
In the configuration of the
クロックリカバリー（ＣＲ）回路３は、Ｏ／Ｅ２で電気信号に変換されたデータ信号（Ｄａｔａ）を入力し、該データ信号に同期したクロック信号（Ｃｌｏｃｋ）を再生して出力するものである。クロックリカバリー回路３は、例えば、図２に示すように、電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）３ａ、位相シフト回路（Phase Shifter：ＰＳ）３ｂ、位相比較器（Phase Detector：ＰＤ）３ｃ、ローパスフィルタ（Low-pass filter：ＬＰＦ）３ｄを有している。
The clock recovery (CR)
ＶＣＯ３ａは、入力電圧に応じた発振周波数の信号を出力するものである。本実施形態において、ＶＣＯ３ａは、ＤＵＴ５０から入力するデータ信号の位相と当該ＶＣＯ３ａが出力したクロック信号との位相誤差信号に対応する電圧を、位相比較器３ｃからＬＰＦ３ｄを介して入力し、該入力電圧に応じた発振周波数を有するクロック信号を再出力する。
The VCO3a outputs a signal having an oscillation frequency corresponding to the input voltage. In the present embodiment, the VCO3a inputs a voltage corresponding to a phase error signal between the phase of the data signal input from the
位相シフト回路３ｂは、外部制御電圧入力用の端子３ｂ１を有し、該端子３ｂ１に対して制御部５から位相補正値として入力される直流制御電圧（ＤＣ入力）に基づいて、ＶＣＯ３ａからのクロック信号の位相をシフトさせ、該位相シフトされたクロック信号を位相比較器３ｃに入力するものである。
The
位相比較器３ｃは、ＤＵＴ５０からＯ／Ｅ２を介して入力されるデータ信号の位相と、位相シフト回路３ｂから位相シフト後に出力されるクロック信号の位相を比較し、両者の位相誤差信号を出力する。
The
ＬＰＦ３ｄは、位相比較器３ｃが出力する位相誤差信号を、規定の周波数以下の周波数だけを通し且つ平滑化するように濾波し、ＶＣＯ３ａに対する上記入力電圧として出力する。ＶＣＯ３ａは、ＬＰＦ３ｄからの入力電圧に応じた周波数を有するクロック信号を再出力するようになっている。
The LPF3d filters the phase error signal output by the
このように、クロックリカバリー回路３は、入力電圧に応じた発振周波数を有するクロック信号を出力するＶＣＯ３ａと、入力するデータ信号（入力信号）とＶＣＯ３ａが出力したクロック信号との位相差信号を検出し、該位相差信号に応じた電圧を入力電圧としてＶＣＯ３ａに送出する位相比較器３ｃと、上記位相差信号に応じた電圧を生成するＬＰＦ３ｄと、を有するＰＬＬ回路部３ｅを備えている。そして、クロックリカバリー回路３では、位相比較器３ｃに入力するクロック信号の位相を順次シフトさせる位相シフト制御に用いる位相補正値（ＤＣ入力値）の掃引制御を、ＰＬＬ回路部３ｅがロックするまで繰り返し実施してクロック信号を入力信号に同期させるようになっている。
In this way, the
位相シフト回路３ｂでのクロック信号の位相シフトに関する制御は、制御部５により行われる。この制御において、制御部５は、クロックリカバリー回路３にデータ信号が入力されると、位相シフト回路３ｂに対して端子３ｂ１から入力する位相補正値（ＤＣ入力値）の掃引制御を、ＰＬＬ回路部３ｅのロックが検出されるまで繰り返し実施する。より詳しくは、制御部５は、データ信号が入力されると、例えば、図３に示すように、ＤＣ入力値を、予め設定された掃引電圧範囲Ｖ０〜Ｖ１（例えば、５Ｖ範囲）を、ＰＬＬ回路部３ｅがロックするまで、所定の電圧幅Ｖ１１（例えば、０．１Ｖ）で順次変動させて設定する制御を、毎回、同様のルーチンで繰り返し実施するようになっている。ここでの掃引制御によるＤＣ入力値の順次変動設定は、既存装置で実施される「位相補正値を網羅的に設定する」ことに相当し、本実施形態での以下の説明においては第１の掃引制御ということがある。本実施形態において、第１の掃引制御は、ＤＵＴ５０から入力するデータ信号に関連して規格レートが入力されていない場合、あるいは伝送レートが規格外（任意の伝送レート）のデータ信号が入力された場合に実施されるようになっている。
The
本実施形態ではまた、ＤＣ入力値の掃引制御について以下に述べる第２の掃引制御もサポートしている。より詳しくは、本実施形態のサンプリングオシロスコープ１は、ＤＵＴ５０からクロックリカバリー回路３に入力するデータ信号（被測定信号）に対して任意の伝送レートであることが関連付けられている場合には、該データ信号を取り込んで位相補正値に関する第１の掃引制御を実施し、当該第１の掃引制御に基づく位相シフト制御によりＰＬＬ回路部３ｅがロックしたときの電圧であるロック時電圧を、後述する取得位相補正値管理テーブル６ａに位相補正値（入力ＤＣ値）として格納しておく。その後、クロックリカバリー回路３に対して、再入力に係る信号であることが関連付けられたデータ信号（任意の伝送レートのデータ信号）が入力された場合には、取得位相補正値管理テーブル６ａに格納しておいたロック時電圧を位相シフト回路３ｂにダイレクトに設定する機能を有している。
The present embodiment also supports a second sweep control described below for the sweep control of the DC input value. More specifically, when the
また、本実施形態のサンプリングオシロスコープ１では、ＤＵＴ５０からクロックリカバリー回路３に入力するデータ信号（被測定信号）の伝送レートが判明している場合には、伝送レートを入力してクロック再生処理を開始させ、該伝送レート（規格レート）に関する位相補正値が後述の位相補正制御テーブル６ｂに格納されている場合は、上述した網羅的な設定によらず、位相補正制御テーブル６ｂを用い、当該規格レートに対応する位相補正値（入力ＤＣ値）を位相シフト回路３ｂにダイレクトに設定する機能を有している。上述した、位相補正値格納手段（取得位相補正値管理テーブル６ａ、位相補正制御テーブル６ｂ）からダイレクトに位相補正値を設定する掃引制御を、以下では、第２の掃引制御ということがある。
Further, in the
第２の掃引制御を実現すべく、サンプリングオシロスコープ１の記憶部６には、取得位相補正値管理テーブル６ａ（図５（ａ）参照）、及び位相補正制御テーブル６ｂ（図５（ｂ）参照）が格納されている。取得位相補正値管理テーブル６ａ、位相補正制御テーブル６ｂの詳しい構成については後で詳述する。
In order to realize the second sweep control, the
波形観測部４は、Ｏ／Ｅ２が出力するデータ信号と、クロックリカバリー回路３が出力するクロック信号（ＰＬＬ回路部３ｅのロック時に出力される）を入力とし、該クロック信号に基づきデータ信号を観測する信号処理機能を有する。
The
本実施形態において、波形観測部４は、トリガ生成部４１、サンプラー４２、信号波形処理部４３を有している。トリガ生成部４１は、クロックリカバリー回路３が出力するクロック信号に基づき、サンプラー４２が動作するサンプリングタイミングとして用いられるストローブ信号を生成する。サンプラー４２は、トリガ生成部４１にて生成されるストローブ信号をサンプリングタイミングとして例えば数百ｋＨｚでスイッチング動作し、Ｏ／Ｅ２にて電気信号に変換された被測定信号（入力データ信号）をサンプリングする。信号波形処理部４３は、サンプラー４２からのサンプルデータに基づいて入力データ信号の波形を検出する処理を行う。
In the present embodiment, the
制御部５は、クロックリカバリー回路３でのクロック再生処理に係る動作制御、波形観測部４におけるデータ信号のサンプリング処理に係る動作制御等、サンプリングオシロスコープ１全体の動作を制御するものである。
The
制御部５は、図４に示すように、ＣＰＵ５ａ、外部インターフェース（Ｉ／Ｆ）部５ｆを備えている。ＣＰＵ５ａは、例えば、記憶部６に記憶されているプログラムを実行することで設定制御部５ｂ、測定制御部５ｃ、表示制御部５ｄ、位相補正制御部５ｅ、などの各機能部を実現する。
As shown in FIG. 4, the
設定制御部５ｂは、ＤＵＴ５０の測定（波形観測）のためのシミュレーション・パラメータの設定等の各種の設定処理を行うものである。
The setting
測定制御部５ｃは、信号波形処理部４３でのサンプルデータに基づく被測定信号の波形の検出処理等、被測定信号の測定（観測）に係る各部の制御を行う。
The
表示制御部５ｄは、信号波形処理部４３での被測定信号の波形の検出処理に基づいて、被測定信号の波形を表示部８に表示させるための表示制御を行う。表示制御部５ｄはまた、サンプリングオシロスコープ１に対してＤＵＴ５０からデータ信号（被測定信号）を入力する際のＵＩ画面を表示部８に表示させるための表示制御を行う。ＵＩ画面としては、入力する信号（被測定信号）に関連付けて、規定の伝送レート、若しくは任意の伝送レートであること、並びに再入力に係る信号であることを入力可能な画面構成を有する入力画面が挙げられる。
The
位相補正制御部５ｅは、位相シフト回路３ｂに対して端子３ｂ１を通してＤＣ入力値を設定し、ＶＣＯ３ａから出力されるクロック信号の位相を、該設定された入力ＤＣ値に基づいて位相シフトさせる制御を行うものである。この位相シフトの制御に係る制御電圧（ＤＣ入力値）の掃引に関して、位相補正制御部５ｅは、上述したように、第１の掃引制御、及び第２の制御を適用可能な構成となっている。
The phase
図４に示すように、位相補正制御部５ｅは、ロック判定部５ｅ１、位相補正値格納制御部５ｅ２、取得位相補正値設定制御部５ｅ３、更新制御部５ｅ４を有している。ロック判定部５ｅ１は、ＰＬＬ回路部３ｅがロックしたことを判定するものである。
As shown in FIG. 4, the phase
位相補正値格納制御部５ｅ２は、入力信号に対して任意の伝送レートであることが関連付けられている場合、位相補正値の掃引制御に基づく位相シフト制御によりＰＬＬ回路部３ｅがロックしたときのロック時電圧を取得位相補正値管理テーブル６ａに格納させる制御を行う。
The phase correction value storage control unit 5e2 is locked when the
取得位相補正値設定制御部５ｅ３は、入力信号に対して再入力に係る信号であることが関連付けられている場合、位相シフト制御に用いる位相補正値として、取得位相補正値管理テーブル６ａに格納されているロック時電圧を設定する制御を行う。 When the acquisition phase correction value setting control unit 5e3 is associated with the input signal being a signal related to re-input, the acquisition phase correction value setting control unit 5e3 is stored in the acquisition phase correction value management table 6a as the phase correction value used for the phase shift control. Controls to set the locked lock voltage.
更新制御部５ｅ４は、位相補正値格納手段（取得位相補正値管理テーブル６ａ、位相補正制御テーブル６ｂ）に格納された位相補正値を対象として、位相補正値の更新が必要か否かを判定し、更新が必要であると判定された位相補正値については、該位相補正値に対応する入力信号を再度入力したときの掃引制御で得られる新たなロック時電圧に更新する更新制御を行う。 The update control unit 5e4 determines whether or not the phase correction value needs to be updated for the phase correction value stored in the phase correction value storage means (acquired phase correction value management table 6a, phase correction control table 6b). For the phase correction value determined to require updating, update control is performed to update the phase correction value to a new locked voltage obtained by sweep control when the input signal corresponding to the phase correction value is input again.
外部Ｉ／Ｆ部５ｆは、ネットワーク１０を介して外部機器にアクセスする際のインターフェース機能を有し、本実施形態では、サンプリングオシロスコープ１と外部の制御装置１１（図１参照）間でネットワーク１０を介して信号を送受する際のインターフェース機能も提供している。本実施形態において、サンプリングオシロスコープ１は、自装置の制御部５による制御による動作の他、ネットワーク１０を介して外部の制御装置１１からの指令で動作するシステム構成とすることもできる。この場合のシステム動作は、制御装置１１の制御部（図示せず）に制御部５と同等の機能部を設けた構成とすることで実現可能である。
The external I /
記憶部６は、ＣＰＵ５ａが設定制御部５ｂ、測定制御部５ｃ、表示制御部５ｄ、位相補正制御部５ｅなどの各機能部を実現するために必要なプログラムに加えて、位相補正制御部５ｅがクロック再生処理時にＤＣ入力値の掃引制御（第２の掃引制御）に用いる取得位相補正値管理テーブル６ａ及び位相補正制御テーブル６ｂを記憶している。
The
取得位相補正値管理テーブル６ａは、図５（ａ）に示すように、任意の伝送レートの被測定信号を識別する識別情報の登録欄と、伝送レートの登録欄（伝送レート欄）と、位相補正値の登録欄（位相補正値欄）が設けられたテーブル形式の記憶手段で構成されている。この例の取得位相補正値管理テーブル６ａでは、識別情報の登録欄には、当該識別情報として、任意の伝送レートの信号としての入力順（１、２等）が格納されている。位相補正値登録欄には、識別番号により識別される被測定信号（任意の伝送レートを有する）を入力して位相補正値の掃引制御を実施したときのＰＬＬ回路部３ｅのロック時電圧（Ｖ５１、Ｖ５２等）が格納されている。また、伝送レート欄は、この例では、空欄となっている。伝送レート欄には、上述した位相補正値の掃引制御によってロック時電圧が得られた入力信号（ロック時電圧に対応する入力信号）の伝送レートを格納することができる。伝送レート欄には、例えば、任意の伝送レートが判明した段階で、操作部７での入力操作により設定することができるようになっている。
As shown in FIG. 5A, the acquisition phase correction value management table 6a includes an identification information registration column for identifying a signal to be measured at an arbitrary transmission rate, a transmission rate registration column (transmission rate column), and a phase. It is composed of a table-type storage means provided with a correction value registration field (phase correction value field). In the acquisition phase correction value management table 6a of this example, the input order (1, 2, etc.) as a signal of an arbitrary transmission rate is stored as the identification information in the identification information registration column. The locked voltage (V51) of the
なお、取得位相補正値管理テーブル６ａは、後述の位相補正制御テーブル６ｂと同形式のテーブル構造であるため、伝送レート欄に伝送レートが書き込まれた後に、当該伝送レート伝送レートとロック時電圧の対応関係を取得位相補正値管理テーブル６ａに書き込む作業（移行登録）が容易となる。 Since the acquired phase correction value management table 6a has a table structure having the same format as the phase correction control table 6b described later, after the transmission rate is written in the transmission rate column, the transmission rate transmission rate and the locked voltage are displayed. The work of writing the correspondence relationship to the acquisition phase correction value management table 6a (transition registration) becomes easy.
位相補正制御テーブル６ｂは、例えば、図５（ｂ）に示すように、ＤＵＴ５０が出力可能な被測定信号の伝送レートの規格Ａ１、Ａ２、Ａ３、Ａ４、・・・にそれぞれ対応付けて、伝送レートＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、・・・と、位相補正値Ｖ２１、Ｖ２２、Ｖ２３、Ｖ２４、・・・とが格納されたデータ内容を有している。ここで位相補正値（ＤＣ入力値）Ｖ２１、Ｖ２２、Ｖ２３、Ｖ２４、・・・は、それぞれ、例えば、０．１Ｖ（ボルト）、０．２Ｖ、０．３Ｖ、０．４Ｖ、・・・となっている。
As shown in FIG. 5B, for example, the phase correction control table 6b is transmitted in association with the transmission rate standards A1, A2, A3, A4, ... Of the signal to be measured that can be output by the
位相補正制御テーブル６ｂにおいて、規格Ａ１、Ａ２、Ａ３、Ａ４、・・・が割り振られる信号種別としては、それぞれ異なる信号パターンを有するＮＲＺ（Non Return to Zero）信号、ＰＡＭ（パルス振幅変調：Pulse-Amplitude Modulation）４及びＰＡＭ８等がある。上記信号パターンについては、ＮＲＺ信号の評価用としては、例えば、ＰＲＢＳ７（パターン長：２7 −１）、ＰＲＢＳ９（パターン長：２9 −１）、ＰＲＢＳ１０（パターン長：２10−１）、ＰＲＢＳ１１（パターン長：２11−１）、ＰＲＢＳ１５（パターン長：２15−１）、ＰＲＢＳ２０（パターン長：２20−１）等の擬似ランダム（ＰＲＢＳ（Pseudo Random Binary Sequence：ＰＲＢＳ）パターンが挙げられる。また、ＰＡＭ評価用としては、ＰＲＢＳ１３Ｑ、ＰＲＱＳ１０、ＳＳＰＲ等のパターンがある。
In the phase correction control table 6b, the signal types to which the standards A1, A2, A3, A4, ... Are assigned include NRZ (Non Return to Zero) signals having different signal patterns, and PAM (Pulse amplitude modulation: Pulse-). Amplitude Modulation) 4 and PAM8 and the like. Regarding the above signal pattern, for evaluation of the NRZ signal, for example, PRBS7 (pattern length: 2 7 -1), PRBS 9 (pattern length: 2 9 -1), PRBS 10 (pattern length: 2 10 -1),
また、位相補正制御テーブル６ｂにおいて、上記各規格に対応する伝送レートＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、・・・としては、例えば、イーサネット（登録商標）の規格である１００ＧｂＥ（Gigabit Ethernet：ギガビットイーサネット）、２００ＧＢｅ、４００ＧＢｅなどが挙げられる。また、他の規格レートとしては、例えば、２５．５Ｇｂａｕｄ〜２８．２Ｇｂａｕｄの伝送レート範囲内の任意の伝送レートが挙げられる。 Further, in the phase correction control table 6b, the transmission rates Tr1, Tr2, Tr3, Tr4, ... Corresponding to each of the above standards are, for example, 100 GbE (Gigabit Ethernet: Gigabit Ethernet) which is a standard of Ethernet (registered trademark). , 200 GBe, 400 GBe and the like. Further, as another standard rate, for example, an arbitrary transmission rate within the transmission rate range of 25.5 Gbad to 28.2 Gbad can be mentioned.
また、位相補正制御テーブル６ｂにおいて、位相補正値Ｖ２１、Ｖ２２、Ｖ２３、Ｖ２４、・・・は、上述した各規格レートのデータ信号が入力されたときに、該データ信号とＶＣＯ３ａから出力されるクロック信号の位相差がなくなるとき、つまり、ＰＬＬ回路部３ｅのロック時のＤＣ入力値（ロック時電圧）に相当する。これらロック時電圧は、実際の波形観測に倣って事前に実施される模擬測定試験により取得することができる。
Further, in the phase correction control table 6b, the phase correction values V21, V22, V23, V24, ... Are the clocks output from the data signal and VCO3a when the data signal of each standard rate described above is input. This corresponds to the DC input value (locked voltage) when the phase difference of the signal disappears, that is, when the
すなわち、模擬測定試験においては、クロックリカバリー回路３に各規格レートの模擬データ信号を順番に入力しつつ、規格レートごとにＤＣ入力値に関する第１の掃引制御を実施し、それぞれ、ＰＬＬ回路部３ｅがロックしたときのＤＣ入力値をプロットする。そして、このプロットしたＤＣ入力値を保存しておき、後述するテーブル設定モードにおいて、保存しておいたＤＣ入力値を各規格に対応付けて登録することで位相補正制御テーブル６ｂ（図５（ｂ）参照）を設定（生成）することができる。
That is, in the simulated measurement test, while the simulated data signals of each standard rate are sequentially input to the
なお、位相補正制御テーブル６ｂは、伝送レート（規格レート）ごとに複数のロック時電圧（位相補正値）が登録されたものであってもよい。このような形式の位相補正制御テーブル６ｂは、ＤＵＴ５０として、例えば、複数の任意の伝送レートの信号を出力することが可能な誤り率測定装置や移動無線通信装置等の機器を用い、該機器から選択的に出力される信号の波形観測を行う場合におけるロック時間短縮に有用である。
The phase correction control table 6b may have a plurality of locked voltages (phase correction values) registered for each transmission rate (standard rate). The phase correction control table 6b of this type uses, for example, a device such as an error rate measuring device or a mobile wireless communication device capable of outputting signals of a plurality of arbitrary transmission rates as the
このように、位相補正制御テーブル６ｂは、クロックリカバリー回路３に対してＤＵＴ５０から入力するデータ信号（ＮＲＺ信号、ＰＡＭ４信号、ＰＡＭ８信号等）の規格ごとに、当該規格のデータ信号（被測定信号）が入力されたときのロック時電圧を登録したものである。上述した第１の掃引制御に係る電圧範囲をＶ０〜Ｖ１とした場合（図３参照）、位相補正制御テーブル６ｂに登録されているロック時電圧Ｖ２１、Ｖ２２、Ｖ２３、Ｖ２４、・・・は、当該Ｖ０〜Ｖ１の電圧範囲内の電圧値である。
As described above, the phase correction control table 6b is a data signal (measured signal) of the standard for each data signal (NRZ signal, PAM4 signal, PAM8 signal, etc.) input from the
操作部７は、例えばスイッチやボタンなどの操作パネルで構成される。操作パネルはタッチパネル機能を有するものであってもよい。操作部７は、ＤＵＴ５０の波形観測前に実施されるクロック再生処理の開始や停止の指示、その後におけるＤＵＴ５０の波形観測の開始や停止の指示、表示部８に所望の表示を行うために必要な各種情報の設定を含め、ＤＵＴ５０の波形測定に必要な各種設定を選択的に実行可能な構成となっている。
The
特に、本実施形態において、操作部７は、表示部８での上述した入力画面の表示中、該入力画面に表示される複数の規格の中から所望の規格を選択するための選択操作を受付け、制御部５に対して、ここで選択された規格に対応する伝送レートを入力することが可能な構成となっている。また、操作部７は、上述した入力画面の表示中に、これからサンプリングオシロスコープ１に入力する信号（ＤＵＴ５０からの被測定信号：クロックリカバリー回路３に対する入力信号）に関連付けて、当該信号が任意の伝送レートであること、及び再入力に係る信号であることの選択操作を受付けて、その旨を制御部５に入力することが可能な構成となっている。このように、操作部７は、表示部８及び表示制御部５ｄとともに、伝送レート入力手段９（図４参照）を構成している。伝送レート入力手段９は、本発明の入力手段に相当する。
In particular, in the present embodiment, the
表示部８は、液晶パネルなどの表示器で構成され、クロック再生処理を含むＤＵＴ５０の波形測定に係る種々の情報を表示するものである。本実施形態において、表示部８は、表示制御部５ｄの制御により上述した伝送レート入力手段９を構成する入力画面を表示するようになっている。
The
次に、上述した構成を有するサンプリングオシロスコープ１の動作について説明する。このサンプリングオシロスコープ１は、テーブル設定モード、位相補正制御モード、及び波形観測モードを有する。テーブル設定モードに設定されると、表示制御部５ｄにより、被測定信号の規格及び伝送レートを設定するためのＵＩ画面が表示部８に表示される。ユーザは、該ＵＩ画面上で、上述した模擬測定試験で取得しておいたＤＣ入力値を例えば、操作部７から入力することで位相補正制御テーブル６ｂの設定を行うことができる。
Next, the operation of the
位相補正制御モードが設定されると、まず、表示制御部５ｄにより、被測定信号の伝送レートを入力するためのＵＩ画面が表示部８に表示される。ユーザは、操作部７での所定の選択操作によって、該ＵＩ画面上の所望の規格を選択することで、該選択された規格に対応する伝送レートをこれから入力する被測定信号に関連付けて入力することができる。ここで表示されるＵＩ画面は、入力する被測定信号に関連付けて、規格レートの他、任意の伝送レートであること、及び再入力する信号であることも入力可能な伝送レート入力手段９（図４参照）に相当する構成となっている。
When the phase correction control mode is set, the
さらに位相補正制御モードでは、上述したように、入力する信号に関連付けて、伝送レート（規格レート）、任意の伝送レートであること、再入力に係る信号でことを選択的に入力せしめた後、ＤＵＴ５０からの被測定信号（データ信号）の入力に合わせて、ユーザが例えば操作部７で所定の位相補正制御開始操作を行うことで、該被測定信号の波形観測処理を行うことができる。
Further, in the phase correction control mode, as described above, after selectively inputting the transmission rate (standard rate), the arbitrary transmission rate, and the signal related to re-input in relation to the input signal, The waveform observation process of the measured signal can be performed by, for example, the user performing a predetermined phase correction control start operation on the
波形観測処理においては、サンプリングオシロスコープ１のクロックリカバリー回路３において、入力する被測定信号からクロック信号が再生され、該クロック信号が被測定信号の波形観測処理のために波形観測部４に供給される。
In the waveform observation processing, the clock signal is reproduced from the input measured signal in the
クロックリカバリー回路３でのクロック信号再生処理では、被測定信号の入力を受けてＤＣ入力値に関する第１の掃引制御、若しくは第２の掃引制御が適宜実施される。このうちの第２の掃引制御により、クロックリカバリー回路３では、入力する被測定信号に同期（シンボル同期）したクロック信号を短時間で再生することができ、ロック時間を短縮することが可能になる。シンボル同期は、サンプリングオシロスコープ１において、ＤＵＴ５０から入力するデータ信号を、波形観測部４の信号波形処理部４３での信号処理を経て、アイパターンの最も開いた瞬間の波形を表示部８に表示可能な同期状態である。
In the clock signal reproduction processing in the
本実施形態では、第２の掃引制御については、任意の伝送レートを有する被測定信号を入力して取得位相補正値管理テーブル６ａに当該被測定信号に基づくＰＬＬ回路部３ｅのロック時電圧を格納し、該任意の伝送レートを有する被測定信号が再入力されたときには、取得位相補正値管理テーブル６ａからロック時電圧を読み出して位相シフト回路３ｂにダイレクトに設定する制御機能を有している。このため、任意の伝送レートを有する被測定信号の２回目以降の入力に際してロック時間を大幅に短縮できる。
In the present embodiment, for the second sweep control, the measured signal having an arbitrary transmission rate is input and the locked voltage of the
位相補正制御モードでの任意の伝送レートを有する被測定信号の再入力時のクロック信号の再生時間が短縮されるのに合わせて、位相補正制御モードの後、該任意の伝送レートを有する被測定信号を対象とする波形観測モードへの迅速な移行が可能になる。波形観測モードでは、波形観測部４で、ＤＵＴ５０から入力するデータ信号を該データ信号に同期するクロック信号を用いて信号処理し、該処理後の信号の波形を表示部８に表示する処理が行われる。
After the phase correction control mode, the measured signal having an arbitrary transmission rate is measured in accordance with the shortening of the reproduction time of the clock signal when the measured signal having an arbitrary transmission rate is re-input in the phase correction control mode. It enables a quick transition to the waveform observation mode for signals. In the waveform observation mode, the
以下、本実施形態に係るサンプリングオシロスコープ１のクロック再生処理動作について、図６に示すフローチャートを参照して説明する。なお、図６においては、位相補正制御テーブル６ｂが予め設定されているものとして説明する。
Hereinafter, the clock recovery processing operation of the
このクロック再生処理が開始されるとまず、表示部８に上述したＵＩ画面（入力画面）が表示され、被測定信号の入力に合わせて、該被測定信号についての伝送レートの入力を受付ける他、任意の伝送レートであること、あるいは再入力に係る信号であることの入力を受付ける処理を行う（ステップＳ１）。
When this clock reproduction process is started, the UI screen (input screen) described above is first displayed on the
上述した各種入力を受付けた後、ＤＵＴ５０から入力される被測定信号（入力信号）が取り込まれると（ステップＳ２）、位相補正値格納制御部５ｅ２が、該入力信号に対して任意の伝送レートであることが関連付けられているか否かを判定する（ステップＳ３）。
When the measured signal (input signal) input from the
ここで入力信号に対して任意の伝送レートであることが関連付けられていた場合（ステップＳ３でＹＥＳ）、位相補正値格納制御部５ｅ２は、該入力信号に対して再入力に係る信号であることが関連付けられているか否かを判定する（ステップＳ４）。 Here, when it is associated with an arbitrary transmission rate for the input signal (YES in step S3), the phase correction value storage control unit 5e2 is a signal related to re-input to the input signal. Is associated or not (step S4).
上記判定の結果、入力信号に対して再入力に係る信号であることが関連付けられていない場合（ステップＳ４でＮＯ）、引き続き位相補正値格納制御部５ｅ２は、上述した第１の掃引制御を実施する（ステップＳ５）。第１の掃引制御において、位相補正値格納制御部５ｅ２は、位相シフト回路３ｂに対して各位相補正値を上昇あるいは下降方向に網羅的に順次設定し、ＶＣＯ３ａから出力されるクロック信号の位相を順次設定された位相補正値に基づきシフトさせて位相比較器３ｃに入力させるように位相シフト回路３ｂを制御する。
As a result of the above determination, when the input signal is not associated with the signal related to re-input (NO in step S4), the phase correction value storage control unit 5e2 subsequently performs the first sweep control described above. (Step S5). In the first sweep control, the phase correction value storage control unit 5e2 comprehensively and sequentially sets each phase correction value in the ascending or descending direction with respect to the
ステップＳ５で第１の掃引制御を実施しながら、位相補正値格納制御部５ｅ２は、ＰＬＬ回路部３ｅがロックしたか否かを判定するロック確認処理を行う（ステップＳ６）。ここで位相補正値格納制御部５ｅ２は、位相比較器３ｃが送出する位相誤差信号が位相誤差のない値になったか否かを監視し、該位相誤差のない値になったときにＰＬＬ回路部３ｅがロックしたもの（ロックが確認されたもの）と判定し（ステップＳ６でＹＥＳ）、処理をステップＳ７に進める。
While performing the first sweep control in step S5, the phase correction value storage control unit 5e2 performs a lock confirmation process for determining whether or not the
ステップＳ７において、位相補正値格納制御部５ｅ２は、ＰＬＬ回路部３ｅがロックしたときの電圧（ロック時電圧）を取得し、該ロック時電圧を取得位相補正値管理テーブル６ａに格納させる（ステップＳ７）。なお、ステップＳ７の処理について、位相補正値格納制御部５ｅ２は、ステップＳ１において、入力信号に対して該入力信号の識別情報の入力を受付けている場合には、上記ロック時電圧を当該識別情報に対応付けて取得位相補正値管理テーブル６ａに格納させる。識別情報としては、例えば、入力信号の入力順を示す情報を適用することができる。
In step S7, the phase correction value storage control unit 5e2 acquires the voltage (locked voltage) when the
ステップＳ７でのロック時電圧の格納処理に続いて、位相補正制御部５ｅでは、位相シフト回路３ｂに設定する位相補正値を当該ロック時電圧に固定し、入力信号に同期したクロック信号をクロックリカバリー回路３から波形観測部４へと継続して出力させるように制御する（ステップＳ１０）。
Following the locking voltage storage process in step S7, the phase
その後、サンプリングオシロスコープ１は、ユーザの波形観測モード設定操作により波形観測モードに移行し、波形観測部４において、クロックリカバリー回路３から供給されるクロック信号を用いて、クロックリカバリー回路３の前段で分岐されたデータ信号の波形観測処理（ステップＳ１１）を実行可能となる。
After that, the
一方、ステップＳ３で入力信号に対して任意の伝送レートであることが関連付けられていない場合、すなわち規格レートが関連付けられている場合（ステップＳ３ＮＯ）、位相補正制御部５ｅは、その規格レートに対応して位相補正制御テーブル６ｂに格納されている位相補正値（ＤＣ入力値）を読み出して位相シフト回路３ｂに設定し、上述した第２の掃引制御を実施する（ステップＳ８）。第２の掃引制御において、位相補正制御部５ｅは、その設定されたＤＣ入力値を基点に、ＶＣＯ３ａから出力されるクロック信号の位相をシフトさせて位相シフト回路３ｂに入力させるように位相シフト回路３ｂを制御する。
On the other hand, when the input signal is not associated with an arbitrary transmission rate in step S3, that is, when a standard rate is associated (step S3NO), the phase
また、ステップＳ４で入力信号に対して再入力に係る信号であることが関連付けられていると判定された場合（ステップＳ４でＹＥＳ）にも、取得位相補正値設定制御部５ｅ３は、ステップ８に移行する。ここで取得位相補正値設定制御部５ｅ３は、取得位相補正値管理テーブル６ａに格納されているロック時電圧を読み出し、該ロック時電圧を位相補正値（ＤＣ入力値）として位相シフト回路３ｂに設定し、上述した第２の掃引制御を実施する。
Further, even when it is determined in step S4 that the signal related to the re-input is associated with the input signal (YES in step S4), the acquisition phase correction value setting control unit 5e3 also performs in
引き続き位相補正制御部５ｅは、ＰＬＬ回路部３ｅがロックしたか否かを判定するロック確認処理を行う（ステップＳ９）。そして、ＰＬＬ回路部３ｅのロックが確認されると（ステップＳ９でＹＥＳ）、位相補正制御部５ｅは、ステップＳ１０に移行し、位相シフト回路３ｂに設定する位相補正値を固定し、入力信号に同期したクロック信号をクロックリカバリー回路３から波形観測部４へと継続して出力させるように制御する。以後、サンプリングオシロスコープ１では、波形観測部４において、クロックリカバリー回路３から供給されるクロック信号を用いて、クロックリカバリー回路３の前段で分岐されたデータ信号の波形観測処理（ステップＳ１１）を実行可能となる。
Subsequently, the phase
なお、ステップＳ３、ステップＳ８経由でステップＳ９に到達した場合のロック確認処理については以下の対応可能である。すなわち、この場合のロック確認処理を可能にすべく、記憶部６には、取得位相補正値管理テーブル６ａ、位相補正制御テーブル６ｂの他、位相補正制御テーブル６ｂに登録されている伝送レート（規格レート）にそれぞれ対応するクロック信号の数（所定期間内の数）が期待値として事前に記憶されている。
The lock confirmation process when the step S9 is reached via the steps S3 and S8 can be handled as follows. That is, in order to enable the lock confirmation process in this case, the
ステップＳ８において、位相補正制御部５ｅに実装されているロック判定部５ｅ１は、ＶＣＯ３ａから出力されるクロック信号をロック確認用クロック信号として取込んで計数し、所定期間内におけるロック確認用クロック信号の計数値が上記期待値に一致した場合にはロックが確立したと判定し、不一致の場合にはロックが確立していないと判定することができる。
In step S8, the lock determination unit 5e1 mounted on the phase
図６に示す一連のクロック再生処理によれば、ＤＵＴ５０から出力される任意の伝送レートを有する被測定信号の初回の入力に際しては、ステップＳ５において、第１の掃引制御が実施される。第１の掃引制御では、例えば、図３に示すように、ＤＣ入力値を、例えば電圧範囲Ｖ０〜Ｖ１内で、電圧幅Ｖ１１ごとに変動させて網羅的に設定する制御が行われるため、ロック時電圧値が見つかるまでに時間ｔ１がかかることもあった。
According to the series of clock recovery processes shown in FIG. 6, the first sweep control is performed in step S5 at the first input of the measured signal having an arbitrary transmission rate output from the
これに対して、ＤＵＴ５０から入力される被測定信号に関連付けて伝送レートが入力されている場合、及び被測定信号に対して再入力に係る信号であることが関連付けられている場合には、ステップＳ８で第２の掃引制御が実施される。第２の掃引制御では、選択された伝送レートに対応するロック時電圧が位相補正制御テーブル６ｂから読み出されて、あるいは、再入力に係る信号であることに加えて当該被測定信号の識別情報が合わせ関連付けられている場合には該識別情報に対応して取得位相補正値管理テーブル６ａに格納されているロック時電圧が読み出されて位相シフト回路３ｂにダイレクトに設定されるため、第１の掃引制御に係るＤＣ入力値の網羅的な設定制御が不要となる。
On the other hand, when the transmission rate is input in association with the measured signal input from the
ここで例えば、任意の伝送レートを有する被測定信号を入力したときのＰＬＬ回路部３ｅのロック時電圧が例えば図３におけるＶ２１であるものとしたとき、この被測定信号を再入力に係る信号であることを関連付けてＤＵＴ５０から再入力した際の図６に示すリカバリークロック再生処理においては、ステップＳ９で、取得位相補正値管理テーブル６ａから当該ロック時電圧Ｖ２１が位相シフト回路３ｂにダイレクトに設定される。このとき、ＰＬＬ回路部３ｅがロックするまでの時間ｔ２は理想的には０（零）となり、第１の掃引制御によりロック時電圧値が見つかるまでの時間（例えば、ｔ１）と比べて大幅に短縮できる。
Here, for example, assuming that the locked voltage of the
次に、本実施形態に係るサンプリングオシロスコープ１における位相補正値格納手段（取得位相補正値管理テーブル６ａ、位相補正制御テーブル６ｂ）の更新処理動作について図７に示すフローチャートを参照して説明する。
Next, the update processing operation of the phase correction value storage means (acquired phase correction value management table 6a, phase correction control table 6b) in the
更新処理が開始されると、位相補正制御部５ｅに実装されている更新制御部５ｅ４は、位相補正値格納手段に格納されている位相補正制御値（ロック時電圧）中に更新を必要とするものが存在するか否かを判定する（ステップＳ２１）。ここで、更新を必要とする位相補正制御値が存在しない場合（ステップＳ２１でＮＯ）、ステップＳ２１の処理を繰り返す。
When the update process is started, the update control unit 5e4 mounted on the phase
これに対し、更新を必要とする位相補正制御値が存在する場合（ステップＳ２１でＹＥＳ）、更新制御部５ｅ４は、その更新を必要とすると判定された位相補正制御値を取得する元となった、すなわち位相補正値に対応する入力信号（被測定信号）を再度入力させ、クロックリカバリー回路３において、第１の掃引制御による位相シフト制御を実行させる（ステップＳ２２）。 On the other hand, when there is a phase correction control value that requires updating (YES in step S21), the update control unit 5e4 is the source of acquiring the phase correction control value determined to require the update. That is, the input signal (measured signal) corresponding to the phase correction value is input again, and the phase shift control by the first sweep control is executed in the clock recovery circuit 3 (step S22).
上記位相シフト制御を行いながら、更新制御部５ｅ４は、ロック確認処理を実施する（ステップＳ２３）。ここでＰＬＬ回路部３ｅがロックしたことが確認されると（ステップＳ２３でＹＥＳ）、更新制御部５ｅ４は、再入力した入力信号に対応して、位相補正値格納手段に格納されているロック時電圧を、ステップＳ２３でロック確認したときのロック時電圧で上書きし（ステップＳ２４）、一連の更新処理を終了する。
While performing the phase shift control, the update control unit 5e4 performs a lock confirmation process (step S23). When it is confirmed that the
図７に示す更新処理は、例えば、サンプリングオシロスコープ１の使用環境での温度変化や経年変化によって、保存中の伝送レートに対するロック時電圧の関係が、ロックし難い関係に変化している場合のロック時電圧の更新処理に適用することができる。この場合、ステップＳ２１の更新条件の判定に閾値（閾値温度、閾値期間等）を設定し、この閾値を超えた場合に、該当する入力信号を取り込んで位相補正値の掃引制御を行ってロック時電圧を取得し、該取得したロック時電圧を用いて、過去の伝送レート対ロック時電圧（ロックする外部電圧）に関する情報を上書きするようにしてもよい。
The update process shown in FIG. 7 is for locking when the relationship of the locked voltage with respect to the transmission rate during storage changes to a relationship that is difficult to lock due to, for example, a temperature change or a secular change in the usage environment of the
この他、図７に示す更新処理は、サンプリングオシロスコープ１のハードウェアの個体差でロックする外部電圧が実機ごとに異なる場合に、個体差に合わせて、設定済の外部電圧を更新する際にも適用可能である。この場合も、設定済の外部電圧に対応する入力信号を使って外部電圧を掃引してロックする点を探索し、その探索結果で過去の情報を上書きすることで個体差の吸収が可能になる。
In addition, the update process shown in FIG. 7 is also performed when updating the set external voltage according to the individual difference when the external voltage locked due to the individual difference of the hardware of the
なお、上記実施形態では、位相補正値格納手段に格納する位相補正値の取得、並びに取得した位相補正値を位相シフト回路３ｂへとダイレクトに設定する制御機能をサンプリングオシロスコープ１の制御部５に設けた構成例を挙げているが、これに限らず、当該制御機能を外部の制御装置１１に実装し、該制御装置１１からネットワーク１０を介してサンプリングオシロスコープ１の位相補正制御を実施させる構成としてもよい。
In the above embodiment, the
また、上記実施形態では、サンプリングオシロスコープ１がクロックリカバリー回路３を含む構成を例示しているが、クロックリカバリー回路３をサンプリングオシロスコープ１の外部に配置した構成であってもよい。
Further, in the above embodiment, the configuration in which the
また、上記実施形態では、主として光デバイスからの信号を処理する場合の例を主体に説明してきたが、本発明は、誤り率測定装置など、被測定信号を送出可能な種々のデバイスあるいはモジュールからの信号を入力し、該入力信号からのクロック再生処理並びに波形観測処理を行えるものである。 Further, in the above embodiment, an example of mainly processing a signal from an optical device has been mainly described, but the present invention has been made from various devices or modules capable of transmitting a signal to be measured, such as an error rate measuring device. It is possible to input the signal of the above and perform clock reproduction processing and waveform observation processing from the input signal.
上述したように、本実施形態に係るクロックリカバリー回路３は、入力する信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な伝送レート入力手段９と、入力信号に対して任意の伝送レートであることが関連付けられている場合、位相補正値の掃引制御に基づく位相シフト制御によりＰＬＬ回路部３ｅがロックしたときのロック時電圧を取得位相補正値管理テーブル６ａに格納させる位相補正値格納制御部５ｅ２と、入力信号に対して再入力に係る信号であることが関連付けられている場合、位相シフト制御に用いる位相補正値として、位相補正値格納制御部５ｅ２に格納されているロック時電圧を設定する取得位相補正値設定制御部５ｅ３と、を有する。
As described above, the
この構成により、本実施形態に係るクロックリカバリー回路３は、任意の伝送レートの信号を入力すると、位相補正値（制御電圧）の掃引を経て該信号に対応するロック時電圧が格納され、当該信号を再入力したときには、格納済みのロック時電圧を制御電圧として用いた位相シフト制御が開始される。このため、任意の伝送レートの信号の２回目以降の入力時には、毎回、ロック時間の大幅な短縮が可能となり、該信号の波形観測も短い時間で行えるようになる。
With this configuration, when a signal of an arbitrary transmission rate is input, the
また、本実施形態に係るクロックリカバリー回路３において、伝送レート入力手段９は、入力する信号に関連付けて該信号を識別する識別情報を入力可能であり、位相補正値格納制御部５ｅ２は、上記ロック時電圧を識別情報に対応して格納させる構成を有する。この構成により、本実施形態に係るクロックリカバリー回路３は、ロック時電圧の格納、読出しを、識別情報（例えば、入力順番）をキーに円滑に行うことができ、ロック時間の短縮にも貢献する。
Further, in the
また、本実施形態に係るクロックリカバリー回路３において、取得位相補正値管理テーブル６ａは、伝送レート欄に対応して位相制御値欄が設けられたテーブル形式の記憶手段で構成され、位相補正値格納制御部５ｅ２は、位相制御値欄にロック時電圧を格納させるとともに、伝送レート欄に、ロック時電圧に対応する入力信号の伝送レートを、設定により格納させる構成を有している。
Further, in the
この構成により、本実施形態に係るクロックリカバリー回路３は、任意の伝送レートを有する信号の初回入力時に取得したロック時電圧を、取得位相補正値管理テーブル６ａを用いて容易に管理できる。また、規格レートに対応してロック時電圧を格納した位相補正制御テーブル６ｂが既に存在する場合、ロック時電圧に対応して伝送レートを設定した後は、該ロック時電圧対伝送レートの情報を位相補正制御テーブル６ｂに容易に移行可能となる。
With this configuration, the
また、本実施形態に係るクロックリカバリー回路３は、位相補正値の更新が必要か否かを判定し、更新が必要であると判定された位相補正値については、該位相補正値に対応する入力信号を再度入力したときの掃引制御で得られる新たなロック時電圧に更新する更新制御部５ｅ４をさらに有する構成である。
Further, the
この構成により、本実施形態に係るクロックリカバリー回路３は、使用環境での温度変化や経年変化によって、保存中の伝送レートに対するロック時電圧の関係が、ロックし難い関係に陥ることを回避することができる。
With this configuration, the
また、本実施形態に係るクロックリカバリー回路３において、入力信号は、ＰＲＢＳパターンを有するＮＲＺ信号、及びＰＡＭ信号である。この構成により、本実施形態に係るクロックリカバリー回路３は、ＰＲＢＳパターンを有するＮＲＺ信号、及びＰＡＭ信号を入力信号として短時間でロックを確立することができる。
Further, in the
また、本実施形態に係るサンプリングオシロスコープ１は、上述したクロックリカバリー回路３を含み、ＤＵＴ５０が出力する被測定信号を入力信号としてクロックリカバリー回路３により再生されるクロック信号に基づいて被測定信号の波形観測を行うものであって、クロックリカバリー回路３は、入力する信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な伝送レート入力手段９と、入力信号に対して任意の伝送レートであることが関連付けられている場合、位相補正値の掃引制御に基づく位相シフト制御によりＰＬＬ回路部３ｅがロックしたときのロック時電圧を取得位相補正値管理テーブル６ａに格納させる位相補正値格納制御部５ｅ２と、入力信号に対して再入力に係る信号であることが関連付けられている場合、位相シフト制御に用いる位相補正値として、位相補正値格納制御部５ｅ２に格納されているロック時電圧を設定する取得位相補正値設定制御部５ｅ３と、を有する構成である。
Further, the
この構成により、本実施形態に係るサンプリングオシロスコープ１は、ＤＵＴ５０から任意の伝送レートの被測定信号を入力すると、クロックリカバリー回路３では、位相補正値（制御電圧）の掃引制御を経て該被測定信号に対応するＰＬＬ回路部３ｅのロック時電圧が格納され、当該信号を再入力したときには、格納済みのロック時電圧を制御電圧として用いた位相シフト制御が開始されるために、任意の伝送レートの被測定信号の２回目以降の入力時には、毎回、ロック時間の大幅な短縮が可能となる。これにより、任意の伝送レートの被測定信号を一度入力すれば、その後の入力時にはＤＵＴ５０の１個当たりの波形観測時間を短縮し、該ＤＵＴ５０の生産スループット向上が果たせる。
With this configuration, when the
また、本実施形態に係るクロック再生方法は、入力する信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な入力ステップ（Ｓ１）と、入力信号に対して任意の伝送レートであることが関連付けられている場合、位相補正値の掃引制御に基づく位相シフト制御によりＰＬＬ回路部３ｅがロックしたときのロック時電圧を取得位相補正値管理テーブル６ａに格納させる格納制御ステップ（Ｓ７）と、入力信号に対して再入力に係る信号であることが関連付けられている場合、位相シフト制御に用いる位相補正値として、取得位相補正値管理テーブル６ａに格納されているロック時電圧を設定する位相補正制御ステップ（Ｓ８）と、を含む構成である。
Further, the clock reproduction method according to the present embodiment includes an input step (S1) in which it is possible to input that the transmission rate is arbitrary and the signal is related to re-input in relation to the input signal, and the input signal. On the other hand, when it is associated with an arbitrary transmission rate, the locked voltage when the
この構成により、本実施形態に係るクロック再生方法は、任意の伝送レートの信号を入力すると、そのときのロック時電圧が格納され、該信号を再入力したときには、格納済みのロック時電圧を制御電圧として用いた位相シフト制御が開始されるため、任意の伝送レートの信号の２回目以降の入力時のロック時間の大幅な短縮が可能となり、該信号の波形観測も短い時間で行えるようになる。 With this configuration, in the clock reproduction method according to the present embodiment, when a signal of an arbitrary transmission rate is input, the locked lock voltage at that time is stored, and when the signal is re-input, the stored locked voltage is controlled. Since the phase shift control used as the voltage is started, the lock time at the time of the second and subsequent input of the signal of an arbitrary transmission rate can be significantly shortened, and the waveform observation of the signal can be performed in a short time. ..
また、本実施形態に係る波形観測方法は、入力電圧に応じた発振周波数を有するクロック信号を出力するＶＣＯ３ａと、入力信号とクロック信号との位相差信号に応じた電圧を入力電圧としてＶＣＯ３ａに送出する位相比較器３ｃを有するＰＬＬ回路部３ｅを備え、位相比較器に入力するクロック信号の位相を順次シフトさせる位相シフト制御に用いる位相補正値の掃引制御を、ＰＬＬ回路部３ｅがロックするまで実施してクロック信号を入力信号に同期させるクロック再生方法を用い、ＤＵＴ５０が出力する被測定信号を入力信号としてクロック再生方法により再生されるクロック信号に基づいて被測定信号の波形観測を行う波形観測方法であって、クロック再生方法は、入力する信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な入力ステップ（Ｓ１）と、入力信号に対して任意の伝送レートであることが関連付けられている場合、位相補正値の掃引制御に基づく位相シフト制御によりＰＬＬ回路部３ｅがロックしたときのロック時電圧を取得位相補正値管理テーブル６ａに格納させる格納制御ステップ（Ｓ７）と、入力信号に対して再入力に係る信号であることが関連付けられている場合、位相シフト制御に用いる位相補正値として、取得位相補正値管理テーブル６ａに格納されているロック時電圧を設定する位相補正制御ステップ（Ｓ８）と、を含む構成である。
Further, in the waveform observation method according to the present embodiment, the VCO3a that outputs a clock signal having an oscillation frequency corresponding to the input voltage and the voltage corresponding to the phase difference signal between the input signal and the clock signal are sent to the VCO3a as input voltages. The
この構成により、本実施形態に係る波形観測方法は、ＤＵＴ５０から任意の伝送レートの被測定信号を入力すると、クロックリカバリー回路３では、位相補正値（制御電圧）の掃引制御を経て該被測定信号に対応するＰＬＬ回路部３ｅのロック時電圧が格納され、当該信号を再入力したときには、格納済みのロック時電圧を制御電圧として用いた位相シフト制御が開始されるために、任意の伝送レートの被測定信号の２回目以降の入力時には、毎回、ロック時間の大幅な短縮が可能となる。これにより、任意の伝送レートの被測定信号を一度入力すれば、その後の入力時にはＤＵＴ５０の１個当たりの波形観測時間を短縮し、該ＤＵＴ５０の生産スループットを向上させることが可能となる。
With this configuration, in the waveform observation method according to the present embodiment, when a signal to be measured at an arbitrary transmission rate is input from the
以上のように、本発明に係るクロック再生回路、波形観測装置、クロック再生方法、及び波形観測方法は、任意の伝送レートを有する信号が入力されたときのロック時間を短縮し、該信号の波形観測へと迅速に移行可能であるという効果を奏し、被測定対象物から任意の伝送レートの被測定信号入力し、該被測定信号からクロック信号を再生して当該被測定信号の波形観測を行うために用いるクロック再生回路、波形観測装置、クロック再生方法及び波形観測方法全般に有用である。 As described above, the clock reproduction circuit, the waveform observation device, the clock reproduction method, and the waveform observation method according to the present invention shorten the lock time when a signal having an arbitrary transmission rate is input, and the waveform of the signal. It has the effect of being able to quickly shift to observation, inputting a measured signal of an arbitrary transmission rate from the measured object, reproducing the clock signal from the measured signal, and observing the waveform of the measured signal. It is useful for the clock reproduction circuit, the waveform observation device, the clock reproduction method, and the waveform observation method generally used for the purpose.
１ サンプリングオシロスコープ（波形観測装置）
３ クロックリカバリー回路（クロック再生回路）
３ａ 電圧制御発振器（ＶＣＯ）
３ｂ 位相シフト回路
３ｃ 位相比較器（Phase Detector：ＰＤ）（位相比較手段）
３ｅ ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路部
５ 制御部
５ｅ 位相補正制御部（位相補正制御手段）
５ｅ２ 位相補正値格納制御部（格納制御手段）
５ｅ３ 取得位相補正値設定制御部（位相補正制御手段）
５ｅ４ 更新制御部（更新制御手段）
６ａ 取得位相補正値管理テーブル（格納手段）
９ 伝送レート入力手段（入力手段）
５０ 被測定対象物（ＤＵＴ）
1 Sampling oscilloscope (waveform observation device)
3 Clock recovery circuit (clock recovery circuit)
3a Voltage Controlled Oscillator (VCO)
3b
3e PLL (Phase-Locked Loop)
5e2 Phase correction value storage control unit (storage control means)
5e3 Acquisition phase correction value setting control unit (phase correction control means)
5e4 Update control unit (update control means)
6a Acquisition phase correction value management table (storage means)
9 Transmission rate input means (input means)
50 Object to be measured (DUT)
Claims (8)
入力する信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な入力手段（９）と、
前記入力信号に対して前記任意の伝送レートであることが関連付けられている場合、前記位相補正値の掃引制御に基づく前記位相シフト制御により前記ＰＬＬ回路部がロックしたときのロック時電圧を格納手段（６ａ）に格納させる格納制御手段（５ｅ２）と、
前記入力信号に対して再入力に係る信号であることが関連付けられている場合、前記位相シフト制御に用いる前記位相補正値として、前記格納手段に格納されている前記ロック時電圧を設定する位相補正制御手段（５ｅ、５ｅ３）と、
を有することを特徴とするクロック再生回路。 A voltage control oscillator (3a) that outputs a clock signal having an oscillation frequency corresponding to an input voltage, and a phase that sends a voltage corresponding to a phase difference signal between the input signal and the clock signal to the voltage control oscillator as the input voltage. The PLL circuit unit includes a PLL circuit unit (3e) having a comparison means (3c), and the PLL circuit unit performs sweep control of a phase correction value used for phase shift control for sequentially shifting the phase of the clock signal input to the phase comparison means. It is a clock reproduction circuit which carries out until it locks and synchronizes the clock signal with the input signal.
An input means (9) capable of inputting an arbitrary transmission rate and a signal related to re-input in relation to the input signal, and
When the input signal is associated with the arbitrary transmission rate, the locking voltage when the PLL circuit unit is locked by the phase shift control based on the sweep control of the phase correction value is stored. The storage control means (5e2) to be stored in (6a) and
When the input signal is associated with a signal related to re-input, the phase correction that sets the locked voltage stored in the storage means as the phase correction value used for the phase shift control. Control means (5e, 5e3) and
A clock recovery circuit characterized by having.
前記格納制御手段は、前記ロック時電圧を前記識別情報に対応して格納させることを特徴とする請求項１に記載のクロック再生回路。 The input means can further input identification information that identifies the signal in association with the signal to be input.
The clock recovery circuit according to claim 1, wherein the storage control means stores the locked voltage corresponding to the identification information.
前記格納制御手段は、前記位相制御値欄に前記ロック時電圧を格納させるとともに、前記伝送レート欄に、前記ロック時電圧に対応する前記入力信号の伝送レートを、設定により格納させることを特徴とする請求項１または２に記載のクロック再生回路。 The storage means is composed of a table-type storage means provided with a phase control value column corresponding to a transmission rate column.
The storage control means is characterized in that the locked voltage is stored in the phase control value column and the transmission rate of the input signal corresponding to the locked voltage is stored in the transmission rate column by setting. The clock reproduction circuit according to claim 1 or 2.
前記クロック再生回路は、
入力する信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な入力手段（９）と、
前記入力信号に対して前記任意の伝送レートであることが関連付けられている場合、前記位相補正値の掃引制御に基づく前記位相シフト制御により前記ＰＬＬ回路部がロックしたときのロック時電圧を格納手段（６ａ）に格納させる格納制御手段（５ｅ２）と、
前記入力信号に対して再入力に係る信号であることが関連付けられている場合、前記位相シフト制御に用いる前記位相補正値として、前記格納手段に格納されている前記ロック時電圧を設定する位相補正制御手段（５ｅ、５ｅ３）と、
を有することを特徴とする波形観測装置。 A voltage control oscillator (3a) that outputs a clock signal having an oscillation frequency corresponding to an input voltage, and a phase that sends a voltage corresponding to a phase difference signal between the input signal and the clock signal to the voltage control oscillator as the input voltage. The PLL circuit unit includes a PLL circuit unit (3e) having a comparison means (3c), and the PLL circuit unit performs sweep control of a phase correction value used for phase shift control for sequentially shifting the phase of the clock signal input to the phase comparison means. The clock reproduction circuit includes a clock reproduction circuit (3) that is executed until locked and synchronizes the clock signal with the input signal, and the measurement signal output by the object to be measured (50) is reproduced as the input signal by the clock reproduction circuit. A waveform observation device that observes the waveform of the signal under test based on the clock signal.
The clock recovery circuit is
An input means (9) capable of inputting an arbitrary transmission rate and a signal related to re-input in relation to the input signal, and
When the input signal is associated with the arbitrary transmission rate, the locking voltage when the PLL circuit unit is locked by the phase shift control based on the sweep control of the phase correction value is stored. The storage control means (5e2) to be stored in (6a) and
When the input signal is associated with a signal related to re-input, the phase correction that sets the locked voltage stored in the storage means as the phase correction value used for the phase shift control. Control means (5e, 5e3) and
A waveform observation device characterized by having.
入力する信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な入力ステップ（Ｓ１）と、
前記入力信号に対して前記任意の伝送レートであることが関連付けられている場合、前記位相補正値の掃引制御に基づく前記位相シフト制御により前記ＰＬＬ回路部がロックしたときのロック時電圧を格納手段（６ａ）に格納させる格納制御ステップ（Ｓ７）と、
前記入力信号に対して再入力に係る信号であることが関連付けられている場合、前記位相シフト制御に用いる前記位相補正値として、前記格納手段に格納されている前記ロック時電圧を設定する位相補正制御ステップ（Ｓ８）と、
を含むことを特徴とするクロック再生方法。 A voltage control oscillator (3a) that outputs a clock signal having an oscillation frequency corresponding to an input voltage, and a phase that sends a voltage corresponding to a phase difference signal between the input signal and the clock signal to the voltage control oscillator as the input voltage. The PLL circuit unit includes a PLL circuit unit (3e) having a comparison means (3c), and the PLL circuit unit performs sweep control of a phase correction value used for phase shift control for sequentially shifting the phase of the clock signal input to the phase comparison means. It is a clock reproduction method that performs until it locks and synchronizes the clock signal with the input signal.
An input step (S1) in which it is possible to input that the transmission rate is arbitrary and the signal is related to re-input in relation to the input signal, and
When the input signal is associated with the arbitrary transmission rate, the locking voltage when the PLL circuit unit is locked by the phase shift control based on the sweep control of the phase correction value is stored. The storage control step (S7) to be stored in (6a) and
When the input signal is associated with a signal related to re-input, the phase correction that sets the locked voltage stored in the storage means as the phase correction value used for the phase shift control. The control step (S8) and
A clock recovery method characterized by including.
前記クロック再生方法は、
入力する前記被測定信号に関連付けて、任意の伝送レートであること、及び再入力に係る信号であることを入力可能な入力ステップ（Ｓ１）と、
前記被測定信号に対して前記任意の伝送レートであることが関連付けられている場合、前記位相補正値の掃引制御に基づく前記位相シフト制御により前記ＰＬＬ回路部がロックしたときのロック時電圧を格納手段（６ａ）に格納させる格納制御ステップ（Ｓ７）と、
前記被測定信号に対して再入力に係る信号であることが関連付けられている場合、前記位相シフト制御に用いる前記位相補正値として、前記格納手段に格納されている前記ロック時電圧を設定する位相補正制御ステップ（Ｓ８）と、
を含むことを特徴とする波形観測方法。 A voltage control oscillator (3a) that outputs a clock signal having an oscillation frequency corresponding to an input voltage, and a phase that sends a voltage corresponding to a phase difference signal between the input signal and the clock signal to the voltage control oscillator as the input voltage. The PLL circuit unit includes a PLL circuit unit (3e) having a comparison means (3c), and the PLL circuit unit performs sweep control of a phase correction value used for phase shift control for sequentially shifting the phase of the clock signal input to the phase comparison means. The clock reproduced by the clock reproduction method using the measured signal output by the object to be measured (50) as the input signal by using the clock reproduction method of performing until locking and synchronizing the clock signal with the input signal. It is a waveform observation method for observing the waveform of the signal to be measured based on the signal.
The clock recovery method is
An input step (S1) in which it is possible to input that the transmission rate is arbitrary and that the signal is related to re-input in relation to the signal to be measured to be input.
When the signal to be measured is associated with the arbitrary transmission rate, the locked voltage when the PLL circuit unit is locked by the phase shift control based on the sweep control of the phase correction value is stored. The storage control step (S7) to be stored in the means (6a) and
When the signal to be measured is associated with a signal related to re-input, the phase for setting the locked voltage stored in the storage means as the phase correction value used for the phase shift control. The correction control step (S8) and
A waveform observation method characterized by including.
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