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JP7171527B2 - 半導体装置および電力変換装置 - Google Patents
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Description

本発明は、半導体装置の構造に係り、特に、電力変換装置に搭載される絶縁ゲート型バイポーラトランジスタ（IGBT）に適用して有効な技術に関する。
インバータなどの電力変換器の主要部品であるIGBTモジュール（Insulated Gate Bipolar Transistor : 以下、IGBTと略する）は、低コスト化と小型化が求められている。同様に、パワーモジュール内のパワーデバイスチップにも低コスト化と小型化が求められ、IGBTチップの高出力電流密度を実現する新しい技術が求められている。
高出力電流密度になると、パワーデバイスの単位チップ面積当たりの損失が増え、チップ温度が上昇する。このため、IGBTチップには高出力電流下でのターオフ時の安全動作領域（Reverse Bias Safe Operating Area: 以下、RBSOAとも称する）を広げる必要がある。すなわち、より高い電流、電圧、温度でもIGBTが破壊せず、十分な電流遮断耐量を有することが必要である。
このような背景の中、電流遮断能力の向上技術として、例えば、特許文献１には、IGBTチップの周辺ガードリング部のp型コレクタ層のホール注入を低減し、能動領域として働くセル部分の電流集中を抑制する技術が提案されている。これにより電流集中によるIGBTセルの寄生バイポーラトランジスタ動作を抑制し、電流遮断能力を向上することができる。
また、特許文献２には、IGBTチップの終端領域のトレンチ構造の削除と終端領域のコンタクトホールの開口面積を中央部と等しいか小さくすることで、IGBTセルに比べて終端領域のアバランシェ耐量の高い構成が提案されている。これにより、終端部での電界集中を抑制し、高いサージ電圧が発生した場合においても素子が破壊せず、RBSOAを向上することが可能である。
また、特許文献３には、IGBTセルのトレンチ間中央部にPN接合で形成された電界集中領域を設け、ターンオフ時のインパクトイオン化による電子注入をセル間で均等に発生させ、電流集中を抑制し、遮断耐量を向上する技術が提案されている。
特開２００３－１３３５５６号公報 特開２０１１－１００８７７号公報 特開２０１６－０１２５８１号公報
しかしながら、特許文献１や特許文献２の従来技術では、IGBTセルの製造時の形状バラツキや不純物バラツキによって発生する複数IGBTセル間の電界バラツキが発生した場合、電界の強いセルに電流・電界集中が発生し遮断耐量が低下する場合がある。
また、特許文献３の従来技術では、チップ終端部からのホール電流がチップ外周セルやチップコーナー部のセルに電流集中し、遮断耐量向上の妨げとなる場合がある。
そこで、本発明の目的は、製造時の形状バラツキや不純物バラツキに起因するIGBTセル間の電界バラツキによる局所的な電流・電界集中やチップ終端部での電流集中を抑制可能な遮断耐量の高い半導体装置とそれを用いた電力変換装置を提供することにある。
上記課題を解決するために、本発明は、層間絶縁膜を介して半導体基板の表面上に形成されたエミッタ電極と、前記半導体基板の裏面上に形成されたコレクタ電極と、前記コレクタ電極に接し、前記半導体基板の裏面に形成された第１導電型の第１半導体層と、前記第１半導体層よりも内側に形成された第２導電型の第２半導体層と、前記半導体基板の表面に沿って配置された中心領域セルと、前記半導体基板の平面方向において、前記中心領域セルより外側に位置し、前記中心領域セルとチップ終端ガードリング領域との間に配置された外周領域セルと、を備え、前記中心領域セルは、前記エミッタ電極と前記半導体基板との間に形成されたトレンチと、ゲート絶縁膜を介して前記トレンチの内側に形成され、前記層間絶縁膜を介して前記エミッタ電極と絶縁されたゲート電極と、前記ゲート絶縁膜に接して形成され、かつ、前記半導体基板より不純物濃度の高い第２導電型の第３半導体層と、エミッタコンタクトを介して前記エミッタ電極の前記半導体基板側に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第４半導体層と、前記ゲート絶縁膜に接し、かつ、前記第３半導体層の前記半導体基板側に形成され、かつ、前記第４半導体層より不純物濃度の低い第１導電型の第５半導体層と、前記第４半導体層の前記半導体基板側の表面に接し、かつ、前記第５半導体層より前記半導体基板側に突出して形成され、キャリア濃度が前記第４半導体層より低い第１導電型の第６半導体層と、前記第６半導体層の前記コレクタ電極側表面に接して形成され、かつ、不純物濃度が前記半導体基板より高い第２導電型の第７半導体層を含み、前記外周領域セルは、前記トレンチと、前記ゲート電極と、前記第４半導体層と、前記第５半導体層と、前記第６半導体層を有するとともに、前記外周領域セルは、前記第３半導体層と前記第７半導体層とのうち少なくとも一方を持たないことを特徴とする。
また、本発明は、一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子間に接続され、スイッチング素子と逆極性のダイオードの並列回路を２個直列に接続したスイッチングレッグと、を備え、前記並列回路の相互接続点が、異なる交流端子に接続された交流の相数と同数の電力変換単位を構成する電力変換装置であって、前記スイッチング素子は、上記に記載の半導体装置であることを特徴とする。
本発明によれば、製造時の形状バラツキや不純物バラツキに起因するIGBTセル間の電界バラツキによる局所的な電流・電界集中やチップ終端部での電流集中を抑制可能な遮断耐量の高い半導体装置とそれを用いた電力変換装置を実現することができる。
これにより、IGBTチップの高電流密度化が可能となり、それを搭載する電力変換装置の小型化に寄与できる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係るIGBT半導体チップの上面図である。 図１Ａのセル終端領域１０５の拡大図である。 図１ＢのＡ－Ａ’部の断面図である。 従来のIGBT半導体チップの断面図である 本発明の実施例１に係るIGBT半導体チップの製造プロセスを示す図である。 IGBT半導体チップのターンオフ波形（正常波形）を示す図である。 従来のIGBT半導体チップのターオフ中の内部状態を示す模式図である。 従来のIGBT半導体チップのターオフ中の内部状態を示す模式図である。 IGBT半導体チップのターンオフ中のインパクトイオン化係数αと電界の変化を示す図である。 本発明の実施例１に係るIGBT半導体チップのターオフ中の内部状態を示す模式図である。 本発明の実施例２に係るIGBT半導体チップの断面図である。 本発明の実施例３に係るIGBT半導体チップの断面図である。 本発明の実施例４に係るIGBT半導体チップの断面図である。 本発明の実施例５に係るIGBT半導体チップの断面図である。 本発明の実施例６に係るIGBT半導体チップのセル終端領域の上面図である。 本発明の実施例６に係るIGBT半導体チップの鳥瞰図である。 本発明の実施例７に係るIGBT半導体チップの鳥瞰図である。 本発明の実施例８に係るIGBT半導体チップの鳥瞰図である。 本発明の実施例９に係るIGBT半導体チップのセル終端領域の上面図である。 本発明の実施例９に係るIGBT半導体チップの鳥瞰図である。 本発明の実施例１０に係る電力変換装置の回路ブロック図である。
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、各図において、参照番号が同一のものは同一の構成要件あるいは類似の機能を備えた構成要件を示している。また、ｐ－，ｐ，ｐ＋は、半導体層の導電型がｐ型であることを示し、かつ、この順に相対的な不純物濃度が高くなる。さらに、ｎ－，ｎ，ｎ＋は、半導体層の導電型がｎ型であることを示し、かつ、この順に相対的な不純物濃度が高くなる。
図１Ａから図９を参照して、本発明の実施例１の半導体装置とその製造方法について説明する。なお、図３，図６，図７は、本発明を分かり易くするために比較例として示す従来のIGBT半導体チップを示す図である。
図１Ａは、IGBT半導体チップ１０１の上面図である。チップの中央にはIGBTのユニットセルが複数配置されたセル領域１０３が設けられている。また、IGBTのゲート電圧印加用のゲート電極PAD１０４が設けられている。また、IGBT半導体チップ１０１の外周にはチップ終端ガードリング領域１０２が設けられている。
図１Ｂは、IGBT半導体チップ１０１のセル終端領域１０５の拡大図であり、エミッタ電極のない表面構造として表した模式図である。セル領域１０３内には、トレンチゲート２０４が周期的に配置された複数のユニットセルが配置され、ユニットセルの中央部にはエミッタコンタクト２０３が設けられている。ユニットセルは、IGBT半導体チップ１０１の中心領域セル２０１と、中心領域セル２０１よりIGBT半導体チップ１０１の平面方向における外側に位置し、チップ終端ガードリング領域１０２との間にある外周領域セル２０２が設けられている。
図２は、図１ＢのＡ－Ａ’部の断面図である。中心領域セル２０１は、エミッタ電極３０１と半導体基板３０８との間に形成されたトレンチ（後述する図４の符号５０１）と、トレンチの内側に形成され、絶縁層（層間絶縁膜３０２）を介してエミッタ電極３０１と絶縁されたゲート電極（トレンチゲート２０４）と、トレンチに形成されたゲート絶縁膜３１０と、ゲート絶縁膜３１０に接して形成され、かつ、半導体基板３０８より不純物濃度の高い第２導電型の第３半導体層（n+ソース層）３０３と、エミッタコンタクト２０３を介して、エミッタ電極３０１の半導体基板３０８側の表面に接して形成され、かつ、第１半導体層（ｐ型コレクタ層）３１２より不純物濃度の高い第１導電型の第４半導体層（浅いp+層）３０４と、ゲート絶縁膜３１０に接し、かつ、第３半導体層（n+ソース層）３０３の半導体基板３０８側に形成され、かつ、第４半導体層（浅いp+層）３０４より不純物濃度の低い第１導電型の第５半導体層（pベース層）３０５と、第４半導体層（浅いp+層）３０４の半導体基板３０８側の表面に接し、かつ、第５半導体層（pベース層）３０５より半導体基板３０８側に突出して形成され、キャリア濃度が第４半導体層（浅いp+層）３０４より低い、第１導電型の第６半導体層（深いp+層）３０６と、第６半導体層（深いp+層）３０６のコレクタ電極３１３側表面に接して形成され、かつ、不純物濃度が半導体基板３０８より高い第２導電型の第７半導体層（深いn層）３０７を含んで形成されている。
IGBT半導体チップ１０１の平面方向の中心領域セル２０１の外側の外周領域セル２０２は、エミッタ電極３０１と半導体基板３０８との間に形成されたトレンチ（後述する図４の符号５０１）と、トレンチの内側に形成され、絶縁層（層間絶縁膜３０２）を介してエミッタ電極３０１と絶縁されたゲート電極（トレンチゲート２０４）と、トレンチに形成されたゲート絶縁膜３１０と、ゲート絶縁膜３１０に接して形成され、かつ、半導体基板３０８より不純物濃度の高い第２導電型の第３半導体層（n+ソース層）３０３と、エミッタ電極３０１の半導体基板３０８側の表面に接して形成され、かつ、第１半導体層（ｐ型コレクタ層）３１２より不純物濃度の高い第１導電型の第４半導体層（浅いp+層）３０４と、ゲート絶縁膜３１０に接し、かつ、第３半導体層（n+ソース層）３０３の半導体基板３０８側に形成され、かつ、第４半導体層（浅いp+層）３０４より不純物濃度の低い第１導電型の第５半導体層（pベース層）３０５と、第４半導体層（浅いp+層）３０４の半導体基板３０８側の表面に接し、かつ、第５半導体層（pベース層）３０５より半導体基板３０８側に突出して形成され、キャリア濃度が第４半導体層（浅いp+層）３０４より低い、第１導電型の第６半導体層（深いp+層）３０６が形成されている。
図４は、本実施例（図２）のIGBT半導体チップ１０１の製造プロセスを示す図である。
≪（ａ）トレンチゲート形成≫
先ず、ｎ－半導体基板３０８（例えばＳｉウェハ等の半導体ウェハ）が準備される。
次に、ｎ－半導体基板３０８上に成膜される絶縁膜（例えばＳｉＯ２）が、ホトリソグラフィーにより、トレンチ形成用にパターニングされる。
次に、パターニングされた絶縁膜をマスクにして、異方性エッチングによりトレンチ５０１が形成される。
≪（ｂ）ｐベース層、ｎ＋ソース層形成≫
次に、ゲート絶縁膜を形成し、ポリシリコン膜を堆積し、ホトリソグラフィーで露光後、トレンチゲート２０４を加工形成する。
次に、ｐベース層３０５形成用にパターンニングされたホトレジストをマスクにして、ｐ型不純物のイオン注入行い、さらに熱処理を行うことにより、第５半導体層（pベース層）３０５が形成される。
続いて、ｎ＋ソース層３０３形成用にパターンニングされたホトレジストをマスクにして、ｎ型不純物のイオン注入を行い、第３半導体層（n+ソース層）３０３を形成する。
≪（ｃ）コンタクト形成≫
次に、ｎ－半導体基板３０８の全面に層間絶縁膜３０２が堆積される。層間絶縁膜３０２には、平坦化が施される。平坦化には、例えばＢＰＳＧ（Boron-Phosphors Silicate Glass）膜のリフローやＣＭＰ（Chemical Mechanical Polishing）などの平坦化手段などが適用される。
層間絶縁膜３０２の平坦化後、ホトリソグラフィーと異方性エッチングにより、コンタクトホール５０２が形成される。この時、コンタクトホール５０２は、層間絶縁膜３０２を貫通し、さらに第５半導体層（pベース層）３０５に達する。これにより、ｐベース層３０５を断面で見た場合、一対のｎ＋ソース層が形成されると共に、後工程で形成されるコンタクト金属層が接触する溝部が形成される。
≪（ｄ）浅いｐ層形成、深いｐ層形成≫
続いて、層間絶縁膜３０２をマスクにして、浅いp+層３０４と深いp+層３０６のイオン注入をこの順で行い、第４半導体層（浅いp+層）３０４と第６半導体層（深いp+層）３０６がそれぞれ形成される。
≪（ｅ）深いｎ＋層形成≫
次に、ｎ－半導体基板３０８の全面にレジスト５０３を塗布し、ホトリソグラフィーにより、中心領域にのみレジスト５０３を開口させ、イオン注入により第７半導体層（深いn層）３０７を形成し、レジスト除去後、熱処理を行うことにより、コンタクトホール５０２に対して自己整合にｐ＋コンタクト及びｎ＋ソースコンタクトが形成される。
≪（ｆ）エミッタ電極、裏面ｎバッファー、ｐコレクタ層、コレクタ電極形成≫
次に、コンタクトホール５０２を、Ｔｉ，ＴｉＮ，Ｗのような高融点金属からなる積層金属膜で埋め込み、さらに、エッチングまたはＣＭＰで平坦化することにより、コンタクト金属層（エミッタコンタクト２０３）が形成される。その後、アルミニウムなどからなる金属層を堆積し、ホトリソグラフィーとエッチングによりエミッタ電極３０１およびゲート電極PAD１０４（図示せず）が形成される。その後、図示されないが、ポリイミドなどからなる表面保護膜が成膜され、パターニングされる。
以上の工程が、半導体基板３０８の表面側処理である。
次に、半導体基板３０８の裏面側から半導体基板３０８に、ｎ型およびｐ型不純物のイオン注入を行い、さらにレーザアニールを行うことにより、第２半導体層（n型バッファー層）３１１および第１半導体層（p型コレクタ層）３１２が形成される。
なお、イオン注入時の加速エネルギーを適宜調整することにより、半導体基板３０８の裏面からの深さが異なるｎ型バッファー層３１１およびｐ型コレクタ層３１２が形成できる。その後、半導体基板３０８の裏面側に、積層金属層、例えばＡｌ－Ｔｉ－Ｎｉ－Ａｕをスパッタリングにより成膜して、コレクタ電極３１３が形成される。
実施例１の特徴は、IGBT半導体チップ１０１の平面方向の中心領域セル２０１は、第６半導体層３０６と第７半導体層３０７で電界集中しやすいｐｎ接合が形成され、IGBT半導体チップ１０１の平面方向の中心領域セル２０１の平面方向の外側のセル（外周領域セル２０２）は、中心セル領域２０１と比較して第７半導体層３０７がない構造となっていることである。その効果は、ターンオフ時の遮断耐量が向上することである。その原理を以下に記載する。
図５は、IGBT半導体チップのターンオフ波形例である。IGBT半導体チップのターンオフにおいて、ゲート電圧が閾値電圧以下になると、トレンチゲートからの能動的な電子注入は無くなるため、正孔電流の経路は不安定に（動きやすく）なる。このときトレンチの寸法や形状等のばらつきにより局所的にわずかに電界の強い箇所が不可避的に発生する。そのような箇所ではインパクトイオン化による電子注入が相対的に多くなるために、正孔電流が集中し始める。
図８に従来技術と本発明のターンオフ中のインパクトイオン化係数αと電界の変化の関係を示す。インパクトイオン化は、電界に強く依存し、図３に示す従来技術の場合、図２に示す本実施例のような第６半導体層（深いp+層）３０６と第７半導体層（深いn層）３０７で形成される電界集中層ｐｎ接合がなく、ターンオフ期間t1～t2での電界が低いため、t1～t2期間のインパクトイオン化係数の変化が大きい。
つまり、ターンオフ中にインパクトイオン化するキャリアは少ない。このような場合、図６に示すように、トレンチの寸法や形状等のばらつきにより局所的にわずかに電界が均等でない場合でも、インパクトイオン化に差が生じ、電流集中と局所的な発熱により、寄生サイリスタ（n＋ソース／pベース／n－基板／p型コレクタ層）に電流が流れてオフできなくなるラッチアップが発生し、熱的な破壊に至り、ターンオフ時の遮断耐量が低下する。
外周領域セル２０２は、チップ終端ガードリング領域１０２からのホール電流も加算されるため、さらに電流集中し、遮断耐量を低下させる要因となる。
図７に示す従来のIGBT半導体チップの場合、IGBTセル内に第６半導体層（深いp+層）と第７半導体層(深いn層)で電界集中ｐｎ接合を形成すると、ターンオフ期間t1～t2での電界が高く、かつt1～t2期間のインパクトイオン化係数の変化が小さい。このため、インパクトイオン化による電子注入がセル間で均等に発生し、ホール電流が均等にIGBTセルを流れ、電流集中を抑制する。このため、ターンオフ時の遮断耐量が向上する。
しかしながら、第７半導体層(深いn層)は、ホールに対してバリア層となるため、第７半導体層(深いn層)があるセルは、ホール電流が抜けにくく、外周領域セル２０２はチップ終端ガードリング領域１０２からのホール電流が加算されるため、電流集中が発生し更に遮断耐量を向上する妨げとなっていた。
そこで、本実施例では、図９に示すように、中心領域セル２０１は、第６半導体層（深いp+層）と第７半導体層(深いn層)で電界集中ｐｎ接合を形成しインパクトイオン化による電子注入をセル間で均等に発生させ、ホール電流が均等化し遮断耐量を向上できる効果がある。
一方、外周領域セル２０２は、第７半導体層(深いn層)がない構成とすることで、チップ終端ガードリング領域１０２から加算されるホール電流を効率よく外周領域セル２０２で引き抜くことができるため、外周領域セル２０２の電流集中を抑制できる効果がある。これにより、遮断耐量に優れたIGBT半導体チップを提供できる。
図１０を参照して、本発明の実施例２の半導体装置について説明する。図１０は、本実施例のIGBT半導体チップの断面図であり、実施例１（図２）の変形例に相当する。
本実施例の中心領域セル２０１の構成は、実施例１（図２）と同様であり、繰り返しとなる説明は省略する。
一方、本実施例の外周領域セル２０２は、エミッタコンタクト２０３とゲート絶縁膜３１０の間の領域に、第３半導体層（n+ソース層）３０３が形成されていない点において、実施例１（図２）の構成とは異なっている。したがって、エミッタコンタクト２０３とゲート絶縁膜３１０の間の領域においては、層間絶縁膜３０２は第５半導体層（pベース層）３０５の表面に接して形成されている。
本実施例では、中心領域セル２０１の構成は、実施例１（図９）と同じであり、同様の効果が得られる。
一方、外周領域セル２０２は、実施例１（図９）に対し、第３半導体層（n+ソース層）３０３がないため、寄生サイリスタ（n＋ソース／pベース／n－基板／p型コレクタ層）構造がなく、実施例１の効果に加えて、さらにラッチアップを防止することができる。これにより、遮断耐量に優れたIGBT半導体チップを提供できる。
図１１を参照して、本発明の実施例３の半導体装置について説明する。図１１は、本実施例のIGBT半導体チップの断面図であり、実施例２（図１０）の変形例に相当する。
本実施例の中心領域セル２０１の構成は、実施例２（図１０）と同様であり、繰り返しとなる説明は省略する。
一方、本実施例の外周領域セル２０２は、実施例２（図１０）の外周領域セル２０２に対して、第６半導体層（深いp+層）３０６のコレクタ電極３１３側表面に接して形成され、かつ、不純物濃度が半導体基板３０８より高い第２導電型の第７半導体層（深いn層）３０７が形成されている点において、実施例２（図１０）の構成とは異なっている。
本実施例では、中心領域セル２０１と外周領域セル２０２は、共に第６半導体層（深いp+層）３０６と第７半導体層（深いn層）３０７で電界集中ｐｎ接合を形成しており、インパクトイオン化による電子注入をセル間で均等に発生させ、ホール電流が均等化し遮断耐量を向上できる効果がある。
一方、外周領域セル２０２は、実施例２（図１０）と同様に、第３半導体層（n+ソース層）３０３がないため、寄生サイリスタ（n＋ソース／pベース／n－基板／p型コレクタ層）構造がなく、ラッチアップを防止することができる。
また、外周領域セル２０２は、第３半導体層（n+ソース層）３０３がないため、ターンオン時に電子注入がなく、中心領域セル２０１に比べてホール量が少なくなっている。そのため、ターンオフ時のホール密度も低く、電流集中及びラッチアップを防止することができる。これにより、遮断耐量に優れたIGBT半導体チップを提供できる。
図１２を参照して、本発明の実施例４の半導体装置について説明する。図１２は、本実施例のIGBT半導体チップの断面図であり、実施例２（図１０）の変形例に相当する。
本実施例の中心領域セル２０１および外周領域セル２０２の構成は、実施例２（図１０）と同様であり、繰り返しとなる説明は省略する。
一方、本実施例では、IGBT半導体チップ１０１の中心領域セル２０１と外周領域セル２０２の平面方向の中間位置に中間領域セル１２０１が配置されている点において、実施例２（図１０）の構成とは異なっている。
本実施例の中間領域セル１２０１の構成は、実施例３（図１１）の外周領域セル２０２の構成と同様である。したがって、中間領域セル１２０１においては、第６半導体層（深いp+層）３０６のコレクタ電極３１３側表面に接して形成され、かつ、不純物濃度が半導体基板３０８より高い第２導電型の第７半導体層（深いn層）３０７が形成されている。また、エミッタコンタクト２０３とゲート絶縁膜３１０の間の領域に、第３半導体層（n+ソース層）３０３が形成されていない。
本実施例では、中心領域セル２０１と中間領域セル１２０１は、共に第６半導体層（深いp+層）３０６と第７半導体層（深いn層）３０７で電界集中ｐｎ接合を形成しており、インパクトイオン化による電子注入をセル間で均等に発生させ、ホール電流が均等化し遮断耐量を向上できる効果がある。
特に、中間領域セル１２０１には、第３半導体層（n+ソース層）３０３がないため、インパクトイオン化したキャリアを、寄生サイリスタ（n＋ソース／pベース／n－基板／p型コレクタ層）がない構造で引く抜くため、中心領域セル２０１と外周領域セル２０２間で発生するキャリア密度差を緩和し、局所的な電流集中を抑制する効果ある。
また、外周領域セル２０２は、第７半導体層（深いn層）３０７を無くすことで、チップ終端ガードリング領域１０２から加算されるホール電流を効率よく引き抜くことができる構造となり、外周領域セル２０２での電流集中も抑制できる効果がある。
また、中間領域セル１２０１と外周領域セル２０２は、共に第３半導体層（n+ソース層）３０３がないため、寄生サイリスタ（n＋ソース／pベース／n－基板／p型コレクタ層）がなく、ラッチアップを防止することができる。これにより、遮断耐量に優れたIGBT半導体チップを提供できる。
図１３を参照して、本発明の実施例５の半導体装置について説明する。図１３は、本実施例のIGBT半導体チップの断面図であり、実施例４（図１２）の変形例に相当する。
本実施例のIGBT半導体チップは、中心領域セル２０１と外周領域セル２０２の平面方向の中間位置に中間領域セル１２０１が配置されている点など、基本的な構成は、実施例４（図１２）と同様であり、繰り返しとなる説明は省略する。
実施例４（図１２）では、中心領域セル２０１、外周領域セル２０２、中間領域セル１２０１の全ての領域において、ゲート電極がトレンチ構造（トレンチゲート２０４およびゲート絶縁膜３１０）で形成されているのに対し、本実施例（図１３）では、中心領域セル２０１、外周領域セル２０２、中間領域セル１２０１の全ての領域において、サイドゲート構造（サイドゲート１３０１、Poly-Siフィールドプレート１３０２、ゲート絶縁膜３１０）で形成されている点において、実施例４（図１２）の構成とは異なっている。
本実施例のゲート電極は、図１３に示すように、エミッタ電極３０１と半導体基板３０８との間に形成されたトレンチと、トレンチの内側に形成され、絶縁層（層間絶縁膜３０２）を介してエミッタ電極３０１と絶縁されたゲート電極（サイドゲート１３０１）と、トレンチの内側に形成され、エミッタコンタクト２０３を介してエミッタ電極３０１に接続されたPoly-Siフィールドプレート１３０２で構成されている。
本実施例では、IGBTセルはサイドゲート構造で形成されており、帰還容量が小さく、高スイッチングかつ低損失化が可能である。
また、中心領域セル２０１と中間領域セル１２０１は共に第６半導体層（深いp+層）３０６と第７半導体層（深いn層）３０７で電界集中ｐｎ接合を形成していることによる効果、外周領域セル２０２に第７半導体層（深いn層）３０７がないことによる効果、中間領域セル１２０１と外周領域セル２０２は共に第３半導体層（n+ソース層）３０３がないことによる効果は、実施例４（図１２）と同様である。
なお、本実施例のサイドゲート構造は、後述する実施例６～１０を含めて、全ての実施例において、同様に適用可能である。
図１４および図１５を参照して、本発明の実施例６の半導体装置について説明する。図１４は、本実施例のIGBT半導体チップのセル終端領域（図１Ａの符号１０５）の上面図である。IGBTのユニットセルのトレンチゲートは、ストライプ状に配置されている。図1５は、本実施例のIGBT半導体チップの鳥瞰図である。
本実施例では、図１４に示すように、ストライプ形状のトレンチゲート２０４をｙ方向に配列し、外周領域セル２０２を形成する。中心領域セル２０１は、実施例１（図２）および実施例５（図１３）と同一構造である。
外周領域セル２０２は、実施例１（図２）および実施例２（図１０）と同一構造を形成する。IGBTセルがストライプ状に配置された場合においても、図１５に示すように、トレンチの奥行方向で中心領域セル２０１と外周領域セル２０２を配置するので、第６半導体層（深いp+層）３０６と第７半導体層（深いn層）３０７で電界集中ｐｎ接合を形成しており、インパクトイオン化による電子注入をセル間で均等に発生させ、ホール電流が均等化し遮断耐量を向上できる効果がある。
また、外周領域セル２０２は、第７半導体層（深いn層）３０７を無くすことで、チップ終端ガードリング領域１０２から加算されるホール電流を効率よく引き抜くことができる構造となり、外周領域セル２０２での電流集中も抑制できる効果がある。
また、外周領域セル２０２は、第３半導体層（n+ソース層）３０３がないため、寄生サイリスタ（n＋ソース／pベース／n－基板／p型コレクタ層）がなく、ラッチアップを防止することができる。これにより、遮断耐量に優れたIGBT半導体チップを提供できる。
図１６を参照して、本発明の実施例７の半導体装置について説明する。図１６は、本実施例のIGBT半導体チップの鳥瞰図であり、実施例６（図１５）の変形例に相当する。IGBTのユニットセルのトレンチゲートは、ストライプ状に配置さている。
本実施例では、図１６に示すように、トレンチ奥行方向で、実施例３（図１１）と同様な外周領域セル２０２を構成している。IGBTセルがストライプ状に配置された場合においても、中心領域セル２０１と外周領域セル２０２は、共に第６半導体層（深いp+層）３０６と第７半導体層（深いn層）３０７で電界集中ｐｎ接合を形成しており、インパクトイオン化による電子注入をセル間で均等に発生させ、ホール電流が均等化し遮断耐量を向上できる効果がある。
一方、外周領域セル２０２は、実施例３（図１１）と同様に、第３半導体層（n+ソース層）３０３がないため、寄生サイリスタ（n＋ソース／pベース／n－基板／p型コレクタ層）構造がなく、ラッチアップを防止することができる。
また、外周領域セル２０２は、第３半導体層（n+ソース層）３０３がないため、ターンオン時に電子注入がなく、中心領域セル２０１に比べてホール量が少なくなっている。そのため、ターンオフ時のホール密度も低く、電流集中及びラッチアップを防止することができる。これにより、遮断耐量に優れたIGBT半導体チップを提供できる。
図１７を参照して、本発明の実施例８の半導体装置について説明する。図１７は、本実施例のIGBT半導体チップの鳥瞰図であり、実施例７（図１６）の変形例に相当する。IGBTのユニットセルのトレンチゲートは、ストライプ状に配置さている。
IGBTセルがストライプ状に配置されている場合においても、実施例４（図１２）と同様に、奥行方向に中心領域セル２０１と中間領域セル１２０１は共に第６半導体層（深いp+層）３０６と第７半導体層（深いn層）３０７で電界集中ｐｎ接合を形成しており、インパクトイオン化による電子注入をセル間で均等に発生させ、ホール電流が均等化し遮断耐量を向上できる効果がある。
特に、中間領域セル１２０１には、第３半導体層（n+ソース層）３０３がないため、インパクトイオン化したキャリアを、寄生サイリスタ（n＋ソース／pベース／n－基板／p型コレクタ層）がない構造で引く抜くため、中心領域セル２０１と外周領域セル２０２間で発生するキャリア密度差を緩和し、局所的な電流集中を抑制する効果ある。
また、外周領域セル２０２は、第７半導体層（深いn層）３０７を無くすことで、チップ終端ガードリング領域１０２から加算されるホール電流を効率よく引き抜くことができる構造となり、外周領域セル２０２での電流集中も抑制できる効果がある。
また、中間領域セル１２０１と外周領域セル２０２は、共に第３半導体層（n+ソース層）３０３がないため、寄生サイリスタ（n＋ソース／pベース／n－基板／p型コレクタ層）がなく、ラッチアップを防止することができる。これにより、遮断耐量に優れたIGBT半導体チップを提供できる。
図１８および図１９を参照して、本発明の実施例９の半導体装置について説明する。図１８は、本実施例のIGBT半導体チップのセル終端領域（図１Ａの符号１０５）の上面図である。IGBTのユニットセルのトレンチゲートは、ストライプ状に配置さている。図1９は、本実施例のIGBT半導体チップの鳥瞰図である。
IGBTがストライプ形状の配置においても、ｙ方向，ｘ方向共に中心領域セル２０１と外周領域セル２０２を配置し、中心領域セル２０１では、第６半導体層（深いp+層）３０６と第７半導体層（深いn層）３０７で電界集中ｐｎ接合を形成しており、インパクトイオン化による電子注入をセル間で均等に発生させ、ホール電流が均等化し遮断耐量を向上できる効果がある。
一方、外周領域セル２０２では、第７半導体層（深いn層）３０７を無くすことで、チップ終端ガードリング領域１０２から加算されるホール電流を効率よく引き抜くことができる構造となり、外周領域セル２０２での電流集中も抑制できる効果がある。
また、外周領域セル２０２は、第３半導体層（n+ソース層）３０３がないため、寄生サイリスタ（n＋ソース／pベース／n－基板／p型コレクタ層）がなく、ラッチアップを防止することができる。これにより、遮断耐量に優れたIGBT半導体チップを提供できる。
図２０を参照して、本発明の半導体装置を電力変換装置に適用した実施形態の一例について説明する。図２０は、本発明の実施例１～９に係る半導体装置を構成要素として採用した電力変換装置６００を示す回路ブロック図である。図２０には、本実施例に係る電力変換装置６００の回路構成、及び直流電源と三相交流モータ（交流負荷）との接続の関係を示す。
本実施例の電力変換装置６００では、実施例１～９の半導体装置を電力スイッチング素子６０１～６０６として用いている。電力スイッチング素子６０１～６０６は、例えばIGBTである。
図２０に示すように、本実施例の電力変換装置６００は、一対の直流端子であるＰ端子６３１，Ｎ端子６３２と、交流出力の相数と同数の交流端子であるＵ端子６３３，Ｖ端子６３４，Ｗ端子６３５とを備えている。
一対の電力スイッチング素子６０１および６０２の直列接続からなり、その直列接続点に接続されるＵ端子６３３を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子６０３および６０４の直列接続からなり、その直列接続点に接続されるＶ端子６３４を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子６０５および６０６の直列接続からなり、その直列接続点に接続されるＷ端６３５を出力とするスイッチングレッグを備える。
電力スイッチング素子６０１～６０６からなる３相分のスイッチングレッグは、Ｐ端子６３１，Ｎ端子６３２の直流端子間に接続されて、図示しない直流電源から直流電力が供給される。電力変換装置６００の３相の交流端子であるＵ端子６３３、Ｖ端子６３４、Ｗ端子６３５は図示しない三相交流モータに三相交流電源として接続されている。
電力スイッチング素子６０１～６０６には、それぞれ逆並列にダイオード６２１～６２６が接続されている。IGBTからなる電力スイッチング素子６０１～６０６のそれぞれのゲート入力端子にはゲート駆動回路６１１～６１６が接続されており、各ゲート駆動回路６１１～６１６によって駆動制御される。
つまり、本実施例の電力変換装置６００は、外部から直流電力を入力し、入力した直流電力を交流電力に変換して出力する電力変換装置であって、直流電力を入力するための一対の直流端子６３１，６３２と、交流電力を出力するための交流端子であってその交流電力に係る交流の相数と同数の交流端子６３３～６３５とを備え、相数分ある交流端子６３３～６３５の各々について、一対の直流端子６３１，６３２の一方の端子（Ｐ端子６３１）と他方の端子（Ｎ端子６３２）との間に、スイッチング素子（例えば電力スイッチング素子６０１）と当該スイッチング素子とは逆極性のダイオード（例えばダイオード６２１）とが互いに並列接続されて成る並列回路（例えば電力スイッチング素子６０１とダイオード６２１の並列回路）が２個直列に接続された構成の直列回路（例えば電力スイッチング素子６０１とダイオード６２１の並列回路と、電力スイッチング素子６０２とダイオード６２２の並列回路との直列回路）が接続され、その直列回路を構成する２個の並列回路の相互接続点が、該直列回路に対応する相（例えばＵ相）の交流端子（例えばＵ端子６３３）に接続された構成を備えたものである。
上記の各実施例１～９で説明したIGBT半導体チップ１０１によれば、製造時の形状バラツキや不純物バラツキに起因するIGBTセル間の電界バラツキによる局所的な電流・電界集中やチップ終端部での電流集中を抑制可能であり、遮断耐量を向上することができる。
従って、各実施例１～９のIGBT半導体チップ１０１により、IGBTチップの高電流密度化が可能となり、それを搭載する電力変換装置の小型化を図ることができる。
なお、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
１０１…ＩGBT半導体チップ
１０２…チップ終端ガードリング領域
１０３…セル領域
１０４…ゲート電極PAD
１０５…セル終端領域
２０１…中心領域セル
２０２…外周領域セル
２０３…エミッタコンタクト
２０４…トレンチゲート
３０１…エミッタ電極
３０２…層間絶縁膜
３０３…第３半導体層（n+ソース層）
３０４…第４半導体層（浅いp+層）
３０５…第５半導体層（pベース層）
３０６…第６半導体層（深いp+層）
３０７…第７半導体層（深いn層）
３０８…半導体基板（n-半導体基板）
３１０…ゲート絶縁膜
３１１…第２半導体層（n型バッファー層）
３１２…第１半導体層（p型コレクタ層）
３１３…コレクタ電極
５０１…トレンチ
５０２…コンタクトホール
５０３…レジスト
６００…電力変換装置
６０１～６０６…電力スイッチング素子
６２１～６２６…ダイオード
６１１～６１６…ゲート駆動回路
６３１，６３２…直流端子
６３３～６３５…交流端子
１２０１…中間領域セル
１３０１…サイドゲート
１３０２…Poly-Siフィールドプレート

Claims (8)

  1. 層間絶縁膜を介して半導体基板の表面上に形成されたエミッタ電極と、
    前記半導体基板の裏面上に形成されたコレクタ電極と、
    前記コレクタ電極に接し、前記半導体基板の裏面に形成された第１導電型の第１半導体層と、
    前記第１半導体層よりも内側に形成された第２導電型の第２半導体層と、
    前記半導体基板の表面に沿って配置された中心領域セルと、
    前記半導体基板の平面方向において、前記中心領域セルより外側に位置し、前記中心領域セルとチップ終端ガードリング領域との間に配置された外周領域セルと、を備え、
    前記中心領域セルは、前記エミッタ電極と前記半導体基板との間に形成されたトレンチと、
    ゲート絶縁膜を介して前記トレンチの内側に形成され、前記層間絶縁膜を介して前記エミッタ電極と絶縁されたゲート電極と、
    前記ゲート絶縁膜に接して形成され、かつ、前記半導体基板より不純物濃度の高い第２導電型の第３半導体層と、
    エミッタコンタクトを介して前記エミッタ電極の前記半導体基板側に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第４半導体層と、
    前記ゲート絶縁膜に接し、かつ、前記第３半導体層の前記半導体基板側に形成され、かつ、前記第４半導体層より不純物濃度の低い第１導電型の第５半導体層と、
    前記第４半導体層の前記半導体基板側の表面に接し、かつ、前記第５半導体層より前記半導体基板側に突出して形成され、キャリア濃度が前記第４半導体層より低い第１導電型の第６半導体層と、
    前記第６半導体層の前記コレクタ電極側表面に接して形成され、かつ、不純物濃度が前記半導体基板より高い第２導電型の第７半導体層を含み、
    前記外周領域セルは、前記トレンチと、前記ゲート電極と、前記第４半導体層と、前記第５半導体層と、前記第６半導体層を有するとともに、
    前記外周領域セルは、前記第３半導体層と前記第７半導体層とのうち少なくとも一方を持たないことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記外周領域セルは、前記ゲート絶縁膜に接して形成され、かつ、前記半導体基板より不純物濃度の高い第２導電型の第３半導体層を有することを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記外周領域セルは、前記第６半導体層の前記コレクタ電極側表面に接して形成され、かつ、不純物濃度が前記半導体基板より高く前記第２半導体層より低い第２導電型の第７半導体層を有することを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記半導体基板の平面方向において、前記中心領域セルと前記外周領域セルの間に中間領域セルを備え、
    前記中間領域セルは、前記トレンチと、前記ゲート電極と、前記第４半導体層と、前記第５半導体層と、前記第６半導体層と、前記第７半導体層を有するとともに、前記第３半導体層を持たないことを特徴とする半導体装置。
  5. 請求項１から４のいずれか１項に記載の半導体装置であって、
    前記ゲート電極は、前記トレンチの内側に、前記トレンチの形状に沿って形成されたトレンチゲート電極であることを特徴とする半導体装置。
  6. 請求項１から４のいずれか１項に記載の半導体装置であって、
    前記ゲート電極は、前記トレンチの内側に、前記トレンチの側壁に沿って形成されたサイドウォール形状のサイドゲート電極であり、
    前記トレンチの内側に、エミッタコンタクトを介して前記エミッタ電極に接続されたPoly-Siフィールドプレートをさらに備えることを特徴とする半導体装置。
  7. 請求項１から４のいずれか１項に記載の半導体装置であって、
    前記ゲート電極は、前記半導体基板の平面方向において、ストライプ状に配置さていることを特徴とする半導体装置。
  8. 一対の直流端子と、
    交流の相数と同数の交流端子と、
    前記一対の直流端子間に接続され、スイッチング素子と逆極性のダイオードの並列回路を２個直列に接続したスイッチングレッグと、を備え、
    前記並列回路の相互接続点が、異なる交流端子に接続された交流の相数と同数の電力変換単位を構成する電力変換装置であって、
    前記スイッチング素子は、請求項１から７のいずれか１項に記載の半導体装置であることを特徴とする電力変換装置。
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