JP7180619B2

JP7180619B2 - 電子部品及びその製造方法

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Publication number: JP7180619B2
Application number: JP2020002924A
Authority: JP
Inventors: 祐一郎奥山; 武大橋; 一桑島; 隆史大塚; 和弘吉川; 健一吉田
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2020-01-10
Filing date: 2020-01-10
Publication date: 2022-11-30
Anticipated expiration: 2040-01-10
Also published as: US20210219430A1; CN113115509A; CN113115509B; JP2021111701A; US11452209B2

Description

本発明は電子部品及びその製造方法に関し、特に、基板上に複数の導体層と複数の絶縁層が交互に積層された構造を有する電子部品及びその製造方法に関する。

特許文献１には、基板上に複数の導体層と複数の絶縁層が交互に積層された構造を有する電子部品が開示されている。特許文献１に記載された電子部品は、基板上にキャパシタとインダクタが形成されており、これによりＬＣフィルタとして機能する。通常、このような電子部品は、集合基板を用いて複数個同時に作製され、ダイシングによって個片化することによって多数個取りされる。

特開２００８－３４６２６号公報

しかしながら、集合基板をダイシングすることによって電子部品を個片化すると、電子部品の側面が平坦となるため、側面からの放熱性は必ずしも高くなかった。また、絶縁層の層数や厚みが大きいと、集合基板のダイシングが困難になるという問題もあった。

したがって、本発明の目的は、基板上に複数の導体層と複数の絶縁層が交互に積層された構造を有する電子部品において、側面からの放熱性を高めることである。

また、本発明の他の目的は、基板上に複数の導体層と複数の絶縁層が交互に積層された構造を有する電子部品の製造方法において、絶縁層の層数や厚みが大きい場合であってもダイシングを容易化することである。

本発明による電子部品は、基板と、基板上に交互に積層された複数の導体層及び複数の絶縁層とを備え、複数の絶縁層の少なくとも一つの側面は、基板の側面よりも後退した凹部と、凹部から突出する凸部を有することを特徴とする。

本発明によれば、絶縁層の側面が凹凸形状を有していることから、側面の露出面積が増加する。これにより、側面からの放熱性を高めることが可能となる。

本発明において、複数の絶縁層は、いずれも側面が凹部及び凸部を有していても構わない。これによれば、側面の露出面積がより増加することから、側面からの放熱性がより高められる。

本発明において、複数の絶縁層の少なくとも一つの側面は、全周に亘って凹部及び凸部を有していても構わない。これによれば、側面の露出面積がより増加することから、側面からの放熱性がより高められる。

本発明において、基板の側面と凸部の端面が同一平面を構成しても構わない。これによれば、電子部品の外径サイズが必要以上に大型化することがない。

本発明において、凸部の凹部からの突出量は、３μｍ以上、１０μｍ以下であっても構わない。これによれば、外径サイズの大型化を抑えつつ、側面からの放熱性を十分に高めることが可能となる。

本発明による電子部品の製造方法は、基板上に犠牲パターンを含む複数の導体層と複数の絶縁層を交互に積層することによって複数の電子部品を同時に作製する工程と、犠牲パターンを除去することによって複数の電子部品間に空間を形成する工程と、空間に沿って基板を切断することによって複数の電子部品を個片化する工程とを備えることを特徴とする。

本発明によれば、空間に沿って基板を切断していることから、絶縁層の層数や厚みが大きい場合であってもダイシングを容易に行うことが可能となる。

このように、本発明によれば、基板上に複数の導体層と複数の絶縁層が交互に積層された構造を有する電子部品において、側面からの放熱性を高めることが可能となる。また、本発明によれば、基板上に複数の導体層と複数の絶縁層が交互に積層された構造を有する電子部品の製造方法において、絶縁層の層数や厚みが大きい場合であってもダイシングを容易に行うことが可能となる。

図１は、本発明の一実施形態による電子部品１の構造を説明するための断面図である。図２は、電子部品１の製造方法を説明するための工程図である。図３は、電子部品１の製造方法を説明するための工程図である。図４は、電子部品１の製造方法を説明するための工程図である。図５は、電子部品１の製造方法を説明するための工程図である。図６は、電子部品１の製造方法を説明するための工程図である。図７は、電子部品１の製造方法を説明するための工程図である。図８は、電子部品１の製造方法を説明するための工程図である。図９は、電子部品１の製造方法を説明するための工程図である。図１０は、電子部品１の製造方法を説明するための工程図である。図１１は、電子部品１の製造方法を説明するための工程図である。図１２は、電子部品１の製造方法を説明するための工程図である。図１３は、電子部品１の製造方法を説明するための工程図である。図１４は、電子部品１の製造方法を説明するための工程図である。図１５は、電子部品１の製造方法を説明するための工程図である。図１６は、電子部品１の製造方法を説明するための工程図である。図１７は、電子部品１の製造方法を説明するための工程図である。図１８は、電子部品１の製造方法を説明するための工程図である。図１９は、電子部品１の製造方法を説明するための工程図である。図２０は、電子部品１の製造方法を説明するための工程図である。図２１は、電子部品１の製造方法を説明するための工程図である。図２２は、ダイシング幅Ｄ１，Ｄ２と空間Ａの関係を示す部分的な断面図である。図２３は、側面の全周に亘って凹凸形状を形成する方法を説明するための模式的な平面図である。図２４は、外周の一部にのみ凹凸形状を形成する方法を説明するための模式的な平面図である。図２５は、外周の一部にのみ凹凸形状を形成する方法を説明するための模式的な平面図である。図２６は、第１の変形例による電子部品１Ａの構造を説明するための断面図である。図２７は、第２の変形例による電子部品１Ｂの構造を説明するための断面図である。図２８は、第３の変形例による電子部品１Ｃの構造を説明するための断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の一実施形態による電子部品１の構造を説明するための断面図である。

本実施形態による電子部品１はＬＣフィルタであり、図１に示すように、基板２と、基板２の上面に交互に積層された導体層Ｍ１～Ｍ４と絶縁層１１～１４を備えている。基板２の材料としては、化学的・熱的に安定で応力発生が少なく、表面の平滑性を保つことができる材料であればよく、特に限定されるものではないが、シリコン単結晶、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結晶、表面酸化シリコン、ガラス、石英、フェライトなどを用いることができる。基板２の表面は平坦化層３で覆われている。平坦化層３としては、アルミナや酸化シリコンなどを用いることができる。

導体層Ｍ１は最下層に位置する導体層であり、導体パターン２１，２２を含んでいる。導体パターン２１，２２はいずれも平坦化層３と接する薄いシード層Ｓと、シード層Ｓ上に設けられ、シード層Ｓよりも膜厚の大きいメッキ層Ｐによって構成されている。他の導体層に位置する導体パターンについても同様であり、シード層Ｓとメッキ層Ｐの積層体によって構成されている。ここで、導体パターン２１はキャパシタの下部電極を構成し、その上面及び側面は誘電体膜（容量絶縁膜）４で覆われている。電子部品１の外周部では誘電体膜４が除去されており、これによって応力が緩和されている。

導体パターン２１の上面には、誘電体膜４を介して導体パターン２３が形成されている。導体パターン２３は、導体層Ｍ１と導体層Ｍ２の間に位置する導体層ＭＭに属し、キャパシタの上部電極を構成する。これにより、導体パターン２１を下部電極とし、導体パターン２３を上部電極とするキャパシタが形成される。導体層Ｍ１及び導体層ＭＭは、絶縁層１１によって覆われる。

導体層Ｍ２は、絶縁層１１の表面に設けられた２層目の導体層であり、導体パターン２４，２５を含んでいる。導体パターン２４は、絶縁層１１に設けられた開口部を介して導体パターン２２，２３に接続されている。導体層Ｍ２は、絶縁層１２によって覆われる。

導体層Ｍ３は、絶縁層１２の表面に設けられた３層目の導体層であり、導体パターン２６，２７を含んでいる。導体パターン２６は、絶縁層１２に設けられた開口部を介して導体パターン２４に接続されている。導体層Ｍ３は、絶縁層１３によって覆われる。

導体層Ｍ４は、絶縁層１３の表面に設けられた４層目の導体層であり、導体パターン２８，２９を含んでいる。導体パターン２８は、絶縁層１３に設けられた開口部を介して導体パターン２６に接続されている。導体層Ｍ４は、絶縁層１４によって覆われる。

絶縁層１４の上面には、端子電極Ｅ１，Ｅ２が設けられている。端子電極Ｅ１，Ｅ２は、絶縁層１４に設けられた開口部を介してそれぞれ導体パターン２８，２９に接続されている。導体パターン２５，２７，２９は例えばコイルパターンの一部であり、これにより、基板２上にキャパシタとインダクタが集積される。

図１に示すように、本実施形態においては、絶縁層１１～１４の側面１１ｓ～１４ｓが平坦ではなく、段差を有している。ここで、「側面」とは、積層方向に対して垂直な平面方向における端面を意味する。そして、絶縁層１１の側面１１ｓは、基板２の側面２ｓよりも内側に後退（セットバック）した凹部１１ａと、凹部１１ａから突出する凸部１１ｂを有している。他の絶縁層１２～１４の側面１２ｓ～１４ｓも同様であり、基板２の側面２ｓよりも内側に後退した凹部１２ａ～１４ａと、凹部１２ａ～１４ａから突出する凸部１２ｂ～１４ｂを有している。

本実施形態による電子部品１は、絶縁層１１～１４の側面１１ｓ～１４ｓが凹凸形状を有していることから、側面１１ｓ～１４ｓの露出面積が増加し、これにより側面１１ｓ～１４ｓからの放熱性が高められる。しかも、本実施形態による電子部品１を図１に示す向きから上下反転させて回路基板に搭載した場合、端子電極Ｅ１，Ｅ２を覆うハンダの側面１１ｓ～１４ｓへの回り込みも生じにくくなるため、信頼性が高められる。ここで、凸部１１ｂ～１４ｂの凹部１１ａ～１４ａからの突出量Ｌは、３μｍ以上、１０μｍ以下であることが好ましい。これは、突出量Ｌを３μｍ以上とすることにより放熱性の向上効果を十分に得ることができるとともに、突出量Ｌを１０μｍ以下とすることにより平面サイズの増大を十分に抑制することができるからである。また、凹部１１ａ～１４ａの高さＨについては、後述する製造プロセス上、同じ導体層に位置する導体パターンの厚みと一致する。

次に、本実施形態による電子部品１の製造方法について説明する。

図２～図２１は、本実施形態による電子部品１の製造方法を説明するための工程図である。電子部品１の製造プロセスにおいては、集合基板を用いて複数の電子部品１が多数個取りされるが、以下に説明する製造プロセスは、１個の電子部品１の製造プロセスに着目して説明する。

まず、図２に示すように、基板（集合基板）２上にスパッタリング法などを用いて平坦化層３を形成し、その表面を研削或いはＣＭＰなどの鏡面化処理を行なって平滑化する。その後、平坦化層３の表面にスパッタリング法などを用いてシード層Ｓを形成する。次に、図３に示すように、シード層Ｓ上にレジスト層Ｒ１をスピンコートした後、導体層Ｍ１を形成すべき領域のシード層Ｓが露出するよう、レジスト層Ｒ１をパターニングする。この状態で、シード層Ｓを給電体とする電解メッキを行うことにより、図４に示すように、シード層Ｓ上にメッキ層Ｐを形成する。シード層Ｓとメッキ層Ｐの積層体は、導体層Ｍ１を構成する。図４に示す断面においては、導体層Ｍ１に導体パターン２１，２２及び犠牲パターン３１，３２が含まれている。そして、図５に示すようにレジスト層Ｒ１を除去し、図６に示すように表面に露出するシード層Ｓを除去すれば、導体層Ｍ１が完成する。シード層Ｓの除去は、エッチング又はイオンミリングによって行うことができる。

次に、図７に示すように、導体層Ｍ１の上面及び側面を含む全面に誘電体膜４を成膜する。誘電体膜４としては、例えば、窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯｘ）などの常誘電体材料の他、公知の強誘電体材料などを利用することができる。誘電体膜４の成膜方法としては、スパッタリング法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ゾルゲル法、電子ビーム蒸着法などを用いることができる。

次に、図８に示すように、導体層Ｍ１の形成方法と同様の方法を用いることによって、導体パターン２１の上面に誘電体膜４を介して導体パターン２３を形成する。導体パターン２３も、シード層Ｓとメッキ層Ｐの積層体からなる。これにより、導体層ＭＭが完成し、導体パターン２１を下部電極とし、導体パターン２３を上部電極とするキャパシタが形成される。特に限定されるものではないが、導体層ＭＭの膜厚を導体層Ｍ１の膜厚よりも薄くすることにより導体層ＭＭの加工精度を高め、これによって加工精度に起因するキャパシタンスのばらつきを低減することが好ましい。その後、図９に示すように、最終的に電子部品１の外周部となる部分の誘電体膜４を除去する。

次に、図１０に示すように導体層Ｍ１，ＭＭを覆う絶縁層１１を形成した後、絶縁層１１をパターニングすることによって、図１１に示すように、絶縁層１１に開口部４１～４４を形成する。これにより、導体パターン２３，２２の上面は、それぞれ開口部４１，４２を介して露出し、導体パターン３１，３２の上面を覆う誘電体膜４は、それぞれ開口部４３，４４を介して露出する。

次に、図１２に示すように、絶縁層１１上にレジスト層Ｒ２を形成した後、レジスト層Ｒ２に開口部５２を形成する。これにより、導体パターン２２の上面を覆う誘電体膜４は、開口部５２を介して露出する。この状態で、イオンミリングなどを行うことにより、開口部５２に露出する誘電体膜４を除去し、導体パターン２２の上面を露出させる。

そして、レジスト層Ｒ２を除去した後、図１３に示すように、導体層Ｍ１の形成方法と同様の方法によって、絶縁層１１上に導体層Ｍ２を構成する。図１３に示す断面においては、導体層Ｍ２に導体パターン２４，２５及び犠牲パターン３３，３４が含まれている。導体層Ｍ２を構成する各導体パターン及び犠牲パターンも、シード層Ｓとメッキ層Ｐの積層体からなる。ここで、導体パターン２４は、絶縁層１１に設けられた開口部を介して導体パターン２２，２３に共通に接続され、犠牲パターン３３，３４は、絶縁層１１に設けられた開口部を介して犠牲パターン３１，３２にそれぞれ接続される。次に、図１４に示すように導体層Ｍ２を覆う絶縁層１２を形成する。

その後、同様の工程を繰り返すことにより、図１５に示すように導体層Ｍ３、絶縁層１３、導体層Ｍ４及び絶縁層１４をこの順に形成する。図１５に示す断面においては、導体層Ｍ３に導体パターン２６，２７及び犠牲パターン３５，３６が含まれ、導体層Ｍ４に導体パターン２８，２９及び犠牲パターン３７，３８が含まれている。ここで、導体パターン２６は、絶縁層１２に設けられた開口部を介して導体パターン２４に接続され、犠牲パターン３５，３６は、絶縁層１２に設けられた開口部を介してそれぞれ犠牲パターン３３，３４に接続される。また、導体パターン２８は、絶縁層１３に設けられた開口部を介して導体パターン２６に接続され、犠牲パターン３７，３８は、絶縁層１３に設けられた開口部を介してそれぞれ犠牲パターン３５，３６に接続される。

次に、図１６に示すように、絶縁層１４をパターニングすることによって、開口部６１，６２を形成する。これにより、導体パターン２８，２９の上面はそれぞれ開口部６１，６２を介して露出する。そして、図１７に示すように、絶縁層１４上に端子電極Ｅ１，Ｅ２を形成する。端子電極Ｅ１は絶縁層１４に設けられた開口部を介して導体パターン２８に接続され、端子電極Ｅ２は絶縁層１４に設けられた開口部を介して導体パターン２９に接続される。

次に、図１８に示すように、絶縁層１４をパターニングすることによって、開口部６３，６４を形成する。これにより、犠牲パターン３７，３８の上面はそれぞれ開口部６３，６４を介して露出する。そして、図１９に示すように、端子電極Ｅ１，Ｅ２を含む絶縁層１４の全面にレジスト層Ｒ３を形成した後、犠牲パターン３７，３８を露出させる開口部７３，７４をレジスト層Ｒ３に形成する。この状態で、酸などを用いたエッチングを行うことにより、図２０に示すように犠牲パターン３１～３８を除去する。これにより、犠牲パターン３１～３８が除去された領域に空間Ａが形成される。

そして、レジスト層Ｒ３を除去した後、図２１に示すように空間Ａに沿って基板２を切断することによって電子部品１を個片化する。これにより、本実施形態による電子部品１が完成する。

ここで、図２１に示す符号Ｄは、ダイシング幅（切り代）である。ダイシング幅Ｄは空間Ａの最大幅よりも狭く、これにより、個片化された電子部品１の側面は、図１に示すような凹凸形状となる。ダイシング幅Ｄと空間Ａの最小幅との関係については特に限定されないが、図２２に示すように、ダイシング幅Ｄ１が空間Ａの最小幅よりも広ければ、絶縁層１１～１４の凸部１１ｂ～１４ｂの先端が除去されるため、基板２の側面２ｓと凸部１１ｂ～１４ｂの端面が同一平面を構成することになる。一方、ダイシング幅Ｄ２が空間Ａの最小幅よりも狭ければ、基板２の側面２ｓが凸部１１ｂ～１４ｂから突出することになる。電子部品１の外径サイズをできるだけ小さくするためには、前者のようにダイシング幅をＤ１とすることが好ましい。

ここで、電子部品１の側面は、全周に亘って凹凸形状を有していても構わないし、部分的に凹凸形状を有していても構わない。側面の全周に亘って凹凸形状を形成するためには、平面図である図２３に示すように、電子部品１の全周に犠牲パターン３０を形成すれば良い。一方、側面の一部にのみ凹凸形状を形成するためには、平面図である図２４及び図２５に示すように、電子部品１の外周の一部に犠牲パターン３０を形成すれば良い。図２４に示す例では、電子部品１の側面のうち角部を除く直線部に犠牲パターン３０を形成している。この場合、犠牲パターン３０の存在しない角部には絶縁層１１～１４が残存することから、個片化する際には角部に位置する絶縁層１１～１４をダイシングする必要がある。また、図２５に示す例では、電子部品１の側面のうち角部に犠牲パターン３０を形成している。この場合、犠牲パターン３０の存在しない直線部には絶縁層１１～１４が残存することから、個片化する際には直線部に位置する絶縁層１１～１４をダイシングする必要がある。

以上説明したように、本実施形態による電子部品１は、絶縁層１１～１４の側面１１ｓ～１４ｓが凹凸形状を有していることから、側面１１ｓ～１４ｓからの放熱性が高められるとともに、端子電極Ｅ１，Ｅ２を覆うハンダの側面１１ｓ～１４ｓへの回り込みも生じにくくなる。しかも、電子部品１の製造プロセスにおいては、犠牲パターン３１～３８の除去によって形成された空間Ａに沿って基板２がダイシングされることから、ダイシングブレードにかかる負荷が大幅に軽減される。これにより、絶縁層の層数や厚みが大きい場合であっても容易にダイシングを行うことが可能となる。

尚、上記実施形態による電子部品１は、絶縁層１１～１４の側面１１ｓ～１４ｓがいずれも凹凸形状を有しているが、本発明においてこの点は必須でなく、少なくとも１層の絶縁層の側面が凹凸形状を有していれば足りる。例えば、図２６に示す第１の変形例による電子部品１Ａのように、絶縁層１３，１４の側面１３ｓ，１４ｓが凹凸形状を有し、絶縁層１１，１２の側面１１ｓ，１２ｓが平坦であっても構わない。このような形状は、導体層Ｍ１，Ｍ２に位置する犠牲パターン３１～３４を省略することによって得られる。

図２７は、第２の変形例による電子部品１Ｂの構造を説明するための断面図である。

図２７に示す電子部品１Ｂは、凸部１１ｂ～１４ｂの凹部１１ａ～１４ａからの突出量が一定ではなく、絶縁層１１～１４ごとに異なっている点において、図１に示した電子部品１と相違している。その他の基本的な構成は図１に示した電子部品１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図２７に示す電子部品１Ｂは、凸部１１ｂ～１４ｂの凹部１１ａ～１４ａからの突出量をそれぞれＬ１，Ｌ２，Ｌ３，Ｌ４とした場合、Ｌ２＞Ｌ４＞Ｌ３＞Ｌ１を満たしている。第２の変形例による電子部品１Ｂが例示するように、本発明において突出量Ｌ１～Ｌ４が一定である必要はなく、一部又は全部が異なっていても構わない。突出量Ｌ１～Ｌ４を互いに異ならせれば、応力の分散効果を得ることが可能となる。

図２８は、第３の変形例による電子部品１Ｃの構造を説明するための断面図である。

図２８に示す電子部品１Ｃは、突出量Ｌ１～Ｌ４がＬ１＞Ｌ２＞Ｌ３＞Ｌ４を満たしている点において、図２７に示した電子部品１Ｂと相違している。その他の基本的な構成は図２７に示した電子部品１Ｂと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。このような構造によれば、剛性の不足しやすい上層の絶縁層の剛性をより高めることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、本発明をＬＣフィルタに応用した場合を例に説明したが、本発明の対象となる電子部品がＬＣフィルタに限定されるものではなく、他の種類の電子部品に応用しても構わない。

１，１Ａ～１Ｃ電子部品
２基板
２ｓ基板の側面
３平坦化層
４誘電体膜
１１～１４絶縁層
１１ａ～１４ａ凹部
１１ｂ～１４ｂ凸部
１１ｓ～１４ｓ絶縁層の側面
２１～２９導体パターン
３０～３８犠牲パターン
４１～４４，５２～５４，６１～６４，７３，７４開口部
Ａ空間
Ｄ，Ｄ１，Ｄ２ダイシング幅
Ｅ１，Ｅ２端子電極
Ｌ突出量
Ｍ１～Ｍ４，ＭＭ導体層
Ｐメッキ層
Ｒ１～Ｒ３レジスト層
Ｓシード層

Claims

基板と、
前記基板上に交互に積層された複数の導体層及び複数の絶縁層と、を備え、
前記複数の絶縁層の少なくとも一つの側面は、積層方向に沿った断面視で、前記基板の側面よりも後退した凹部と、前記凹部から突出する凸部を有し、
前記凹部の高さは、前記複数の導体層のうち前記積層方向における位置が同じである導体層に位置する導体パターンの厚みと一致することを特徴とする電子部品。
前記複数の絶縁層は、いずれも側面が前記凹部及び前記凸部を有することを特徴とする請求項１に記載の電子部品。
前記複数の絶縁層の前記少なくとも一つの側面は、全周に亘って設けられた前記凹部と、全周に亘って設けられた前記凸部を有することを特徴とする請求項１又は２に記載の電子部品。
前記基板の側面と前記凸部の端面が同一平面を構成することを特徴とする請求項１乃至３のいずれか一項に記載の電子部品。
前記凸部の前記凹部からの突出量は、３μｍ以上、１０μｍ以下であることを特徴とする請求項１乃至４のいずれか一項に記載の電子部品。
ＬＣフィルタとして機能することを特徴とする請求項１乃至５のいずれか一項に記載の電子部品。
前記複数の絶縁層に含まれる第１及び第２の絶縁層の側面は、いずれも前記凹部と前記凸部を有し、
前記第１の絶縁層の前記凸部の前記凹部からの突出量は、前記第２の絶縁層の前記凸部の前記凹部からの突出量と異なることを特徴とする請求項１乃至６のいずれか一項に記載の電子部品。
前記第１の絶縁層は、前記第２の絶縁層よりも前記基板から遠い上層に位置し、
前記第１の絶縁層の前記凸部の前記凹部からの突出量は、前記第２の絶縁層の前記凸部の前記凹部からの突出量よりも小さいことを特徴とする請求項７に記載の電子部品。
基板上に犠牲パターンを含む複数の導体層と複数の絶縁層を交互に積層することによって複数の電子部品を同時に作製する工程と、
前記犠牲パターンを除去することによって前記複数の電子部品間に空間を形成するとともに、積層方向に沿った断面視で、前記複数の導体層のそれぞれの側面に、前記基板の側面よりも後退し、前記複数の導体層のうち前記積層方向における位置が同じである導体層に位置する犠牲パターンの厚みと一致する高さの凹部と、前記凹部から突出する凸部を形成する工程と、
前記空間に沿って前記基板を切断することによって前記複数の電子部品を個片化する工程と、を備えることを特徴とする電子部品の製造方法。