JP7180735B2

JP7180735B2 - Lead frames and semiconductor equipment

Info

Publication number: JP7180735B2
Application number: JP2021145006A
Authority: JP
Inventors: 正雄大貫; 剛山嵜
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 2017-09-20
Filing date: 2021-09-06
Publication date: 2022-11-30
Anticipated expiration: 2037-09-20
Also published as: JP2019057577A; JP2021184508A; JP6941296B2

Description

本発明は、フリップチップ型リードフレームおよびフリップチップ型半導体装置に関する。 The present invention relates to a flip-chip lead frame and a flip-chip semiconductor device.

近年、基板に実装される半導体装置の小型化および薄型化が要求されてきている。このような要求に対応すべく、従来、リードフレームを用い、その搭載面に搭載した半導体素子を封止樹脂によって封止するとともに、裏面側にリードの一部分を露出させて構成された、いわゆるＱＦＮ（Quad Flat Non-lead）タイプの半導体装置が種々提案されている。 In recent years, there has been a demand for miniaturization and thinning of semiconductor devices mounted on substrates. In order to meet such demands, conventionally, a lead frame is used, a semiconductor element mounted on the mounting surface thereof is sealed with a sealing resin, and a portion of the lead is exposed on the back side of the so-called QFN. Various (Quad Flat Non-lead) type semiconductor devices have been proposed.

また従来、実装基板上に半導体素子を実装する際、半導体素子と実装基板とをバンプによって互いに接続するフリップチップタイプの半導体装置が知られている（例えば特許文献１参照）。 Conventionally, there is known a flip-chip type semiconductor device in which a semiconductor element and a mounting substrate are connected to each other by bumps when the semiconductor element is mounted on the mounting substrate (see, for example, Patent Document 1).

特開平９－１１５９１０号公報JP-A-9-115910

一般にフリップチップタイプの半導体装置は、封止樹脂の充填性が必ずしも良好でなく、また放熱性が低いという課題がある。このような課題を解決するために、リードフレームを用いてフリップチップタイプの半導体装置を作製することが考えられる。この場合、リードフレームを用いるため、低抵抗かつ放熱性の高い半導体装置が得られる。一方、このようなリードフレームを用いたフリップチップタイプの半導体装置においては、半導体素子の傾きを抑えることが求められている。 In general, a flip-chip type semiconductor device has a problem that the filling property of the sealing resin is not always good and the heat dissipation is low. In order to solve such problems, it is conceivable to manufacture a flip-chip type semiconductor device using a lead frame. In this case, since a lead frame is used, a semiconductor device with low resistance and high heat dissipation can be obtained. On the other hand, in a flip-chip type semiconductor device using such a lead frame, it is required to suppress the inclination of the semiconductor element.

本発明はこのような点を考慮してなされたものであり、半導体素子の傾きを抑えることが可能な、リードフレームおよび半導体装置を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a lead frame and a semiconductor device capable of suppressing tilting of a semiconductor element.

本発明は、フリップチップ型リードフレームにおいて、半導体素子が搭載される複数のリード部と、前記半導体素子が搭載される搭載領域を横切るように配置されたチップ支持部とを備えた、リードフレームである。 The present invention relates to a flip-chip type lead frame comprising a plurality of lead portions on which semiconductor elements are mounted, and a chip supporting portion arranged across a mounting area on which the semiconductor elements are mounted. be.

本発明は、前記リード部の内側領域が裏面側から薄肉化され、前記チップ支持部は、薄肉化されていない、リードフレームである。 The present invention is a lead frame in which the inner regions of the lead portions are thinned from the back surface side, and the chip support portion is not thinned.

本発明は、前記チップ支持部は、前記搭載領域の中央部に配置されている、リードフレームである。 The present invention is the lead frame, wherein the chip supporting portion is arranged in the central portion of the mounting area.

本発明は、前記チップ支持部は、前記搭載領域の中央部からずれた位置に配置されている、リードフレームである。 The present invention is the lead frame, wherein the chip supporting portion is arranged at a position shifted from the central portion of the mounting area.

本発明は、前記リード部および前記チップ支持部に、それぞれ前記半導体素子に接続されるバンプを支持する接続部が設けられている、リードフレームである。 The present invention is a lead frame, wherein the lead portion and the chip support portion are each provided with a connection portion for supporting a bump connected to the semiconductor element.

本発明は、前記リード部に設けられた前記接続部の幅は、前記チップ支持部に設けられた前記接続部の幅よりも広い、リードフレームである。 In the lead frame according to the present invention, the width of the connection portion provided on the lead portion is wider than the width of the connection portion provided on the chip support portion.

本発明は、前記リード部の内側領域が裏面側から薄肉化され、前記内側領域の厚みをＡとし、前記リード部に設けられた前記接続部の幅をＢとしたとき、Ａ＞１．５Ｂとなる、リードフレームである。 In the present invention, the thickness of the inner region of the lead portion is reduced from the back surface side, and A>1.5B, where A is the thickness of the inner region and B is the width of the connecting portion provided in the lead portion. It is a lead frame.

本発明は、前記接続部の断面がそれぞれ凹状に形成されている、リードフレームである。 The present invention is a lead frame in which the cross section of each of the connecting portions is formed in a concave shape.

本発明は、フリップチップ型リードフレームにおいて、半導体素子が搭載される複数のリード部を備え、前記複数のリード部に、それぞれ前記半導体素子に接続されるバンプを支持する接続部が設けられ、前記接続部のうち、平面方向外側に位置する接続部の幅は、平面方向内側に位置する接続部の幅よりも広い、リードフレームである。 The present invention provides a flip-chip lead frame comprising a plurality of lead portions on which a semiconductor element is mounted, wherein each of the plurality of lead portions is provided with a connecting portion for supporting a bump connected to the semiconductor element, In the lead frame, the width of the connecting portion positioned on the outer side in the planar direction is wider than the width of the connecting portion positioned on the inner side in the planar direction.

本発明は、フリップチップ型半導体装置において、複数のリード部と、前記複数のリード部上に搭載された半導体素子と、前記半導体素子を横切るように配置されたチップ支持部と、前記半導体素子と前記リード部および前記チップ支持部とをそれぞれ電気的に接続するバンプと、前記複数のリード部と、前記半導体素子と、前記チップ支持部と、前記バンプとを封止する封止樹脂とを備えた、半導体装置である。 The present invention provides a flip-chip type semiconductor device comprising: a plurality of lead portions; a semiconductor element mounted on the plurality of lead portions; a chip supporting portion arranged to traverse the semiconductor elements; and the semiconductor element. a bump for electrically connecting the lead portion and the chip support portion; and a sealing resin for sealing the plurality of lead portions, the semiconductor element, the chip support portion, and the bump. Also, it is a semiconductor device.

本発明は、フリップチップ型半導体装置において、複数のリード部と、前記複数のリード部上に搭載された半導体素子と、前記半導体素子と前記リード部とをそれぞれ電気的に接続するバンプと、前記複数のリード部と、前記半導体素子と、前記バンプとを封止する封止樹脂とを備え、前記複数のリード部に、それぞれ前記バンプを支持する接続部が設けられ、前記接続部のうち、平面方向外側に位置する接続部の幅は、平面方向内側に位置する接続部の幅よりも広い、半導体装置である。 The present invention provides a flip-chip type semiconductor device comprising: a plurality of lead portions; a semiconductor element mounted on the plurality of lead portions; bumps for electrically connecting the semiconductor elements and the lead portions; a plurality of lead portions, the semiconductor element, and a sealing resin that seals the bumps, wherein the plurality of lead portions are provided with connection portions that support the bumps, respectively; In the semiconductor device, the width of the connecting portion positioned on the outer side in the planar direction is wider than the width of the connecting portion positioned on the inner side in the planar direction.

本発明によれば、半導体素子の傾きを抑えることができる。 According to the present invention, tilting of the semiconductor element can be suppressed.

図１は、一実施の形態によるリードフレームを示す平面図。1 is a plan view showing a lead frame according to an embodiment; FIG. 図２は、一実施の形態によるリードフレームを示す断面図（図１のII－II線断面図）。FIG. 2 is a cross-sectional view (cross-sectional view taken along the line II-II in FIG. 1) showing the lead frame according to one embodiment; 図３は、一実施の形態による半導体装置を示す平面図。3 is a plan view showing a semiconductor device according to one embodiment; FIG. 図４は、一実施の形態による半導体装置を示す断面図（図３のIV－IV線断面図）。4 is a cross-sectional view (cross-sectional view taken along line IV-IV in FIG. 3) showing the semiconductor device according to the embodiment; 図５（ａ）－（ｆ）は、一実施の形態によるリードフレームの製造方法を示す断面図。5(a) to 5(f) are cross-sectional views showing a method of manufacturing a lead frame according to an embodiment; FIG. 図６（ａ）－（ｄ）は、一実施の形態による半導体装置の製造方法を示す断面図。6A to 6D are cross-sectional views showing the method of manufacturing the semiconductor device according to the embodiment; FIG. 図７は、一変形例（変形例１）によるリードフレームを示す平面図。FIG. 7 is a plan view showing a lead frame according to a modified example (modified example 1); 図８は、一変形例（変形例２）によるリードフレームを示す平面図。FIG. 8 is a plan view showing a lead frame according to a modified example (modified example 2); 図９は、一変形例（変形例２）によるリードフレームを示す断面図（図８のIX－IX線断面図）。FIG. 9 is a cross-sectional view (a cross-sectional view taken along line IX-IX in FIG. 8) showing a lead frame according to one modification (modification 2); 図１０は、一変形例（変形例３）によるリードフレームを示す断面図。FIG. 10 is a cross-sectional view showing a lead frame according to a modified example (modified example 3); 図１１は、一変形例（変形例４）によるリードフレームを示す断面図。FIG. 11 is a cross-sectional view showing a lead frame according to a modified example (modified example 4);

以下、一実施の形態について、図１乃至図６を参照して説明する。なお、以下の各図において、同一部分には同一の符号を付しており、一部詳細な説明を省略する場合がある。 An embodiment will be described below with reference to FIGS. 1 to 6. FIG. In addition, in each figure below, the same reference numerals are assigned to the same parts, and some detailed explanations may be omitted.

リードフレームの構成
まず、図１および図２により、本実施の形態によるリードフレームの概略について説明する。図１は、本実施の形態によるリードフレームの一部を示す平面図であり、図２は、本実施の形態によるリードフレームを示す断面図である。 Structure of Lead Frame First, the outline of the lead frame according to the present embodiment will be described with reference to FIGS. 1 and 2. FIG. FIG. 1 is a plan view showing part of the lead frame according to this embodiment, and FIG. 2 is a cross-sectional view showing the lead frame according to this embodiment.

図１および図２に示すリードフレーム１０は、フリップチップ型の半導体装置２０（図３および図４）を作製する際に用いられるものである。このようなフリップチップ型リードフレーム１０は、多列および多段に（マトリックス状に）配置された、複数のパッケージ領域１０ａを備えている。なお、図１においては、１つのパッケージ領域１０ａを中心としたリードフレーム１０の一部のみを示している。 The lead frame 10 shown in FIGS. 1 and 2 is used when fabricating a flip-chip type semiconductor device 20 (FIGS. 3 and 4). Such a flip-chip type lead frame 10 has a plurality of package regions 10a arranged in multiple rows and multiple stages (in a matrix). Note that FIG. 1 shows only a portion of the lead frame 10 centering on one package region 10a.

本明細書中、「内」、「内側」とは、各パッケージ領域１０ａの中心方向を向く側をいい、「外」、「外側」とは、各パッケージ領域１０ａの中心から離れる側（コネクティングバー１３側）をいう。また、「表面」とは、半導体素子２１が搭載される側の面をいい、「裏面」とは、「表面」の反対側の面であって外部の図示しない実装基板に接続される側の面をいう。 In this specification, the terms “inner” and “inner” refer to the sides facing the center of each package region 10a, and the terms “outer” and “outer” refer to sides away from the center of each package region 10a (connecting bars). 13 side). Further, the “front surface” refers to the surface on which the semiconductor element 21 is mounted, and the “back surface” refers to the surface opposite to the “front surface” and connected to an external mounting substrate (not shown). say the face

また、本明細書中、ハーフエッチングとは、被エッチング材料をその厚み方向に途中までエッチングすることをいう。ハーフエッチング後の被エッチング材料の厚みは、ハーフエッチング前の被エッチング材料の厚みの例えば３０％以上７０％以下、好ましくは４０％以上６０％以下となる。 Further, in this specification, the term "half-etching" refers to etching the material to be etched halfway in its thickness direction. The thickness of the material to be etched after half-etching is, for example, 30% or more and 70% or less, preferably 40% or more and 60% or less of the thickness of the material to be etched before half-etching.

図１乃至図２に示すように、各パッケージ領域１０ａは、半導体素子２１（後述）を搭載するとともに、半導体素子２１と実装基板（図示せず）とを接続する複数の細長いリード部１２と、半導体素子２１が搭載される搭載領域２１ｂを横切るように配置されたチップ支持部１６と、を備えている。パッケージ領域１０ａは、半導体装置２０（後述）に対応する領域であり、図１において外側の矩形状の仮想線（二点鎖線）によって取り囲まれる領域である。なお、本実施の形態において、リードフレーム１０は、複数のパッケージ領域１０ａを含んでいるが、これに限らず、１つのリードフレーム１０に１つのパッケージ領域１０ａのみが形成されていても良い。 As shown in FIGS. 1 and 2, each package region 10a mounts a semiconductor element 21 (described later), and includes a plurality of elongated lead portions 12 for connecting the semiconductor element 21 and a mounting substrate (not shown), and a chip supporting portion 16 arranged across a mounting region 21b on which the semiconductor element 21 is mounted. The package area 10a is an area corresponding to a semiconductor device 20 (described later), and is an area surrounded by an outer rectangular imaginary line (two-dot chain line) in FIG. In the present embodiment, lead frame 10 includes a plurality of package regions 10a, but the present invention is not limited to this, and one lead frame 10 may have only one package region 10a.

また、搭載領域２１ｂは、半導体素子２１（後述）が搭載される領域である。すなわち、搭載領域２１ｂは、半導体素子２１に対応する領域であり、図１において内側の矩形状の仮想線（二点鎖線）によって取り囲まれる領域である。なお、本実施の形態において、各パッケージ領域１０ａは、１つの搭載領域２１ｂを含んでいるが、これに限らず、１つのパッケージ領域１０ａに複数の搭載領域２１ｂが形成されていても良い。 Also, the mounting region 21b is a region where a semiconductor element 21 (described later) is mounted. That is, the mounting area 21b is an area corresponding to the semiconductor element 21, and is an area surrounded by an inner rectangular imaginary line (two-dot chain line) in FIG. Although each package region 10a includes one mounting region 21b in the present embodiment, the present invention is not limited to this, and a plurality of mounting regions 21b may be formed in one package region 10a.

各パッケージ領域１０ａ同士は、コネクティングバー（支持部材）１３を介して互いに連結されている。このコネクティングバー１３は、リード部１２とチップ支持部１６とを支持するものであり、Ｘ方向およびＹ方向に沿ってそれぞれ延びている。ここで、Ｘ方向、Ｙ方向とは、リードフレーム１０の面内において、パッケージ領域１０ａの各辺に平行な二方向であり、Ｘ方向とＹ方向とは互いに直交している。また、Ｚ方向は、Ｘ方向及びＹ方向の両方に対して垂直な方向である。 Each package region 10a is connected to each other via a connecting bar (support member) 13. As shown in FIG. The connecting bar 13 supports the lead portion 12 and the chip support portion 16, and extends along the X and Y directions. Here, the X direction and the Y direction are two directions parallel to each side of the package region 10a in the plane of the lead frame 10, and the X direction and the Y direction are orthogonal to each other. Also, the Z direction is a direction perpendicular to both the X direction and the Y direction.

複数のリード部１２およびチップ支持部１６の表面には、後述する半導体素子２１が搭載される。すなわち、複数のリード部１２の内側領域１２ａと、チップ支持部１６の長手方向中央部分とが、それぞれ搭載領域２１ｂ内に位置している。このようなリードフレーム１０は、ボンディングワイヤを用いることなく、半導体素子２１とリード部１２とをフリップチップ接続するタイプのものである。このため、半導体素子２１は、ダイパッドではなく、リード部１２およびチップ支持部１６に搭載されて支持される。 A semiconductor element 21 , which will be described later, is mounted on the surfaces of the plurality of lead portions 12 and the chip support portion 16 . That is, the inner regions 12a of the plurality of lead portions 12 and the central portion of the chip support portion 16 in the longitudinal direction are located within the mounting region 21b. Such a lead frame 10 is of a type in which the semiconductor element 21 and the lead portions 12 are flip-chip connected without using bonding wires. Therefore, the semiconductor element 21 is mounted and supported by the lead portions 12 and the chip support portion 16 instead of the die pad.

各コネクティングバー１３は、パッケージ領域１０ａの周囲であってパッケージ領域１０ａよりも外側に配置されている。各コネクティングバー１３は、平面視で細長い棒形状を有しており、その幅（コネクティングバー１３の長手方向に垂直な方向の距離）は、９５μｍ以上１３５μｍ以下としても良い。各コネクティングバー１３には、それぞれ複数のリード部１２がコネクティングバー１３の長手方向に沿って間隔を空けて連結されている。コネクティングバー１３は、薄肉化（ハーフエッチング）されることなく、加工前の金属基板（後述する金属基板３１）と同一の厚みを有している。なおコネクティングバー１３の厚みは、半導体装置２０の構成にもよるが、１００μｍ以上３００μｍ以下とすることができる。 Each connecting bar 13 is arranged around the package area 10a and outside the package area 10a. Each connecting bar 13 has an elongated bar shape in plan view, and its width (the distance in the direction perpendicular to the longitudinal direction of the connecting bar 13) may be 95 μm or more and 135 μm or less. A plurality of lead portions 12 are connected to each connecting bar 13 at intervals along the longitudinal direction of the connecting bar 13 . The connecting bar 13 has the same thickness as the metal substrate (metal substrate 31 to be described later) before processing without being thinned (half-etched). The thickness of the connecting bar 13 can be set to 100 μm or more and 300 μm or less, depending on the configuration of the semiconductor device 20 .

また、互いに直交する２つのコネクティングバー１３は、パッケージ領域１０ａの周囲に位置する連結部１９において互いに連結されている。この連結部１９は、リードフレーム１０内で格子点状に配置されている。連結部１９は、薄肉化（ハーフエッチング）されることなく、加工前の金属基板（後述する金属基板３１）と同一の厚みを有している。 Also, the two connecting bars 13 orthogonal to each other are connected to each other at a connecting portion 19 positioned around the package area 10a. The connecting portions 19 are arranged in the form of lattice points within the lead frame 10 . The connecting portion 19 has the same thickness as the metal substrate (metal substrate 31 to be described later) before processing without being thinned (half-etched).

各リード部１２は、後述するようにバンプ２６および接続部２５を介して半導体素子２１に接続されるものである。各リード部１２は、それぞれコネクティングバー１３から延び出しており、チップ支持部１６との間に空間を介して配置されている。この場合、複数のリード部１２は、平面視で一直線状のリード部１２と、平面視で屈曲した（くの字状の）形状をもつリード部１２との両方を含んでいるが、これに限らず、複数のリード部１２の形状が全て互いに同一であっても良い。 Each lead portion 12 is connected to the semiconductor element 21 via bumps 26 and connection portions 25 as will be described later. Each lead portion 12 extends from the connecting bar 13 and is arranged with a space between it and the chip support portion 16 . In this case, the plurality of lead portions 12 includes both straight lead portions 12 in plan view and lead portions 12 bent (dogleg shape) in plan view. However, the shape of the plurality of lead portions 12 may all be the same.

各リード部１２の基端部は、コネクティングバー１３に連結されている。各リード部１２の基端部は、当該リード部１２が連結されるコネクティングバー１３の長手方向に対して垂直に延び出している。 A base end portion of each lead portion 12 is connected to a connecting bar 13 . The base end of each lead portion 12 extends perpendicularly to the longitudinal direction of the connecting bar 13 to which the lead portion 12 is connected.

複数のリード部１２は、チップ支持部１６の周囲においてコネクティングバー１３の長手方向に沿って互いに間隔を空けて配置されている。隣接するリード部１２同士は、半導体装置２０（後述）の製造後に互いに電気的に絶縁される形状となっている。また、リード部１２は、半導体装置２０の製造後にチップ支持部１６とも電気的に絶縁される形状となっている。このリード部１２の裏面には、それぞれ外部の実装基板（図示せず）に電気的に接続される外部端子１７が形成されている。各外部端子１７は、半導体装置２０（後述）の製造後に、それぞれ半導体装置２０から外方に露出するようになっている。 The plurality of lead portions 12 are spaced apart from each other along the longitudinal direction of the connecting bar 13 around the chip support portion 16 . Adjacent lead portions 12 are shaped to be electrically insulated from each other after the semiconductor device 20 (described later) is manufactured. Further, the lead portion 12 is shaped to be electrically insulated from the chip support portion 16 after the semiconductor device 20 is manufactured. External terminals 17 electrically connected to an external mounting substrate (not shown) are formed on the rear surface of the lead portion 12 . Each external terminal 17 is exposed to the outside from the semiconductor device 20 after manufacturing the semiconductor device 20 (described later).

この場合、外部端子１７は、各コネクティングバー１３に沿って平面視で１列に配置されている。しかしながら、これに限らず、外部端子１７は、隣り合うリード部１２間で交互に内側および外側に位置するよう、平面視で千鳥状に配置されていても良い。 In this case, the external terminals 17 are arranged in one row along each connecting bar 13 in plan view. However, the present invention is not limited to this, and the external terminals 17 may be arranged in a zigzag pattern in plan view so as to be alternately positioned inside and outside the adjacent lead portions 12 .

各リード部１２の表面には内部端子１５が形成されている。内部端子１５は、後述するようにバンプ２６（図２の仮想線）および接続部２５を介して半導体素子２１に電気的に接続される領域となっている。各リード部１２の内部端子１５上には、バンプ２６との密着性を向上させる接続部２５が設けられている。この場合、各リード部１２上には、それぞれ接続部２５が１つずつ設けられているが、これに限らず各リード部１２に複数の接続部２５が設けられていても良い。 An internal terminal 15 is formed on the surface of each lead portion 12 . The internal terminals 15 are regions electrically connected to the semiconductor element 21 via bumps 26 (virtual lines in FIG. 2) and connecting portions 25, as will be described later. A connecting portion 25 is provided on the internal terminal 15 of each lead portion 12 to improve adhesion with the bump 26 . In this case, one connection portion 25 is provided on each lead portion 12 , but the present invention is not limited to this, and a plurality of connection portions 25 may be provided on each lead portion 12 .

各リード部１２は、内側（チップ支持部１６側）に位置する内側領域１２ａと、外側（コネクティングバー１３側）に位置する外側領域１２ｂとを有している。このうち内側領域１２ａは、リード部１２の裏面側から薄肉化（ハーフエッチング）されている（図２参照）。上述した内部端子１５は、内側領域１２ａに設けられている。一方、外側領域１２ｂは、薄肉化（ハーフエッチング）されることなく、加工前の金属基板（後述する金属基板３１）と同一の厚みを有している。上述した外部端子１７は、外側領域１２ｂに形成されている。 Each lead portion 12 has an inner region 12a positioned on the inner side (on the side of the chip support portion 16) and an outer region 12b positioned on the outer side (on the side of the connecting bar 13). Among them, the inner region 12a is thinned (half-etched) from the back side of the lead portion 12 (see FIG. 2). The internal terminals 15 described above are provided in the inner region 12a. On the other hand, the outer region 12b is not thinned (half-etched) and has the same thickness as the metal substrate (metal substrate 31 described later) before processing. The external terminals 17 described above are formed in the outer region 12b.

チップ支持部１６は、半導体素子２１を裏面側から支持する役割を果たす。このチップ支持部１６は、平面視略直線形状（バー形状）を有しており、Ｙ方向に対して平行に延びている。チップ支持部１６は、互いにＸ方向に平行に延びる一対のコネクティングバー１３同士を連結するように、これら一対のコネクティングバー１３の間に延びている。すなわち、チップ支持部１６の両端は、それぞれコネクティングバー１３に連結されている。 The chip support portion 16 plays a role of supporting the semiconductor element 21 from the back side. The chip support portion 16 has a substantially linear shape (bar shape) in plan view and extends parallel to the Y direction. The chip support portion 16 extends between the pair of connecting bars 13 so as to connect the pair of connecting bars 13 extending parallel to each other in the X direction. That is, both ends of the chip support portion 16 are connected to the connecting bars 13 respectively.

チップ支持部１６は、薄肉化（ハーフエッチング）されることなく、加工前の金属基板（後述する金属基板３１）と同一の厚みを有している。すなわちチップ支持部１６の厚みＴ１は、例えば１００μｍ以上３００μｍ以下とすることができる。このように、チップ支持部１６が薄肉化されていないので、チップ支持部１６を用いて半導体素子２１をしっかりと支持することができ、半導体素子２１の傾きを効果的に抑制することができる。また、チップ支持部１６の幅Ｗ１は、例えば２００μｍ以上２０００μｍ以下とすることができる。このように、チップ支持部１６をバー形状に形成し、その幅Ｗ１を上記範囲とすることにより、半導体素子２１の傾きを抑えつつ、半導体素子２１の裏面側に封止樹脂２３を回り込ませやすくすることができる。 The chip support portion 16 has the same thickness as the metal substrate (metal substrate 31 to be described later) before processing without being thinned (half-etched). That is, the thickness T1 of the chip support portion 16 can be set to, for example, 100 μm or more and 300 μm or less. Thus, since the chip support portion 16 is not thinned, the semiconductor element 21 can be firmly supported by using the chip support portion 16, and tilting of the semiconductor element 21 can be effectively suppressed. Also, the width W1 of the chip support portion 16 can be set to, for example, 200 μm or more and 2000 μm or less. Thus, by forming the chip support portion 16 in a bar shape and setting the width W1 within the above range, the inclination of the semiconductor element 21 can be suppressed, and the sealing resin 23 can easily wrap around the back side of the semiconductor element 21. can do.

チップ支持部１６は、例えば半導体素子２１のグラウンド端子やパワー端子に接続されても良い。チップ支持部１６が半導体素子２１（搭載領域２１ｂ）を横切るように配置されることにより、半導体装置２０のサイズを大きくすることなく、機能を増加させることが可能となる。 The chip support portion 16 may be connected to the ground terminal or power terminal of the semiconductor element 21, for example. By arranging the chip supporting portion 16 across the semiconductor element 21 (mounting region 21b), it is possible to increase the function without increasing the size of the semiconductor device 20. FIG.

このチップ支持部１６上には、バンプ２６との密着性を向上させる接続部２５が複数（この場合は５個）設けられている。複数の接続部２５は、チップ支持部１６の長手方向に沿って互いに間隔を空けて配置されている。また、リード部１２上の接続部２５は、搭載領域２１ｂの中央部２１ｃに対して放射状に配置されている。各接続部２５上にはバンプ２６が配置されるようになっており、このバンプ２６が、半導体素子２１の例えばグラウンド端子やパワー端子に接続される。この場合、チップ支持部１６上には複数の接続部２５が設けられるが、これに限らず、チップ支持部１６上に１つの接続部２５のみが設けられても良い。 A plurality of connection portions 25 (five in this case) are provided on the chip support portion 16 to improve adhesion with the bumps 26 . The plurality of connection portions 25 are arranged at intervals along the longitudinal direction of the chip support portion 16 . The connection portions 25 on the lead portions 12 are arranged radially with respect to the center portion 21c of the mounting area 21b. A bump 26 is arranged on each connecting portion 25, and the bump 26 is connected to a ground terminal or a power terminal of the semiconductor element 21, for example. In this case, a plurality of connection portions 25 are provided on the chip support portion 16 , but the present invention is not limited to this, and only one connection portion 25 may be provided on the chip support portion 16 .

チップ支持部１６は、少なくとも搭載領域２１ｂの平面方向中央部２１ｃに配置されている。具体的には、チップ支持部１６は、平面視で搭載領域２１ｂの中央部２１ｃを横切るように延びている。なお、搭載領域２１ｂの中央部２１ｃとは、搭載領域２１ｂのＸ方向の中間部かつＹ方向の中間部となる位置（点）をいう。このように、チップ支持部１６が搭載領域２１ｂの中央部２１ｃに配置されていることにより、チップ支持部１６が半導体素子２１をその中央部で支持し、半導体素子２１の傾きをより効果的に低減することができる。また、本実施の形態において、チップ支持部１６上の接続部２５のうちの１つは、搭載領域２１ｂの中央部２１ｃに配置されている。 The chip support portion 16 is arranged at least in the center portion 21c in the plane direction of the mounting area 21b. Specifically, the chip supporting portion 16 extends across the central portion 21c of the mounting region 21b in plan view. Note that the central portion 21c of the mounting area 21b refers to a position (point) that is an intermediate portion in the X direction and an intermediate portion in the Y direction of the mounting area 21b. Since the chip support portion 16 is arranged in the central portion 21c of the mounting area 21b in this manner, the chip support portion 16 supports the semiconductor element 21 in its central portion, and the inclination of the semiconductor element 21 can be effectively reduced. can be reduced. Further, in the present embodiment, one of the connection portions 25 on the chip support portion 16 is arranged in the central portion 21c of the mounting area 21b.

なおチップ支持部１６は、各パッケージ領域１０ａに対して１本だけ設けられているが、これに限らず、各パッケージ領域１０ａに複数のチップ支持部１６が設けられていても良い。 Although only one chip support portion 16 is provided for each package region 10a, the present invention is not limited to this, and a plurality of chip support portions 16 may be provided for each package region 10a.

リード部１２およびチップ支持部１６上に設けられた接続部２５は、バンプ２６とリード部１２およびチップ支持部１６との接続を良好にするためのものであり、例えば電解めっき法により形成された金属層からなる。このような金属層としては、例えば銀めっき層を挙げることができる。 The connection portions 25 provided on the lead portions 12 and the chip support portion 16 are for improving the connection between the bumps 26 and the lead portions 12 and the chip support portion 16, and are formed by electrolytic plating, for example. It consists of a metal layer. Examples of such a metal layer include a silver plating layer.

図２に示すように、リード部１２の薄肉化された内側領域１２ａの厚みＡは、例えば１００μｍ以上１４０μｍ以下であり、リード部１２に設けられた接続部２５の幅Ｂは、例えば８０μｍ以上１００μｍ以下である。この場合、内側領域１２ａの厚みＡは、リード部１２に設けられた接続部２５の幅Ｂの１．５倍超とすることが好ましい（Ａ＞１．５Ｂ）。これにより、リード部１２の電気抵抗を低減し、バンプ２６と図示しない実装基板との電気的な接続を良好にすることができる。また、リード部１２の放熱性を高め、半導体素子２１からの熱を効率良く逃がすことができる。 As shown in FIG. 2, the thickness A of the thinned inner region 12a of the lead portion 12 is, for example, 100 μm or more and 140 μm or less, and the width B of the connection portion 25 provided in the lead portion 12 is, for example, 80 μm or more and 100 μm. It is below. In this case, the thickness A of the inner region 12a is preferably more than 1.5 times the width B of the connecting portion 25 provided on the lead portion 12 (A>1.5B). As a result, the electrical resistance of the lead portions 12 can be reduced, and the electrical connection between the bumps 26 and the mounting substrate (not shown) can be improved. Moreover, the heat dissipation of the lead portion 12 can be enhanced, and the heat from the semiconductor element 21 can be efficiently released.

また、チップ支持部１６に設けられた接続部２５の幅Ｃは、例えば６０μｍ以上８０μｍ以下としても良い。この場合、リード部１２に設けられた接続部２５の幅Ｂは、チップ支持部１６に設けられた接続部２５の幅Ｃよりも広くすることが好ましい（Ｂ＞Ｃ）。このように、外側に位置する接続部２５の幅が内側に位置する接続部２５の幅よりも大きいので、リード部１２及びチップ支持部１６が熱膨張し、外側に位置するリード部１２がチップ支持部１６から遠ざかる方向に拡張した場合でも、半導体素子２１のバンプ２６をリード部１２上の接続部２５に確実に接続させることができる。すなわち、半導体素子２１を搭載領域２１ｂに搭載する場合、半導体素子２１の中央部を搭載領域２１ｂの中央部２１ｃに合わせるように位置決めを行う。このため、リード部１２に設けられた接続部２５を、チップ支持部１６に設けられた接続部２５よりも大きくしておくことにより、熱膨張によってリード部１２が拡大し、接続部２５の位置が多少ずれた場合でも、この位置ずれを吸収し、接続部２５にバンプ２６を確実に接続することができる。 Also, the width C of the connection portion 25 provided in the chip support portion 16 may be, for example, 60 μm or more and 80 μm or less. In this case, the width B of the connection portion 25 provided on the lead portion 12 is preferably wider than the width C of the connection portion 25 provided on the chip support portion 16 (B>C). As described above, since the width of the connecting portion 25 positioned on the outside is larger than the width of the connecting portion 25 positioned on the inside, the lead portion 12 and the chip support portion 16 thermally expand, and the lead portion 12 positioned on the outside expands the chip. The bumps 26 of the semiconductor chip 21 can be reliably connected to the connection portions 25 on the lead portions 12 even when the support portions 16 are extended away from the support portions 16 . That is, when the semiconductor element 21 is mounted on the mounting area 21b, positioning is performed so that the central portion of the semiconductor element 21 is aligned with the central portion 21c of the mounting area 21b. Therefore, by making the connection portion 25 provided on the lead portion 12 larger than the connection portion 25 provided on the chip support portion 16, the lead portion 12 expands due to thermal expansion, and the position of the connection portion 25 changes. Even if there is some displacement, the displacement can be absorbed, and the bumps 26 can be reliably connected to the connecting portions 25 .

なお、上記に限らず、リード部１２に設けられた接続部２５の幅Ｂと、チップ支持部１６に設けられた接続部２５の幅Ｃとを同一にしても良い。 Note that the width B of the connection portion 25 provided on the lead portion 12 and the width C of the connection portion 25 provided on the chip support portion 16 may be made the same.

以上説明したリードフレーム１０は、全体として銅、銅合金、４２合金（Ｎｉ４２％のＦｅ合金）等の金属から構成されている。また、リードフレーム１０の厚みは、製造する半導体装置２０の構成にもよるが、１００μｍ以上３００μｍ以下とすることができる。 The lead frame 10 described above is made of a metal such as copper, copper alloy, 42 alloy (Ni 42% Fe alloy) as a whole. Moreover, the thickness of the lead frame 10 can be set to 100 μm or more and 300 μm or less, depending on the structure of the semiconductor device 20 to be manufactured.

なお、本実施の形態において、リード部１２は、パッケージ領域１０ａの４辺全てに沿って配置されているが、これに限られるものではなく、例えばパッケージ領域１０ａの対向する２辺のみに沿って配置されていても良い。 In the present embodiment, the lead portions 12 are arranged along all four sides of the package region 10a, but the present invention is not limited to this. It may be arranged.

半導体装置の構成
次に、図３および図４により、本実施の形態による半導体装置について説明する。図３および図４は、本実施の形態による半導体装置（フリップチップタイプ）を示す図である。 Structure of Semiconductor Device Next, the semiconductor device according to the present embodiment will be described with reference to FIGS. 3 and 4. FIG. 3 and 4 are diagrams showing a semiconductor device (flip chip type) according to this embodiment.

図３および図４に示すように、フリップチップ型半導体装置（半導体パッケージ）２０は、放射状に配置された複数のリード部１２と、複数のリード部１２上に搭載された半導体素子２１と、半導体素子２１を横切るように配置されたチップ支持部１６と、半導体素子２１とリード部１２とを電気的に接続する複数のバンプ（ピラー）２６とを備えている。また、複数のリード部１２、半導体素子２１、チップ支持部１６およびバンプ２６は、封止樹脂２３によって樹脂封止されている。 As shown in FIGS. 3 and 4, a flip-chip type semiconductor device (semiconductor package) 20 includes a plurality of radially arranged lead portions 12, a semiconductor element 21 mounted on the plurality of lead portions 12, and a semiconductor device. It has a chip supporting portion 16 arranged across the element 21 and a plurality of bumps (pillars) 26 electrically connecting the semiconductor element 21 and the lead portion 12 . Also, the plurality of lead portions 12 , semiconductor element 21 , chip support portion 16 and bumps 26 are resin-sealed with sealing resin 23 .

リード部１２及びチップ支持部１６は、上述したリードフレーム１０から作製されたものである。この場合、チップ支持部１６は、平面視で半導体素子２１の中央部を横切るように延びている。またチップ支持部１６は、半導体装置２０を横切るようにＹ方向全体にわたって延びている。リード部１２の裏面（外部端子１７）及びチップ支持部１６の裏面は、それぞれ封止樹脂２３から外方に露出している。また、リード部１２及びチップ支持部１６上には、それぞれ接続部２５が設けられている。この接続部２５を介して、バンプ２６とリード部１２とが互いに電気的に接続され、かつバンプ２６とチップ支持部１６とが互いに電気的に接続されている。 The lead portion 12 and the chip support portion 16 are produced from the lead frame 10 described above. In this case, the chip support portion 16 extends across the central portion of the semiconductor element 21 in plan view. Further, the chip supporting portion 16 extends over the entire Y direction across the semiconductor device 20 . The rear surface of the lead portion 12 (the external terminal 17) and the rear surface of the chip support portion 16 are exposed to the outside from the sealing resin 23, respectively. Connection portions 25 are provided on the lead portions 12 and the chip support portion 16, respectively. Via the connection portion 25, the bumps 26 and the lead portions 12 are electrically connected to each other, and the bumps 26 and the chip support portion 16 are also electrically connected to each other.

このほか、リード部１２、チップ支持部１６及び接続部２５の構成は、半導体装置２０に含まれない領域を除き、上述した図１および図２に示すものと同様であるため、ここでは詳細な説明を省略する。 In addition, the configurations of the lead portion 12, the chip support portion 16, and the connection portion 25 are the same as those shown in FIGS. Description is omitted.

半導体素子２１としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子２１は、各々バンプ２６が取り付けられる複数の電極２１ａを有している。 As the semiconductor element 21, it is possible to use various semiconductor elements that have been generally used in the past, and it is not particularly limited. This semiconductor element 21 has a plurality of electrodes 21a to which bumps 26 are attached respectively.

各バンプ２６は、例えば銅等の導電性の良い金属材料からなり、中実の略円筒形状を有している。各バンプ２６は、それぞれその上端が半導体素子２１の電極２１ａに接続されるとともに、その下端が接続部２５を介して各リード部１２の内部端子１５及びチップ支持部１６にそれぞれ接続されている。 Each bump 26 is made of a highly conductive metal material such as copper, and has a substantially solid cylindrical shape. Each bump 26 has its upper end connected to the electrode 21a of the semiconductor element 21, and its lower end connected to the internal terminal 15 of each lead portion 12 and the chip support portion 16 through the connection portion 25, respectively.

封止樹脂２３としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはＰＰＳ樹脂等の熱可塑性樹脂を用いることができる。封止樹脂２３全体の厚みは、３００μｍ以上１２００μｍ以下程度とすることができる。また、封止樹脂２３の一辺（半導体装置２０の一辺）は、例えば６ｍｍ以上１６ｍｍ以下することができる。なお、図３において、封止樹脂２３のうち、リード部１２及びチップ支持部１６よりも表面側に位置する部分の表示を省略している。 As the sealing resin 23, a thermosetting resin such as silicone resin or epoxy resin, or a thermoplastic resin such as PPS resin can be used. The thickness of the entire sealing resin 23 can be about 300 μm or more and 1200 μm or less. Also, one side of the sealing resin 23 (one side of the semiconductor device 20) can be, for example, 6 mm or more and 16 mm or less. In FIG. 3, the portion of the sealing resin 23 located closer to the surface than the lead portion 12 and the chip support portion 16 is omitted.

リードフレームの製造方法
次に、図１および図２に示すリードフレーム１０の製造方法について、図５（ａ）－（ｆ）を用いて説明する。なお、図５（ａ）－（ｆ）は、リードフレーム１０の製造方法を示す断面図（図２に対応する図）である。 Method for Manufacturing Lead Frame Next, a method for manufacturing the lead frame 10 shown in FIGS. 1 and 2 will be described with reference to FIGS. 5(a) to 5(f). 5A to 5F are cross-sectional views (views corresponding to FIG. 2) showing the manufacturing method of the lead frame 10. First, as shown in FIG.

まず図５（ａ）に示すように、平板状の金属基板３１を準備する。この金属基板３１としては、銅、銅合金、４２合金（Ｎｉ４２％のＦｅ合金）等の金属からなる基板を使用することができる。なお金属基板３１は、その両面に対して脱脂等を行い、洗浄処理を施したものを使用することが好ましい。 First, as shown in FIG. 5A, a flat metal substrate 31 is prepared. As the metal substrate 31, a substrate made of a metal such as copper, a copper alloy, or a 42 alloy (Ni 42% Fe alloy) can be used. It is preferable to use the metal substrate 31 which has been subjected to degreasing or the like on both sides thereof and to which cleaning treatment has been performed.

次に、金属基板３１の表裏全体にそれぞれ感光性レジスト３２ａ、３３ａを塗布し、これを乾燥する（図５（ｂ））。なお感光性レジスト３２ａ、３３ａとしては、従来公知のものを使用することができる。 Next, photosensitive resists 32a and 33a are applied to the entire front and back surfaces of the metal substrate 31, respectively, and dried (FIG. 5(b)). Conventionally known ones can be used as the photosensitive resists 32a and 33a.

続いて、この金属基板３１に対してフォトマスクを介して露光し、現像することにより、所望の開口部３２ｂ、３３ｂを有するエッチング用レジスト層３２、３３を形成する（図５（ｃ））。 Subsequently, the metal substrate 31 is exposed through a photomask and developed to form etching resist layers 32 and 33 having desired openings 32b and 33b (FIG. 5(c)).

次に、エッチング用レジスト層３２、３３を耐腐蝕膜として金属基板３１に腐蝕液でエッチングを施す（図５（ｄ））。これにより、リード部１２、チップ支持部１６及びコネクティングバー１３の外形が形成される。なお、腐蝕液は、使用する金属基板３１の材質に応じて適宜選択することができ、例えば、金属基板３１として銅を用いる場合、通常、塩化第二鉄水溶液を使用し、金属基板３１の両面からスプレーエッチングを行うことができる。 Next, using the etching resist layers 32 and 33 as anti-corrosion films, the metal substrate 31 is etched with a corrosive solution (FIG. 5(d)). Thereby, the outer shapes of the lead portion 12, the chip support portion 16 and the connecting bar 13 are formed. The etchant can be appropriately selected according to the material of the metal substrate 31 to be used. Spray etching can be performed from

次いで、エッチング用レジスト層３２、３３を剥離して除去する（図５（ｅ））。 Next, the etching resist layers 32 and 33 are stripped and removed (FIG. 5(e)).

次に、リード部１２及びチップ支持部１６上に、例えばフォトリソグラフィ法により図示しない所定パターンのめっき用レジスト層を形成し、このめっき用レジスト層に覆われていない箇所に、例えば電解めっき法によりめっき層からなる接続部２５を形成する。その後、めっき用レジスト層を除去することにより、図１乃至図２に示すリードフレーム１０が得られる（図５（ｆ））。 Next, a plating resist layer having a predetermined pattern (not shown) is formed on the lead portions 12 and the chip support portion 16 by, for example, photolithography. A connection portion 25 made of a plated layer is formed. After that, the plating resist layer is removed to obtain the lead frame 10 shown in FIGS. 1 and 2 (FIG. 5(f)).

半導体装置の製造方法
次に、図３および図４に示す半導体装置２０の製造方法について、図６（ａ）－（ｄ）を用いて説明する。 Method for Manufacturing Semiconductor Device Next, a method for manufacturing the semiconductor device 20 shown in FIGS. 3 and 4 will be described with reference to FIGS.

まず、例えば図５（ａ）－（ｆ）に示す方法により、リードフレーム１０を作製する（図６（ａ））。 First, the lead frame 10 is produced by the method shown in FIGS. 5(a) to 5(f) (FIG. 6(a)).

次に、リードフレーム１０の搭載領域２１ｂ上に、半導体素子２１を搭載する。この場合、予め半導体素子２１の電極２１ａにそれぞれバンプ２６を形成しておき、このバンプ２６をリード部１２及びチップ支持部１６の接続部２５にそれぞれ接続して固定する（図６（ｂ））。このとき、半導体素子２１の各電極２１ａと、各リード部１２の内部端子１５とが、それぞれバンプ２６及び接続部２５を介して互いに電気的に接続される。同様に、半導体素子２１の各電極２１ａと、チップ支持部１６とが、バンプ２６及び接続部２５を介して互いに電気的に接続される。 Next, the semiconductor element 21 is mounted on the mounting area 21b of the lead frame 10. As shown in FIG. In this case, bumps 26 are formed in advance on the electrodes 21a of the semiconductor element 21, respectively, and the bumps 26 are connected and fixed to the lead portions 12 and the connection portions 25 of the chip support portion 16, respectively (FIG. 6(b)). . At this time, each electrode 21a of the semiconductor element 21 and the internal terminal 15 of each lead portion 12 are electrically connected to each other via the bumps 26 and the connection portions 25, respectively. Similarly, each electrode 21 a of the semiconductor element 21 and the chip support portion 16 are electrically connected to each other through bumps 26 and connection portions 25 .

本実施の形態において、チップ支持部１６が半導体素子２１の搭載領域２１ｂを横切るように配置されているので、チップ支持部１６によって半導体素子２１をしっかりと支持することができる。これにより、正面側から見て半導体素子２１が傾く不具合の発生（図６（ｂ）の仮想線参照）を抑制し、半導体素子２１をリード部１２上に略水平に搭載することができる。また、リード部１２に設けられた外側の接続部２５が、チップ支持部１６に設けられた内側の接続部２５よりも大きいので、熱膨張によってリード部１２が拡大し、接続部２５の位置が多少ずれた場合であっても、この位置ずれを吸収し、バンプ２６を接続部２５に確実に接続することができる。 In the present embodiment, since the chip supporting portion 16 is arranged across the mounting region 21b of the semiconductor element 21, the semiconductor element 21 can be firmly supported by the chip supporting portion 16. FIG. This prevents the semiconductor element 21 from tilting when viewed from the front side (see the phantom line in FIG. 6B), and allows the semiconductor element 21 to be mounted substantially horizontally on the lead portions 12 . In addition, since the outer connection portion 25 provided on the lead portion 12 is larger than the inner connection portion 25 provided on the chip support portion 16, the lead portion 12 expands due to thermal expansion, and the position of the connection portion 25 shifts. Even if there is some misalignment, the misalignment can be absorbed and the bumps 26 can be reliably connected to the connecting portions 25 .

なお、リードフレーム１０の各接続部２５上に予めバンプ２６を突設形成しておき、その後、このバンプ２６に対して半導体素子２１の各電極２１ａをそれぞれ接続するようにしても良い。 Alternatively, bumps 26 may be formed in advance on the connection portions 25 of the lead frame 10, and then the electrodes 21a of the semiconductor element 21 may be connected to the bumps 26, respectively.

次に、リードフレーム１０に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止樹脂２３を形成する（樹脂封止工程）（図６（ｃ））。これにより、リードフレーム１０（リード部１２、チップ支持部１６、コネクティングバー１３及び接続部２５）、半導体素子２１及びバンプ２６を封止する。 Next, a sealing resin 23 is formed by injection molding or transfer molding a thermosetting resin or thermoplastic resin to the lead frame 10 (resin sealing step) (FIG. 6(c)). Thus, the lead frame 10 (the lead portion 12, the chip support portion 16, the connecting bar 13 and the connection portion 25), the semiconductor element 21 and the bumps 26 are sealed.

その後、パッケージ領域１０ａ毎に、リードフレーム１０及び封止樹脂２３を切断する。これにより、リードフレーム１０が半導体装置２０毎に分離され、図３および図４に示す半導体装置２０が得られる（図６（ｄ））。 After that, the lead frame 10 and the sealing resin 23 are cut for each package region 10a. As a result, the lead frame 10 is separated for each semiconductor device 20, and the semiconductor devices 20 shown in FIGS. 3 and 4 are obtained (FIG. 6(d)).

以上説明したように、本実施の形態によれば、リードフレーム１０のチップ支持部１６が、半導体素子２１が搭載される搭載領域２１ｂを横切るように配置されている。これにより、チップ支持部１６によって半導体素子２１を支持し、側方から見て半導体素子２１が傾くことを抑制することができる。 As described above, according to the present embodiment, the chip supporting portion 16 of the lead frame 10 is arranged across the mounting region 21b on which the semiconductor element 21 is mounted. As a result, the semiconductor element 21 can be supported by the chip support portion 16, and tilting of the semiconductor element 21 when viewed from the side can be suppressed.

また、本実施の形態によれば、リード部１２の内側領域１２ａが裏面側から薄肉化されているので、封止樹脂２３が内側領域１２ａの裏面に回り込み、封止樹脂２３とリード部１２とを強固に密着性することができる。一方、チップ支持部１６は、薄肉化されていないので、この薄肉化されていないチップ支持部１６によって半導体素子２１の傾きを効果的に抑制することができる。 Further, according to the present embodiment, since the inner region 12a of the lead portion 12 is thinned from the back surface side, the sealing resin 23 wraps around the back surface of the inner region 12a, so that the sealing resin 23 and the lead portion 12 are separated from each other. can be strongly adhered. On the other hand, since the chip support portion 16 is not thinned, tilting of the semiconductor element 21 can be effectively suppressed by the chip support portion 16 that is not thinned.

また、本実施の形態によれば、チップ支持部１６は、少なくとも搭載領域２１ｂの中央部２１ｃに配置されているので、半導体素子２１の傾きをより確実に抑えることができる。 Further, according to the present embodiment, since the chip supporting portion 16 is arranged at least in the central portion 21c of the mounting region 21b, the inclination of the semiconductor element 21 can be suppressed more reliably.

また、本実施の形態によれば、リード部１２およびチップ支持部１６に、それぞれ半導体素子２１に接続されるバンプ２６を支持する接続部２５が設けられている。これにより、リード部１２とバンプ２６とを良好に接続するとともに、チップ支持部１６とバンプ２６とを良好に接続することができる。 Further, according to the present embodiment, the lead portions 12 and the chip support portion 16 are provided with the connection portions 25 for supporting the bumps 26 connected to the semiconductor element 21, respectively. As a result, the lead portions 12 and the bumps 26 can be satisfactorily connected, and the chip support portion 16 and the bumps 26 can be satisfactorily connected.

さらに、本実施の形態によれば、リード部１２に設けられた接続部２５の幅Ｂは、チップ支持部１６に設けられた接続部２５の幅Ｃよりも広くなっている。これにより、熱膨張によってリード部１２に設けられた接続部２５の位置が搭載領域２１ｂの中央部２１ｃからずれた場合であっても、この位置ずれを吸収し、バンプ２６を接続部２５に対して確実に接続することができる。 Furthermore, according to the present embodiment, the width B of the connection portion 25 provided on the lead portion 12 is wider than the width C of the connection portion 25 provided on the chip support portion 16 . As a result, even if the position of the connecting portion 25 provided on the lead portion 12 deviates from the center portion 21c of the mounting area 21b due to thermal expansion, this positional deviation is absorbed and the bumps 26 are aligned with the connecting portion 25. can be connected securely.

さらにまた、本実施の形態によれば、リード部１２の内側領域１２ａの厚みをＡとし、リード部１２に設けられた接続部２５の幅をＢとしたとき、Ａ＞１．５Ｂとなるので、リード部１２の電気抵抗を低減するとともに、リード部１２の放熱性を高めることができる。 Furthermore, according to the present embodiment, where A is the thickness of the inner region 12a of the lead portion 12 and B is the width of the connection portion 25 provided in the lead portion 12, A>1.5B. , the electrical resistance of the lead portion 12 can be reduced and the heat dissipation of the lead portion 12 can be enhanced.

変形例
次に、図７乃至図１１により、本実施の形態によるリードフレームの各変形例について説明する。図７乃至図１１に示す変形例は、主としてチップ支持部又は接続部の構成が異なるものであり、他の構成は、図１乃至図６に示す実施の形態と略同一である。図７乃至図１１において、図１乃至図６と同一部分には同一の符号を付して詳細な説明は省略する。 Modifications Next, each modification of the lead frame according to the present embodiment will be described with reference to FIGS. 7 to 11. FIG. The modifications shown in FIGS. 7 to 11 differ mainly in the configuration of the chip supporting portion or connecting portion, and other configurations are substantially the same as the embodiment shown in FIGS. 1 to 6. FIG. 7 to 11, the same parts as those in FIGS. 1 to 6 are denoted by the same reference numerals, and detailed description thereof is omitted.

（変形例１）
図７は、一変形例（変形例１）によるリードフレーム１０Ａを示している。図７に示すリードフレーム１０Ａにおいて、チップ支持部１６は、Ｙ方向に沿って延びており、搭載領域２１ｂを横切っている。この場合、チップ支持部１６は、搭載領域２１ｂの中央部２１ｃからＸ方向プラス側にずれた位置に配置されている。また、搭載領域２１ｂの中央部２１ｃには、リード部１２やチップ支持部１６等の金属部分は設けられておらず、空間が形成されている。さらに、複数のリード部１２は、Ｘ方向に対して非対称に配置されている。具体的には、チップ支持部１６よりもＸ方向プラス側に５本のリード部１２が配置され、チップ支持部１６よりもＸ方向マイナス側に７本のリード部１２が配置されている。 (Modification 1)
FIG. 7 shows a lead frame 10A according to a modified example (modified example 1). In the lead frame 10A shown in FIG. 7, the chip supporting portion 16 extends along the Y direction and crosses the mounting area 21b. In this case, the chip supporting portion 16 is arranged at a position shifted from the central portion 21c of the mounting area 21b to the positive side in the X direction. In addition, metal portions such as lead portions 12 and chip support portions 16 are not provided in the central portion 21c of the mounting region 21b, and a space is formed. Furthermore, the plurality of lead portions 12 are arranged asymmetrically with respect to the X direction. Specifically, five lead portions 12 are arranged on the X-direction plus side of the chip support portion 16 , and seven lead portions 12 are arranged on the X-direction minus side of the chip support portion 16 .

なお、リード部１２に設けられた接続部２５の幅は、チップ支持部１６に設けられた接続部２５の幅と同一であるが、これに限らず、リード部１２に設けられた接続部２５の幅を、チップ支持部１６に設けられた接続部２５の幅よりも広くしても良い。 The width of the connection portion 25 provided on the lead portion 12 is the same as the width of the connection portion 25 provided on the chip support portion 16, but the width of the connection portion 25 provided on the lead portion 12 is not limited to this. may be wider than the width of the connecting portion 25 provided on the chip supporting portion 16 .

このように、チップ支持部１６を搭載領域２１ｂの中央部２１ｃからずれた位置に配置したことにより、半導体素子２１の中央部の裏面側に封止樹脂２３を回り込ませやすくすることができる。一般に、封止樹脂２３の熱膨張係数は、半導体素子２１の熱膨張係数に近い。このため、リードフレーム１０を構成する金属が熱膨張した場合であっても、半導体素子２１が外方向に向けて過度に引っ張られることがなく、半導体素子２１が封止樹脂２３から剥離する不具合を抑えることができる。 By arranging the chip supporting portion 16 at a position shifted from the central portion 21c of the mounting region 21b in this way, it is possible to easily wrap the sealing resin 23 to the rear surface side of the central portion of the semiconductor element 21. FIG. Generally, the coefficient of thermal expansion of the sealing resin 23 is close to the coefficient of thermal expansion of the semiconductor element 21 . Therefore, even if the metal forming the lead frame 10 thermally expands, the semiconductor element 21 is not excessively pulled outward, thereby preventing the semiconductor element 21 from peeling off from the sealing resin 23 . can be suppressed.

（変形例２）
図８及び図９は、一変形例（変形例２）によるリードフレーム１０Ｂを示している。図８及び図９に示すリードフレーム１０Ｂにおいて、チップ支持部１６に代えて、他のリード部１２よりも長いリード部（長リード部）１２Ａが設けられている。この長リード部１２Ａは、コネクティングバー１３から搭載領域２１ｂの中央部２１ｃ近傍まで延びている。 (Modification 2)
8 and 9 show a lead frame 10B according to a modified example (modified example 2). In the lead frame 10B shown in FIGS. 8 and 9, a lead portion (long lead portion) 12A longer than the other lead portions 12 is provided instead of the chip support portion 16. As shown in FIG. The long lead portion 12A extends from the connecting bar 13 to the vicinity of the central portion 21c of the mounting area 21b.

図８及び図９において、複数のリード部１２、１２Ａには、それぞれバンプ２６を支持する接続部２５が設けられている。具体的には、各リード部１２には、接続部２５が１つずつ設けられ、長リード部１２Ａには、複数（３つ）の接続部２５が設けられている。この場合、接続部２５のうち、平面方向外側に位置する接続部２５の幅Ｂは、平面方向内側に位置する接続部２５の幅Ｃよりも広くなっている（Ｂ＞Ｃ）。具体的には、リード部１２に設けられた接続部２５の幅Ｂは、長リード部１２Ａ上であって中央部２１ｃに位置する接続部２５の幅Ｃよりも広い。 8 and 9, connecting portions 25 for supporting bumps 26 are provided on the plurality of lead portions 12 and 12A. Specifically, each lead portion 12 is provided with one connection portion 25, and the long lead portion 12A is provided with a plurality (three) of connection portions 25. As shown in FIG. In this case, the width B of the connecting portion 25 positioned on the outer side in the planar direction is wider than the width C of the connecting portion 25 positioned on the inner side in the planar direction (B>C). Specifically, the width B of the connection portion 25 provided in the lead portion 12 is wider than the width C of the connection portion 25 located on the long lead portion 12A and in the central portion 21c.

また、リード部１２の内側領域１２ａの厚みをＡと、このリード部１２上に設けられた接続部２５の幅をＢとしたとき、Ａ＞１．５Ｂという関係が成り立つ。これにより、リード部１２の電気抵抗を低減するとともに、リード部１２の放熱性を高めることができる。 When A is the thickness of the inner region 12a of the lead portion 12 and B is the width of the connecting portion 25 provided on the lead portion 12, the relationship A>1.5B is established. As a result, the electrical resistance of the lead portions 12 can be reduced, and the heat dissipation of the lead portions 12 can be enhanced.

このように、複数の接続部２５のうち、平面方向外側に位置する接続部２５の幅Ｂを、平面方向内側に位置する接続部２５の幅Ｃよりも広くしたことにより、熱膨張によってリード部１２に設けられた接続部２５の位置が搭載領域２１ｂの中央部２１ｃからずれた場合であっても、この位置ずれを吸収し、バンプ２６を接続部２５に対して確実に接続することが可能となる。 In this manner, the width B of the connecting portion 25 positioned on the outer side in the plane direction among the plurality of connecting portions 25 is made larger than the width C of the connecting portion 25 positioned on the inner side in the plane direction. Even if the position of the connecting part 25 provided in the mounting area 21b is displaced from the central part 21c of the mounting area 21b, the displacement can be absorbed and the bump 26 can be reliably connected to the connecting part 25. becomes.

（変形例３）
図１０は、一変形例（変形例３）によるリードフレーム１０Ｃを示している。図１０に示すリードフレーム１０Ｃにおいて、リード部１２およびチップ支持部１６上に設けられた接続部２５の断面がそれぞれ凹状に形成されている。この接続部２５は、外縁部から中央部に向けて凹んでおり、接続部２５の表面は、断面視で略円弧状に湾曲している。また、接続部２５の平面形状は略円形状であり、接続部２５の外縁部の厚みが全周にわたって接続部２５の中央部の厚みよりも厚くなっている。このような接続部２５は、例えば電解めっき法により接続部２５を形成する際、供給される電流を大きくすることにより形成することができる。 (Modification 3)
FIG. 10 shows a lead frame 10C according to a modified example (modified example 3). In the lead frame 10C shown in FIG. 10, the cross section of the connection portion 25 provided on the lead portion 12 and the chip support portion 16 is formed in a concave shape. The connecting portion 25 is recessed from the outer edge toward the central portion, and the surface of the connecting portion 25 is curved in a substantially arcuate shape when viewed in cross section. The planar shape of the connecting portion 25 is substantially circular, and the thickness of the outer edge portion of the connecting portion 25 is thicker than the thickness of the central portion of the connecting portion 25 over the entire circumference. Such a connecting portion 25 can be formed by increasing the current supplied when forming the connecting portion 25 by, for example, electroplating.

このように、接続部２５が外縁部から中央部に向けて凹んでいることにより、バンプ２６を接続部２５に対して安定して接続することができる。 Since the connecting portion 25 is recessed from the outer edge toward the central portion in this manner, the bump 26 can be stably connected to the connecting portion 25 .

（変形例４）
図１１は、一変形例（変形例４）によるリードフレーム１０Ｄを示している。図１１に示すリードフレーム１０Ｄにおいて、リード部１２上には、その長さ方向に沿って複数（２つ）の接続部２５が設けられている。また、チップ支持部１６上には、その幅方向に沿って複数（２つ）の接続部２５が設けられている。 (Modification 4)
FIG. 11 shows a lead frame 10D according to a modified example (modified example 4). In the lead frame 10D shown in FIG. 11, a plurality of (two) connection portions 25 are provided on the lead portion 12 along its length direction. A plurality of (two) connection portions 25 are provided on the chip support portion 16 along the width direction thereof.

図１１において、チップ支持部１６に設けられた２つの接続部２５の幅Ｃは互いに同一であり、リード部１２に設けられた２つの接続部２５の幅Ｂは互いに同一である。また、リード部１２に設けられた接続部２５の幅Ｂは、チップ支持部１６に設けられた接続部２５の幅Ｃよりも広い（Ｂ＞Ｃ）。これにより、リード部１２が熱膨張し、リード部１２上の接続部２５の位置が多少ずれた場合でも、この位置ずれを吸収し、接続部２５にバンプ２６を接続することができる。 In FIG. 11, the widths C of the two connection portions 25 provided on the chip support portion 16 are the same, and the widths B of the two connection portions 25 provided on the lead portion 12 are the same. Further, the width B of the connection portion 25 provided on the lead portion 12 is wider than the width C of the connection portion 25 provided on the chip support portion 16 (B>C). As a result, even if the lead portion 12 thermally expands and the position of the connection portion 25 on the lead portion 12 is slightly displaced, the displacement can be absorbed and the bump 26 can be connected to the connection portion 25 .

なお、図示していないが、図７乃至図１１に示すリードフレーム１０Ａ～１０Ｄを用いることにより、それぞれ図３及び図４に示す半導体装置２０と略同様の構成をもつ半導体装置を得ることができる。また、図７乃至図１１に示すリードフレーム１０Ａ～１０Ｄの製造方法や、リードフレーム１０Ａ～１０Ｄを用いて半導体装置を製造する方法についても、それぞれ上述した図５（ａ）－（ｆ）及び図６（ａ）－（ｄ）に示す方法と略同様である。 Although not shown, by using the lead frames 10A to 10D shown in FIGS. 7 to 11, semiconductor devices having substantially the same configuration as the semiconductor device 20 shown in FIGS. 3 and 4 can be obtained. . 7 to 11 and the method of manufacturing a semiconductor device using the lead frames 10A to 10D are also described in FIGS. 6(a)-(d) are substantially the same.

上記各実施の形態及び変形例に開示されている複数の構成要素を必要に応じて適宜組合せることも可能である。あるいは、上記各実施の形態及び変形例に示される全構成要素から幾つかの構成要素を削除してもよい。 It is also possible to appropriately combine a plurality of constituent elements disclosed in the above embodiments and modifications as necessary. Alternatively, some components may be deleted from all the components shown in each of the above embodiments and modifications.

１０リードフレーム
１０ａパッケージ領域
１２リード部
１２ａ内側領域
１２ｂ外側領域
１３コネクティングバー
１５内部端子
１６チップ支持部
１７外部端子
２０半導体装置
２１半導体素子
２１ｂ搭載領域
２１ｃ中央部
２３封止樹脂
２５接続部
２６バンプ REFERENCE SIGNS LIST 10 lead frame 10a package region 12 lead portion 12a inner region 12b outer region 13 connecting bar 15 internal terminal 16 chip support portion 17 external terminal 20 semiconductor device 21 semiconductor element 21b mounting region 21c central portion 23 sealing resin 25 connecting portion 26 bump

Claims

In the flip chip type lead frame,
a plurality of lead portions on which semiconductor elements are mounted;
a chip supporting portion arranged across a mounting area on which the semiconductor element is mounted;
the chip supporting portion is arranged at a position shifted from the central portion of the mounting area;
A lead frame in which the lead portion and the chip support portion are not provided in a central portion of the mounting area.

2. The lead frame according to claim 1, wherein said plurality of lead portions are arranged asymmetrically about said chip support portion.

3. The lead frame according to claim 2, wherein the number of said lead portions arranged on one side of said chip supporting portion is different from the number of said lead portions arranged on the other side thereof.

In the flip chip type lead frame,
a plurality of lead portions on which semiconductor elements are mounted;
a chip supporting portion arranged across a mounting area on which the semiconductor element is mounted;
A connecting portion for supporting a bump connected to the semiconductor element is provided on the flat surface of the lead portion,
The connecting portion is made of a silver-plated layer,
The lead frame, wherein the connecting portion has a concave cross section .

5. The lead frame according to claim 4, wherein said connecting portions are arranged radially with respect to the central portion of said mounting area.

In a flip chip type semiconductor device,
a plurality of leads;
a semiconductor element mounted on the plurality of lead portions;
a chip supporting portion arranged across a mounting area on which the semiconductor element is mounted;
bumps for electrically connecting the semiconductor element to the lead portion and the chip support portion;
a sealing resin that seals the plurality of lead portions, the semiconductor element, the chip support portion, and the bumps;
the chip supporting portion is arranged at a position shifted from the central portion of the mounting area;
The semiconductor device, wherein the lead portion and the chip support portion are not provided in the central portion of the mounting area.

In a flip chip type semiconductor device,
a plurality of leads;
a semiconductor element mounted on the plurality of lead portions;
a chip support disposed across the semiconductor element;
bumps for electrically connecting the semiconductor element to the lead portion and the chip support portion;
a sealing resin that seals the plurality of lead portions, the semiconductor element, the chip support portion, and the bumps;
a connection portion supporting the bump connected to the semiconductor element is provided on the flat surface of the lead portion;
The connecting portion is made of a silver-plated layer,
The semiconductor device , wherein the connecting portion has a concave cross section .