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JP7522211B2 - 半導体デバイスおよびその製造方法 - Google Patents
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JP7522211B2 - 半導体デバイスおよびその製造方法 - Google Patents

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Description

関係出願の相互参照
本開示は、２０２０年６月２３日に中国専利局に提出された、出願番号が２０２０１０５９３８５２．１であり、名称が「半導体デバイスおよびその製造方法」である中国出願に基づいて優先権を主張し、その内容のすべては本開示に参照として取り込まれる。
本開示は、半導体分野に属し、より具体的に、電界分布を調整できる半導体デバイスおよびその製造方法に関する。
ＩＩＩ族窒化物半導体は、重要な新型半導体材料であり、主にＡｌＮ、ＧａＮ、ＩｎＮおよびこれらの材料の化合物であるＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどを含む。前記ＩＩＩ族窒化物半導体の、直接バンドギャップ、ワイドバンドギャップ、高破壊電界強度などの利点を利用し、デバイス構造およびプロセスを最適化に設計することで、ＩＩＩ族窒化物半導体がパワーデバイスおよび無線周波数デバイスの分野で応用の見込みがある。高電子移動度および高正孔移動度トランジスタは、ＩＩＩ族窒化物半導体を応用する重要なデバイスであり、耐電圧が高く、パワーが高く、オン抵抗が低く、信頼性が高いなどの高性能をもつ高電子移動度および高正孔移動度トランジスタが望まれている。
ＩＩＩ族窒化物半導体材料の高臨界破壊電界特性を利用してデバイスの耐圧を向上させるため、多くの研究が行われ、例えば、縦方向にチャネル層の厚さまたは品質を増加させ、横方向にドリフト領域の長さを増加させていた。しかし、上記の改良案であれば、デバイスの面積が増加し、コストが高く、デバイスのオン抵抗が大きくなり、消費電力が増加し、スイッチング速度が低くなることもあり、または採用する案による耐圧効果に限界がある。
上記の状況に鑑みて、本開示は、半導体デバイス構造およびその製造方法を提供する。
本開示のいくつかの形態に対する基本的な理解を提供するため、以下、本開示の簡略内容を提供する。なお、この内容は、本開示のすべての内容ではないことを理解すべきである。これは、本開示の重点または重要な部分を特定するためのものでもないし、本開示の範囲を限定するためのものでもなく、いくつかの概念を簡略に提出してその後のより詳細な説明の前書きとされるものにすぎない。
本開示の内容の一局面において、半導体デバイスの製造方法を提供し、該半導体デバイスの製造方法は、
基材を用意するステップと、
前記基材に側面が六方対称性の格子構造を有する凹溝を形成するステップと、
前記凹溝における前記側面に単結晶シード層を形成するステップと、
前記凹溝の制限下で前記単結晶シード層を核として前記凹溝に沿ってチャネル層を成長させるステップと、
前記基材をエッチングして、前記チャネル層をエッチングがされた基材の上表面から突出させるステップと、
前記露出したチャネル層に障壁層を形成し、そして、前記チャネル層の第１面に二次元電子ガスおよび移動できないバックグラウンド正電荷を形成し、および／または前記チャネル層の第２面に二次元正孔ガスおよび移動できないバックグラウンド負電荷を形成するステップと、
前記チャネル層の第１面または第２面にソース、ゲートおよびドレインを形成し、前記チャネル層の第２面または第１面に下部電極を形成するステップと、を含む。
任意選択で、ステップ４００の代わりに、前記凹溝の制限の下で前記単結晶シード層を核として前記凹溝に沿って第１チャネル層、第１調整層および第２チャネル層構造を成長させるステップ４０１を含む。
任意選択で、ステップ４００の代わりに、前記凹溝の制限下で前記単結晶シード層を核として前記凹溝に沿って第１チャネル層、第２調整層および第２チャネル層構造を成長させるステップ４０２を含む。
任意選択で、ステップ４００の代わりに、前記凹溝の制限下で前記単結晶シード層を核として前記凹溝に沿って第１チャネル層、第１調整層、第２調整層および第２チャネル層構造を成長させるステップ４０３を含む。
任意選択で、前記下部電極が、少なくとも前記第１調整層、第２調整層、前記二次元電子ガスおよび二次元正孔ガスのうちの一方と接続する。
任意選択で、下部電極が前記チャネル層の第２面に形成され、前記第１調整層または第２調整層がＰ型ドーピングを有し、または下部電極が前記チャネル層の第１面に形成され、前記第１調整層または第２調整層がＮ型ドーピングを有する。
任意選択で、前記第１調整層におけるドーピング濃度が５Ｅ１８／ｃｍ３未満であり、第２調整層におけるドーピング濃度が１Ｅ１７～５Ｅ１９／ｃｍ３である。
任意選択で、前記ソース、前記ゲートおよび前記ドレインは、同一面に設置されまたは異なる面に設置される。
任意選択で、前記ソース、前記ドレインが前記チャネル層に直接または間接に形成され、前記ゲートが前記障壁層に直接または間接に形成される。
任意選択で、前記チャネル層を成長させる前に、前記シード層にバッファ層を成長させる。
任意選択で、前記シード層が、前記ソースと対応する位置、前記ドレインと対応する位置または前記ゲートと前記ドレインとの間の位置と対応する位置に設置される。
任意選択で、前記シード層が前記ドレインと対応する位置に設置される場合、前記シード層に電流遮断層をさらに形成する。
任意選択で、ＨＥＭＴデバイスを形成する場合、前記ソース領域およびドレイン領域に対してＮ型ドーピングを行い、ＨＨＭＴデバイスを形成する場合、前記ソース領域およびドレイン領域に対してＰ型ドーピングを行う。
任意選択で、前記凹溝の側面および底表面に媒体層を形成する。
本開示の内容の他の局面として、半導体デバイスを提供し、半導体デバイスが、
六方対称性の格子構造の側面を有する基材と、
単結晶シード層と、
前記シード層を核として成長され、前記基材の上表面から突出したチャネル層と、
前記突出したチャネル層に形成された障壁層と、
前記チャネル層の第１面に形成された二次元電子ガスおよび移動できないバックグラウンド正電荷、および／または前記チャネル層の第２面に形成された二次元正孔ガスおよび移動できないバックグラウンド負電荷と、
前記チャネル層の第１面または第２面に形成されたソース、ゲートおよびドレイン、前記チャネル層の第２面または第１面に形成された下部電極と、を備え、
前記チャネル層の第２面に下部電極が形成された場合、ＨＥＭＴデバイスとして形成され、前記チャネル層の第１面に下部電極が形成された場合、ＨＨＭＴデバイスとして形成される。
任意選択で、前記チャネル層構造の代わりに、第１チャネル層、第１調整層および第２チャネル層構造が用いられる。
任意選択で、前記チャネル層構造の代わりに、第１チャネル層、第２調整層および第２チャネル層構造が用いられる。
任意選択で、前記チャネル層構造の代わりに、第１チャネル層、第１調整層、第２調整層および第２チャネル層構造が用いられる。
任意選択で、前記下部電極が、前記第１調整層、第２調整層、前記二次元電子ガスおよび二次元正孔ガスのうちの少なくとも一方と接続して、前記デバイスの電界分布を調整する。
任意選択で、前記下部電極が前記チャネル層の第２面に形成され、前記第１調整層または第２調整層がＰ型ドーピングを有し、または前記下部電極が前記チャネル層の第１面に形成され、前記第１調整層または第２調整層がＮ型ドーピングを有する。
任意選択で、前記第１調整層におけるドーピング濃度が５Ｅ１８／ｃｍ３未満であり、第２調整層におけるドーピング濃度が１Ｅ１７～５Ｅ１９／ｃｍ３である。
任意選択で、前記ソース、前記ゲートおよび前記ドレインは、同一面に設置されまたは異なる面に設置される。
任意選択で、前記シード層にバッファ層がさらに形成される。
任意選択で、前記シード層が、前記ソースと対応する位置、前記ドレインと対応する位置または前記ゲートと前記ドレインとの間の位置と対応する位置に設置される。
任意選択で、前記シード層が前記ドレインと対応する位置に設置され、前記シード層に電流遮断層が形成される。
任意選択で、ＨＥＭＴデバイスとして形成される場合、前記ソースおよびドレイン領域がＮ型ドーピングをさらに有し、ＨＨＭＴデバイスとして形成される場合、前記ソースおよびドレイン領域がＰ型ドーピングをさらに有する。
任意選択で、前記凹溝の側壁および底表面に媒体層がさらに形成される。
本開示の内容の他の局面として、上記のいずれか１種の半導体デバイスを含む相補型半導体デバイスを提供する。
本開示の内容の他の局面として、上記のいずれか１種の半導体デバイスを含む無線周波数設備を提供する。
本開示の内容の他の局面として、上記のいずれか１種の半導体デバイスを含む電気パワー設備を提供する。
本開示の上記の目的および他の目的、特徴および利点をより容易に理解するため、図面を参照しながら本開示の具体的な内容を説明する。図面は、本開示の原理を示すものにすぎず、図面において、ユニットの寸法および相対位置を比例で描くとは限らない。
一実施形態による半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造の製造方法の模式図である。
以下、図面を参照しながら、本開示の例示的な内容を説明する。明瞭および簡単のため、明細書において、本開示の内容を実現するすべての特徴を説明するのではない。しかしながら、開発者の具体的な目標を実現するように、本開示を実現する過程において本開示の内容を実施できる多くの方式を採用してもよく、そして、本開示の内容によってはこれらの方式が変更することもある。
ここで、必須でない細部で本開示の内容が複雑になることを避けるため、図面において、本開示の案に深く関わっているデバイス構造のみを示し、いくつかの細部を省略する。
なお、以下、図面を用いて本開示の内容を説明したが、本開示の内容は、説明された実施形態に限定されない。本開示の内容において、実施可能である限り、異なる実施形態の間で特徴を置き換えまたは組合せてもよく、または、１つの実施形態において１つまたは複数の特徴を省略してもよい。
下記の具体実施形態について図面を参照することができ、図面は、本開示の一部を示すとともに例示的な実施形態を示す。なお、保護しようとする主題の範囲から逸脱しない限り、他の実施形態により構造の形成および／または論理の変更を行ってもよい。また、方向および位置（例えば、上、下、頂部、底部など）は、図面に示される特徴を理解するためのものにすぎず、限定的に以下の具体的な実施形態のみを採用することを意味しない。
本開示の明細書および特許請求の範囲に使用される用語について、特に断りがない限り、「一」、「１つ」および「前記」は、複数のものを指すことも可能である。なお、本明細書に使用される用語の「および／または」は、該当列挙項目のうちの１つまたは複数の項目の任意の１つおよびそのすべての可能な組合せを含む。
具体的に、本開示に係る半導体デバイスは、窒化物半導体材料を含む化合物半導体デバイスであり、窒化物半導体デバイスとも呼ばれ、窒化物半導体デバイスがＩＩＩ族窒化物半導体デバイスである。さらに、ＩＩＩ族窒化物半導体デバイスは、ウルツ鉱（Ｗｕｒｔｚｉｔｅ）ＩＩＩ族窒化物半導体材料を用いるトランジスタを含む。さらに、トランジスタは、ＧａＮ半導体材料のＧａＮトランジスタである。特に、ＧａＮトランジスタは、ノーマリオフ型のトランジスタＧａＮ－ＨＥＭＴおよび/またはＧａＮ－ＨＨＭＴである。
以下、図１～図１５を参照しながら、一実施形態による半導体デバイスおよびその製造方法を説明する。
図１～図１５に示すように、該半導体デバイスは、基材１００を備える。基材１００の材質は、実際のニーズに応じて選択することができ、本開示では、基材１００の具体的な材料が限定されなく、形成された、基材の表面に垂直な垂直凹溝の側面が六方対称性の格子構造を有する基材材料であればよい。例示的に、基材１００の材料は、Ｓｉ、Ａｌ２Ｏ３、ＳｉＣ、ＧａＮなどであってもよい。
シリコン基材は、安価で、加工性が良いなどの利点を有するため、本開示において、Ｓｉ基材を例にして説明する。例示的に、単結晶シリコン基材は、（１１０）または（１１２）面を採用するシリコン基材であってもよい。図１に示すように、第１表面１００１を有する基材１００を用意し、基材１００の第１表面１００１に第１媒体層１０１を形成し、例示的に、第１媒体層１０１が、熱酸化処理または気相成長により形成されるＳｉＯ２層であり、例示的に、第１媒体層１０１の厚さが約０．５μｍである。なお、本発明に記載の数値範囲などは、例示するためのものにすぎず、本開示を限定するものではない。第１媒体層１０１は、基材の第１表面１００１に平行な第１表面１０１１を有する。一部の第１媒体層１０１およびその下方の基材１００をエッチングして、複数の垂直の凹溝を形成し、具体的に、凹溝が、間隔をあけて並んでいる第１凹溝１０２および第２凹溝１０２’を含み、第１凹溝および第２凹溝は、構造および寸法が同じである。例示的に、第１凹溝および第２凹溝は、深さが約５μｍである。各凹溝の第１表面１０２１および第２表面１０２２の下部は、それぞれ基材の露出した第２表面１００２および第３表面１００３からなり、基材の第２表面１００２および第３表面１００３が、六方対称の格子構造を有し、例えば、Ｓｉ（１１１）面を有する。なお、基材の第２表面および第３表面は、Ａｌ２Ｏ３（０００１）面、ＳｉＣ（０００１）面、ＳｉＣ（０００１）面、ＧａＮ（０００１）面、またはＧａＮ（０００１￣）などであってもよい。各凹溝の第１表面１０２１および第２表面１０２２の上部は、それぞれ第１媒体層１０１の第２表面１０１２および第３表面１０１３からなる。図５、図６に示すように、各凹溝の第３表面１０２３に第２媒体層１０３を形成し、例示的に、第２媒体層１０３が、酸化により形成される二酸化ケイ素層であり、例示的に、その厚さが約５００ｎｍである。図７に示すように、各凹溝の第１表面１０２１および第２表面１０２２に第４媒体層１０５を形成し、例示的に、第４媒体層の厚さが約１００ｎｍである。該第４媒体層によれば、エピタキシャル成長するときのシリコン基材とＧａ含有前駆体との相互作用を避けることができるとともに、エピタキシャル成長するときの選択性の向上に寄与できる。さらに、図８、図９に示すように、第１凹溝の第２表面および第２凹溝の第１表面のそれぞれに形成される第４媒体層１０５の一部を除去し、第１凹溝に露出する基材１００の第３表面１００３および第２凹溝に露出する基材１００の第２表面１００２のそれぞれに単結晶シード層１０６を形成する。例示的に、単結晶シード層がＡＬＮ層であり、ＡＬＮ結晶は、成長方向が＜０００１＞方向であり、表面が（０００１）面である。例示的に、単結晶シード層の位置が、後のデバイスのソースの形成する位置と対応する。後で形成されるデバイス構造は、ソースを参照点とする場合に半導体デバイス構造が対称の構造と形成されかつソース領域の電圧が非常に低いため、結晶品質の影響を受け難く、核生成領域の結晶品質の劣りによる影響を最小限に抑える。図１０に示すように、シード層１０６を核としてチャネル層２０１を選択的に成長させ、チャネル層２０１が窒化物であってもよく、例示的に、真性ＧａＮ（ｉ－ＧａＮ）または非意図的にドープされたＧａＮ層である。凹溝１０２の存在により、チャネル層２０１がシード層から凹溝１０２に沿って成長し、成長が、凹溝に沿った第１方向における成長および凹溝に垂直な第２方向における成長を含み、また、チャネル層２０１が凹溝の外にも成長してもよく、この場合、平坦化またはエッチング技術により凹溝の外のチャネル層２０１を除去する。
図１１に示すように、チャネル層の両側に対してエッチングを行い、第１媒体層１０１および一部の基材１００を除去して、チャネル層２０１を、エッチングがされた基材１００の第４表面１００４から突出させる。チャネル層２０１の、自発分極効果およびピエゾ分極効果を有する第１面２０１３、およびそれに対向する、自発分極効果およびピエゾ分極効果を有する第２面２０１４について、チャネル層がＧａＮである場合、第１面２０１３が（０００１）面であり、第２面２０１４が（０００１￣）面である。図１２に示すように、エッチングがされた基材１００に第３媒体層１０７を形成して、露出したシリコン基材を隔離する。例示的に、図１３に示すように、第３媒体層が二酸化ケイ素層である。そして、チャネル層２０１を覆うように障壁層２０２を形成し、障壁層がＡｌＮ層またはＡｌＧａＮ層であり、チャネル層の第１面２０１３および第２面２０１４にそれぞれ二次元電子ガス２ＤＥＧおよび二次元正孔ガス２ＤＨＧが形成され、相応に界面で、移動不能なバックグラウンド正電荷およびバックグラウンド負電荷も存在し、バックグラウンド正電荷が二次元電子ガス２ＤＥＧを吸引し、バックグラウンド負電荷が二次元正孔ガス２ＤＨＧを吸引し、つまり、相補型垂直チャネルデバイス構造が形成される。
そして、図１４に示すように、チャネルの長手方向に沿って障壁層２０２にソース４０１、ゲート４０２、ドレイン４０３および下部電極４０４のそれぞれを形成する。なお、形成されるデバイスがＨＥＭＴである場合、ソースおよびドレインを二次元電子ガスの伝送方向に沿ってチャネル２０１に形成し、下部電極と二次元正孔ガスとを電気的に接触させる。形成されるデバイスがＨＨＭＴである場合、ソースおよびドレインを二次元正孔ガスの伝送方向に沿ってチャネル２０１に形成し、下部電極と二次元電子ガスとを電気的に接触させる。下部電極は、独立して制御する電極であってもよく、ソースまたはゲートと電気的に接続してもよい。下部電極は、ゲートとドレインとの間に位置してもよく、ソースとゲートとの間に位置してもよく、ゲートの下方に位置してもよい。
凹溝の存在により、チャネル層が横方向にエピタキシャル成長するとき、非常にストレートに成長することができ、そして、チャネル層を含む半導体デバイスの垂直表面が凹溝により非常にストレートに成長することができ、したがって、比較的に高いアスペクト比が容易に実現される。より具体的に、チャネル層２０１が垂直チャネルとして使用するとき、単位面積でより高いチャネル密度を実現し、デバイスの抵抗を低下させ、デバイスの性能を向上させることができる。
ここで、ＨＥＭＴ（高電子移動度トランジスタ）を例にして説明する。下部電極４０４が設置されたあと、デバイスがオンにされるとき、図１５に示すように、電流がドレイン４０３からソース４０１へ流れ（電子がソース４０１からドレイン４０３へ流れる）、このとき、下部電極４０４の設置は、電流の流れにほとんど影響しない。デバイスがオフにされるとき、ドレイン４０３が高電圧にあり、このとき、チャネルが閉じられ、ゲート４０２からドレイン４０３への二次元電子ガスがドレイン４０３の高電圧により空乏化され、バックグラウンド正電荷だけが残される。また、下部電極の設定した電圧がドレインの電圧よりはるかに低く、下部電極に接続される２ＤＨＧが電界作用で部分的に空乏化されるため、バックグラウンド負電荷が残され、バックグラウンド負電荷が電界を発生させて２ＤＥＧにおける一部の電界を相殺することができ、これらのバックグラウンド負電荷と上記の残されたバックグラウンド正電荷とにより、電界の分布がより均一で、局所電界強度を低下させる目的を達する。ＨＨＭＴ（高正孔移動度トランジスタ）デバイスである場合、ＨＥＭＴデバイスと類似し、デバイスがオンにされるとき、電流がドレインからソースへ（正孔がドレインからソースへ）流れ、このとき、下部電極の設置は、電流の流れにほとんど影響しない。デバイスがオフにされるとき、ドレインが高負圧にあり、このとき、チャネルが閉じられるため、ゲートからドレインへの２ＤＨＧが空乏化され、バックグラウンド負電荷だけが残される。このとき、下部電極の電圧がドレイン電極の電圧よりはるかに高いため、下部電極に接続される２ＤＥＧが電界の作用で部分的に空乏化されるため、バックグラウンド正電荷が残される。これらのバックグラウンド正電荷は、２ＤＨＧチャネル層バックグラウンド負電荷の電界の一部を相殺することができ、これによって、電界の分布をより均一にすることができる。
図１～図１４を参照しながら、該半導体デバイスを製造する製造方法を詳細に説明する。図１、図２、図６、図１０は、断面図であり、図３～図５、図７～図９、図１１～図１４は、平面図である。
ステップ１は、図１に示すように、1つの基材１００を用意し、基材が（１１０）または（１１２）面を採用するシリコン基材であり、基材１００の第１表面１００１に第１媒体層１０１を形成し、例示的に、第１媒体層１０１が熱酸化処理または気相成長により形成されるＳｉＯ２層である。例示的に、第１媒体層１０１の厚さは約０．５μｍである。
ステップ２は、図２に示すように、第１媒体層１０１に間隔をあけてフォトエッチングして第１媒体層１０１の内部の一部を露光し、そして、フォトエッチング位置で第１媒体層１０１およびその下方の基材１００をエッチングして、垂直の凹溝を形成し、凹溝が、間隔をあけて並んでいる第１凹溝１０２および第２凹溝１０２’を含む。各凹溝の２つの側面、すなわち、第１表面１０２１および第２表面１０２２の下部は、それぞれエッチングがされた基材の露出した第２表面１００２および第３表面１００３からなる。基材の第２表面１００２および第３表面１００３が、六方対称の格子構造を有し、例えば、Ｓｉ（１１１）面を有する。基材の第２表面および第３表面は、Ａｌ２Ｏ３（０００１）面、ＳｉＣ（０００１）面、ＳｉＣ（０００１￣）面、ＧａＮ（０００１）面またはＧａＮ（０００１￣）面などであってもよい。
ステップ３は、図３に示すように、ステップ２で形成した構造をもとに、同一面蒸着により犠牲層１０４を形成し、例示的に、犠牲層１０４が、窒化ケイ素層であり、その厚さが約１００ｎｍである。なお、第１媒体層および犠牲層の選択について、両者が高エッチング選択比を有すればよく、例えば、犠牲層をエッチングするとき、エッチング剤が第１媒体層に対してほとんどエッチングしなく、または非常にゆっくりとエッチングする。
ステップ４は、図４に示すように、ドライエッチングを行い、第１媒体層１０１の第１表面１０１１における犠牲層１０４と凹溝１０２１０２’の第３表面１０２３における犠牲層１０４とを除去し、各凹溝１０２（１０２’）の第１表面１０２１および第２表面１０２２のそれぞれにおける犠牲層１０４を残す。
ステップ５は、図５に示すように、酸化工程により、各凹溝の第３表面１０２３に第２媒体層１０３（二酸化ケイ素層）を形成し、凹溝の第１表面および第２表面が、残された犠牲層１０４の保護で酸化されなく、第２媒体層により、後で窒化物半導体が成長するときにガリウム原子とシリコン基材との不適合を避け、メルトバック（ｍｅｌｔ－ｂａｃｋ）現象の発生を避けることができる。そして、該第２媒体層により、窒化物半導体とシリコン基材との間の漏れ電流を効果的に遮断し、シリコン基材による寄生容量を効果的に低減することができる。
ステップ６は、図６に示すように、犠牲層１０４および第２媒体層１０３（二酸化ケイ素層）のエッチング選択比を利用して、選択的ウェットエッチングにより、各凹溝の第１表面および第２表面における犠牲層１０４を除去する。
ステップ７は、図７に示すように、酸化工程により、各凹溝１０２の第１表面および第２表面のそれぞれに比較的に薄い第４媒体層１０５（二酸化ケイ素層）を形成し、後で第４媒体層が除去されたとき、基材を保護できる十分厚い第１媒体層および第２媒体層が依然として存在するように、第４媒体層の厚さを第１媒体層、第２媒体層の厚さと異なって設定する。これらの媒体層により、後で窒化物半導体が成長するときにガリウム原子とシリコン基材との不適合を避け、メルトバック（ｍｅｌｔ－ｂａｃｋ）現象の発生を避けることができる。
ステップ８は、図８に示すように、フォトレジストを塗布し、第１凹溝と第２凹溝との間にフォトエッチングパターンを形成して第１凹溝と第２凹溝との間の一部の第１媒体層１０１を露光する。なお、フォトエッチングパターンにより、第１凹溝と第２凹溝との間の全部の第１媒体層１０１を露光してもよい。
ステップ９は、図９に示すように、露光された、第１凹溝の第２表面および第２凹溝の第１表面のそれぞれにおける第４媒体層１０５を除去し、第１媒体層の厚さが第４媒体層の厚さよりはるかに大きいため、一部の第４媒体層を除去する過程において、露光された第１媒体層部分は、完全に除去されず、非常に薄くエッチングされ、そして、フォトレジストを除去し、これによって、第１凹溝において一部の基材１００の第３表面１００３を露出し、第２凹溝において一部の基材１００の第２表面１００２を露出する。
ステップ１０は、図９に示すように、シリコン基材とガリウムとのメルトバック（ｍｅｌｔ－ｂａｃｋ）効果のため、シリコン基材にＧａＮを直接成長させることができなく、一般的に、ＡｌＮのシード層を先に成長させ、そしてそれをもとに後の窒化物半導体構造を形成し、したがって、露出された、第１凹溝における基材１００の第３表面１００３、および、露出された、第２凹溝における基材１００の第２表面１００２のそれぞれに単結晶ＡｌＮシード層１０６を形成し、単結晶ＡｌＮ結晶の成長方向が＜０００１＞であり、その表面が（０００１）面である。なお、ＡｌＮの選択性が非常に低く、通常のプロセス条件下で媒体層にも多結晶または非晶質のＡｌＮを生成しやすいため、所望の構造の形成に不利である。したがって、シード層が形成されたあと、二酸化ケイ素層におけるＡｌＮを別途除去する必要がある。または、ＡｌＮシード層を成長させるとき、ＡｌＮシード層をシリコン基材だけで成長させ、二酸化ケイ素層で成長させないことを保証するように、塩素含有ガスを導入する。
なお、他の基材、例えば、Ａｌ２Ｏ３を採用する場合、シード層がＧａＮであってもよい。このとき、プロセス調整により露出された基材の表面だけで核を形成することを容易に実現できる。
ステップ１１は、図１０に示すように、シード層１０６を核としてチャネル層２０１を側方にエピタキシャル成長させ、凹溝１０２の存在により、チャネル層２０１がシード層から凹溝１０２に沿って側方にエピタキシャル成長し、成長が、凹溝に沿った第１方向における成長および凹溝に垂直な第２方向における成長を含み、また、チャネル層２０１が凹溝の外にも成長してもよく、この場合、平坦化またはエッチング技術により凹溝の外のチャネル層２０１を除去する。側方エピタキシャルによれば、側方エピタキシャル領域の窒化物半導体結晶の品質を効果的に向上させ、デバイスの電気的性能を向上させることができる。凹溝の外のチャネル層を除去することによれば、デバイスが形成する過程において制限される状態に保たれ、特定の構造および寸法の形成に有利であり、アスペクト比の比較的に高いデバイスの形成に寄与でき、成長プロセスパラメータの調整以外の、アスペクト比の比較的に高いデバイスを実現できる手段が提供され、そして、凹溝でのチャネル層の成長が凹溝の第１表面および第２表面に制限されるため、チャネル層の成長過程において、完全垂直に保つことができなくまたは成長面が同一平面に位置しない状況、多くかつ複雑の成長面が形成される状況が避けられ、デバイスに対する制御およびその電気的性能の向上の実現に寄与できる。なお、凹溝の外に成長したチャネル層２０１を除去せず、凹溝から突出した部分として形成してもよい。
ステップ１２は、図１１に示すように、フォトエッチングパターンを形成して隣接する第１凹溝と第２凹溝との間の全部の領域を露光し、該領域における第１媒体層１０１および一部の基材１００の材料をエッチングして、凹溝１０２における、第４媒体層で覆われるチャネル層を、エッチングがされた基材の第４表面１００４から突出させる。
ステップ１３は、図１２に示すように、エッチングがされた基材１００の第４表面１００４に第３媒体層１０７を形成し、例示的に、第３媒体層が酸化により形成される二酸化ケイ素層であり、そして、チャネル層２０１を覆う第４媒体層を除去して、チャネル層２０１の、自発分極効果およびピエゾ効果を有する第１面２０１３、および、それに対向する自発分極効果およびピエゾ分極効果を有する第２面２０１４を露出する。
ステップ１４は、図１３に示すように、チャネル層２０１に覆うように障壁層２０２を形成し、障壁層がＡｌＮ層またはＡｌＧａＮ層であり、チャネル層の第１面２０１３および第２面２０１４にそれぞれ二次元電子ガス２ＤＥＧおよび二次元正孔ガス２ＤＨＧが形成される。
なお、チャネル層を成長させる前に、バッファ層を先に成長させてもよい。
ステップ１５は、図１４に示すように、絶縁層を堆積させ、絶縁層に対してフォトエッチングを行い、そして、その上に金属を堆積させる。ＨＥＭＴである場合、二次元電子ガスの伝送方向に沿ってチャネル層２０１の第１面でソース４０１、ドレイン４０３を形成し、二次元電子ガスの伝送方向に沿って障壁層２０２にゲート４０２を形成し、ゲートがソースとドレインとの間に位置する。任意選択で、ソース、ゲートおよびドレインがいずれも二次元電子ガスの伝送方向に沿った障壁層２０２に形成される。二次元正孔ガスが存在する第２面で下部電極４０４を形成する。ＨＨＭＴである場合、チャネル層２０１において、二次元正孔ガスの伝送方向に沿って第２面でソース、ドレインを形成し、二次元正孔ガスの伝送方向に沿って障壁層２０２にゲートを形成し、ゲートがソースとドレインとの間に位置する。任意選択で、ソース、ゲートおよびドレインがいずれも二次元正孔ガスの伝送方向に沿った障壁層２０２に形成される。二次元電子ガスが存在する第１面で下部電極４０４を形成する。
図１６～図１９を参照しながら、選択可能な半導体デバイスおよびその製造方法を説明する。図１６～図１９は、いずれも平面図である。
任意選択で、凹溝内においてチャネルの第１表面および第２表面の方向に沿ってチャネル層の第１サブ層２０１１、第１調整層２０１３、チャネル層の第２サブ層２０１２が形成され、チャネル層の第１サブ層２０１１、第１調整層２０１３およびチャネル層の第２サブ層２０１２により凹溝が完全に埋められ、それらの各層がチャネル層の第１表面に平行であるとともに同一面に揃えられている。なお、第１調整層においてＰ型ドーピングを有し、またはＮ型ドーピングを有し、例示的に、Ｐ型ドーピングがＰ型ＧａＮであり、Ｎ型ドーピングがＮ型ＧａＮである。例示的に、ドーピング濃度が５Ｅ１８／ｃｍ３未満である。具体的にＰ型ドーピングを行うか、Ｎ型ドーピングを行うかは、後のデバイスの具体的なタイプによって決められ、ＨＥＭＴデバイスである場合、Ｐ型ドーピングを行い、ＨＨＭＴデバイスである場合、Ｎ型ドーピングを行う。なお、ドーピングがグレーデッドドーピングであってもよい。第１調整層のチャネル層の第１面における投影は、ゲートとドレインとの間に位置し、またはゲートの該方向における投影と部分的に重なり合う。
ドーピングされた第１調整層は、チャネル層の側面に対して垂直または傾斜して設置され、設計されたドーピング分布により、デバイスがオフにされるときに印加電界に対して反応して電界分布を変化させ、したがって、局所電界強度を効果的に低下させることができ、特にドレインに近いゲート端の電界ピーク値を低減させることができる。ここで、調整層は、側方エピタキシャル成長によるものが好ましく、イオン注入の方式に比べて、イオン注入による損傷などの問題が生じなく、電気的性能が優れる。
デバイスがオフ状態にあるとき、下部電極が第１調整層と電気的に接続されるため、電界を調整する、ゲートとドレインとの間のドーピング層（電界調整ドーピング層）の電位の不安定が避けられる。なお、下部電極を設置せずに、フローティングにした状態の電界調整ドーピング層だけにより局所電界強度を低下させてもよい。
なお、下部電極が二次元電荷キャリアガスおよび第１調整層のそれぞれと電気的に接続されるため、第１調整層のドーピング、および、相補型チャネルにおける１種のタイプのバックグラウンド電荷と他のタイプの二次元電荷キャリアにおける一部の電界の作用を相殺することにより、局所電界強度を低下させる。
以下、該半導体デバイスを製造する製造方法を具体的に説明する。
ステップ１１’は、図１６～図１９に示すように、シード層１０６を形成したあと、シード層１０６を核としてチャネル層の第１サブ層２０１１を選択的に成長させ、凹溝１０２の存在により、第１サブ層２０１１がシード層から凹溝１０２に沿って側方にエピタキシャル成長し、成長が、凹溝の第１表面または第２表面に沿った第１方向における成長および凹溝の第３表面に垂直する成長を含む。そして、第１サブ層２０１１を核として、ドーピングされた第１調整層２０１３を成長させ、第１調整層２０１３の成長が、凹溝の第１表面または第２表面に沿った第１方向における成長、凹溝の第１表面または第２表面に垂直な第２方向における成長および凹溝の第３表面に垂直する成長を含む。第１調整層２０１３のチャネル層の第１面における投影は、ゲートとドレインとの間に位置し、またはゲートの該方向における投影と部分的に重なり合う。
さらに、第１調整層２０１３を核としてチャネル層の第２サブ層２０１２を成長させ、チャネル層の第２サブ層が真性ＧａＮ層または非意図的にドープされたＧａＮ層であってもよい。チャネル層の第２サブ層２０１２の成長方向は、第１サブ層または第１調整層の成長方向と同じである。最後、平坦化またはエッチング技術により凹溝の第３表面に垂直に成長するとともに第１サブ層、第１調整層および第２サブ層の、凹溝の外に位置する部分を除去し、これによって、第１サブ層、第１調整層および第２サブ層がいずれも凹溝内に位置し、同一面に揃えられた構造として形成される。同一面に揃えられた構造によれば、デバイスが形成する過程において制限される状態に保たれ、特定の構造および寸法の形成に有利であり、アスペクト比の比較的に高いデバイスの形成に寄与でき、成長プロセスパラメータの調整以外の、アスペクト比の高いデバイスを実現できる手段が提供され、そして、凹溝でのチャネル層および第１調整層の成長が凹溝の第１表面および第２表面に制限されるため、チャネル層および第１調整層の、成長過程において、完全垂直に保つことができなくまたは成長面が同一平面に位置しない状況、多くかつ複雑の成長面が形成される状況が避けられ、デバイスに対する制御およびその電気的性能の向上の実現に寄与できる。
図２０～図２３を参照しながら、選択可能な半導体デバイスおよびその製造方法を説明する。図２０～図２３は、平面図である。
任意選択で、凹溝内においてチャネルの第１表面および第２表面の方向に沿ってチャネル層の第１サブ層２０１１、第２調整層２０１４、チャネル層の第２サブ層２０１２が形成され、第１サブ層、第２調整層２０１４および第２サブ層２０１２により凹溝が完全に埋められ、それらの各層がチャネルの第１表面に平行であるとともに同一面に揃えられている。第２調整層は、閾値電圧を制御することに用いられる。なお、第２調整層においてＰ型ドーピングを有し、またはＮ型ドーピングを有し、例示的に、Ｐ型ドーピングがＰ型ＧａＮであり、Ｎ型ドーピングがＮ型ＧａＮである。例示的に、第２調整層２０１４のドーピング濃度は、１Ｅ１７～５Ｅ１９／ｃｍ３であり、１Ｅ＋１８／ｃｍ３～５Ｅ＋１９／ｃｍ３がより好ましい。Ｐ型ＧａＮ層は、チャネル層の第１面の二次元電子ガスを空乏化することができ、Ｎ型ＧａＮ層は、チャネル層の第２面の二次元正孔ガスを空乏化することができ、これによって、デバイスがノーマリオフ状態を有する。具体的にＰ型ドーピングを行うか、Ｎ型ドーピングを行うかは、後のデバイスの具体的なタイプによって決められ、ＨＥＭＴデバイスである場合、Ｐ型ドーピングを行い、ＨＨＭＴデバイスである場合、Ｎ型ドーピングを行う。なお、ドーピングがグレーデッドドーピングであってもよい。第２調整層のチャネル層の第１面における投影は、ゲートの範囲内に位置する。第２調整層のドーピング濃度、サイズのパラメータなどは、デバイスのパラメータに基づいて設置することができ、その上の二次元電子ガスまたは二次元正孔ガスの９５％～１００％を空乏化できればよく、二次元電荷キャリアガスの濃度が高いほど、相応にドーピング濃度をそれに応じて上げることができる。
デバイスがオフ状態にあるとき、下部電極が第２調整層および二次元キャリアガスと接続し、または二次元キャリアガスだけと接続し、ＨＥＭＴデバイスを形成する場合、下部電極が二次元正孔ガスと接続し、ＨＨＭＴデバイスを形成する場合、下部電極が二次元電子ガスと接続する。下部電極の接続方式によれば、第２調整層と二次元キャリアとが協働して機能し、または二次元キャリアが単独して機能し、電界調整ドーピング層の電位の不安定が避けられる。
以下、該半導体デバイスを製造する製造方法を具体的に説明する。
ステップ１１’は、図２０～図２３に示すように、シード層１０６を形成したあと、シード層１０６を核としてチャネル層の第１サブ層２０１１を選択的に成長させ、凹溝１０２の存在により、第１サブ層２０１１がシード層から凹溝１０２に沿って側方にエピタキシャル成長し、成長が、凹溝の第１表面または第２表面に沿った第１方向における成長および凹溝の第３表面に垂直する成長を含む。そして、第１サブ層２０１１を核として、ドーピングされた第２調整層２０１４を成長させ、第２調整層２０１４の成長が、凹溝の第１表面または第２表面に沿った第１方向における成長、凹溝の第１表面または第２表面に垂直な第２方向における成長および凹溝の第３表面に垂直する成長を含む。第２調整層２０１４は、後のデバイスの投影方向におけるゲートの投影範囲内に位置する。
さらに、第２調整層２０１４を核としてチャネル層の第２サブ層２０１２を成長させ、チャネル層の第２サブ層が真性ＧａＮ層または非意図的にドープされたＧａＮ層であってもよい。チャネル層の第２サブ層２０１２の成長方向は、第１サブ層または第２調整層の成長方向と同じである。最後、平坦化またはエッチング技術により凹溝の第３表面に垂直に成長するとともに第１サブ層、第２調整層および第２サブ層の、凹溝の外に位置する部分を除去し、これによって、第１サブ層、第２調整層および第２サブ層がいずれも凹溝内に位置し、同一面に揃えられた構造として形成される。同一面に揃えられた構造によれば、デバイスが形成する過程において制限される状態に保たれ、特定の構造および寸法の形成に有利であり、アスペクト比の比較的に高いデバイスの形成に寄与でき、成長プロセスパラメータの調整以外の、アスペクト比の高いデバイスを実現できる手段が提供され、そして、凹溝でのチャネル層および第２調整層の成長が凹溝の第１表面および第２表面に制限されるため、チャネル層および第２調整層の、成長過程において、完全垂直に保つことができなくまたは成長面が同一平面に位置しない状況、多くかつ複雑の成長面が形成される状況が避けられ、デバイスに対する制御およびその電気的性能の向上の実現に寄与できる。
図２４～図２８を参照しながら、選択可能な半導体デバイスおよびその製造方法を説明する。図２４～図２８は、平面図である。
任意選択で、凹溝内においてチャネルの第１表面および第２表面の方向に沿ってチャネル層の第１サブ層２０１１、第２調整層２０１４、第１調整層２０１３およびチャネル層の第２サブ層２０１２が形成され、チャネル層の第１サブ層、第２調整層２０１４、第１調整層２０１３およびチャネル層の第２サブ層により凹溝が完全に埋められ、それらの各層がチャネルの第１表面に平行であるとともに同一面に揃えられている。第２調整層は、閾値電圧を制御することに用いられ、第１調整層は、電界分布、特に、ゲート電極の縁部の電界分布を調整することに用いられる。なお、第１調整層、第２調整層においてＰ型ドーピングを有し、またはＮ型ドーピングを有し、例示的に、Ｐ型ドーピングがＰ型ＧａＮであり、Ｎ型ドーピングがＮ型ＧａＮである。例示的に、第２調整層２０１４のドーピング濃度は、１Ｅ１７～５Ｅ１９／ｃｍ３であり、１Ｅ＋１８／ｃｍ３～５Ｅ＋１９／ｃｍ３がより好ましい。Ｐ型ＧａＮ層は、チャネル層の第１面の二次元電子ガスを空乏化することができ、Ｎ型ＧａＮ層は、チャネル層の第２面の二次元正孔ガスを空乏化することができ、これによって、デバイスがノーマリオフ状態を有する。具体的にＰ型ドーピングを行う、Ｎ型ドーピングを行うかは、後のデバイスの具体的なタイプによって決められ、ＨＥＭＴデバイスである場合、Ｐ型ドーピングを行い、ＨＨＭＴデバイスである場合、Ｎ型ドーピングを行う。なお、ドーピングがグレーデッドドーピングであってもよい。第２調整層のチャネル層の第１面における投影は、ゲートの範囲内に位置し、第１調整層のチャネル層の第１面における投影は、ゲートとドレインとの間に位置し、またはゲートの該方向における投影と部分的に重なり合う。第２調整層のドーピング濃度、サイズのパラメータなどは、デバイスのパラメータに基づいて設置することができ、その上の二次元電子ガスまたは二次元正孔ガスの９５％～１００％を空乏化できればよく、二次元電荷キャリアガスの濃度が高いほど、相応にドーピング濃度をそれに応じて上げることができる。例示的に、第１調整層のドーピング濃度は、５Ｅ１８／ｃｍ３未満である。
ドーピングされた第１調整層および第２調整層は、チャネル層の側面に対して垂直または傾斜して設置され、設計されたドーピング分布により、デバイスがオフにされるときに印加電界に対して反応して電界分布を変化させ、したがって、局所電界強度を効果的に低下させることができ、特にドレインに近いゲート端の電界ピーク値を低減させることができる。ここで、調整層は、側方エピタキシャル成長によるものが好ましく、イオン注入の方式に比べて、イオン注入による損傷などの問題が生じなく、電気的性能が優れる。
デバイスがオフ状態にあるとき、下部電極が第１調整層、第２調整層および二次元キャリアガスと各種の電気的な接続を行うことができ、例えば、下部電極が第１調整層および／または第２調整層と接続してもよく、第１調整層および二次元キャリアガスと接続してもよく、第１調整層、第２調整層および二次元キャリアガスと接続してもよい。第１調整層、第２調整層および二次元キャリアの各種の形式の単独作用または協働作用により、電界調整ドーピング層の電位の不安定が避けられる。
以下、該半導体デバイスを製造する製造方法を具体的に説明する。
ステップ１１’は、図２４～図２８に示すように、シード層１０６を形成したあと、シード層１０６を核としてチャネル層の第１サブ層２０１１を選択的に成長させ、凹溝１０２の存在により、第１サブ層２０１１がシード層から凹溝１０２に沿って側方にエピタキシャル成長し、成長が、凹溝の第１表面または第２表面に沿った第１方向における成長および凹溝の第３表面に垂直する成長を含む。そして、第１サブ層２０１１を核として、ドーピングされた第２調整層２０１４を成長させ、第２調整層２０１４の成長が、凹溝の第１表面または第２表面に沿った第１方向における成長、凹溝の第１表面または第２表面に垂直な第２方向における成長および凹溝の第３表面に垂直する成長を含む。第２調整層２０１４は、後のデバイスの投影方向におけるゲートの投影範囲内に位置する。
さらに、第２調整層２０１４を核としてドーピングされた第１調整層２０１３を成長させ、第１調整層２０１３の成長が、凹溝の第１表面または第２表面に沿った第１方向における成長、凹溝の第１表面または第２表面に垂直な第２方向における成長および凹溝の第３表面に垂直する成長を含む。第１調整層２０１３は、後のデバイスの投影方向におけるゲートとドレインとの間に位置し、またはゲートの投影と部分的に重なり合う。
さらに、第１調整層２０１３を核としてチャネル層の第２サブ層２０１２を成長させ、第２サブ層が真性ＧａＮ層または非意図的にドープされたＧａＮ層であってもよい。第２サブ層２０１２の成長方向は、第１サブ層または２つの調整層の成長方向と同じである。最後、平坦化またはエッチング技術により凹溝の第３表面に垂直に成長するとともに第１サブ層、２つの調整層および第２サブ層の、凹溝の外に位置する部分を除去し、これによって、第１サブ層、２つの調整層および第２サブ層がいずれも凹溝内に位置し、同一面に揃えられた構造として形成される。同一面に揃えられた構造によれば、デバイスが形成する過程において制限される状態に保たれ、特定の構造および寸法の形成に有利であり、アスペクト比の比較的に高いデバイスの形成に寄与でき、成長プロセスパラメータの調整以外の、アスペクト比の高いデバイスを実現できる手段が提供され、そして、凹溝でのチャネル層および２つの調整層の成長が凹溝の第１表面および第２表面に制限されるため、チャネル層および２つの調整層の、成長過程において、完全垂直に保つことができなくまたは成長面が同一平面に位置しない状況、多くかつ複雑の成長面が形成される状況が避けられ、デバイスに対する制御およびその電気的性能の向上の実現に寄与できる。
図２９～図３１に示すように、任意選択で、チャネル層の片側をエッチングして、第１媒体層１０１および一部の基材１００を除去し、基材が、第１表面および第１表面より低いとともに第１表面に平行な第５表面を有するようにされる。ＨＥＭＴデバイスを形成する場合、チャネル層２０１の自発分極効果およびピエゾ分極効果を有する第１面２０１３を露出し、チャネル層がＧａＮである場合、第１面２０１３が（０００１）面である。このとき、第１面２０１３に対向する自発分極効果およびピエゾ分極効果を有する第２面２０１４が依然として基材および第１媒体層により覆われ、第２面２０１４がＧａＮの（０００１￣）面である。ＨＨＭＴデバイスを形成する場合、チャネル層２０１の自発分極効果およびピエゾ分極効果を有する第２面２０１４を露出し、チャネル層がＧａＮである場合、第２面２０１４が（０００１￣）面である。このとき、第２面２０１４に対向する自発分極効果およびピエゾ分極効果を有する第１面２０１３が依然として基材および第１媒体層により覆われ、第１面２０１３がＧａＮの（０００１）面である。エッチングがされた基材１００に第３媒体層１０７を形成することにより露出したシリコン基材を隔離する。例示的に、第３媒体層が二酸化ケイ素層であってもよい。そして、チャネル層２０１の第１面２０１３または第２面２０１４に障壁層２０２を形成し、障壁層がＡｌＮ層またはＡｌＧａＮ層であり、これによって、チャネル層の第１面２０１３に二次元電子ガス２ＤＥＧを形成し、またはチャネル層の第２面２０１４に二次元正孔ガス２ＤＨＧを形成する。
さらに、下部電極４０４が第１調整層２０１３と接続しまたは下部電極が第１調整層２０１３および第２調整層２０１４と接続し、これによって、デバイスがオフにされるときに印加電界に対して反応して電界分布を変化させ、したがって、局所電界強度を効果的に低下させることができ、特にドレインに近いゲート端の電界ピーク値を低減させることができる。
以下、図２９～図３１を参照しながら上記の製造方法を利用して該ＨＥＭＴ半導体デバイスを製造する製造方法を例示的に説明する。
ステップ１２’は、図２９に示すように、フォトエッチングパターンを形成してチャネル層の第１面２０１３側の領域を露光し、該領域における第１媒体層１０１および一部の基材１００をエッチングして、チャネル層２０１の自発分極効果およびピエゾ分極効果を有する第１面側の第４媒体層を露出する。第１面２０１３に対向する自発分極効果およびピエゾ分極効果を有する第２面２０１４が依然として第４媒体層、基材および第１媒体層により囲まれている。
ステップ１３’は、図３０に示すように、エッチングがされた基材１００に第３媒体層１０７’を形成し、例示的に、第３媒体層が酸化により形成される二酸化ケイ素層である。露出したシリコン基材を該第３媒体層により隔離する状態で、チャネル層２０１の第１面２０１３を覆う第４媒体層を除去する。
ステップ１４’は、図３１に示すように、チャネル層２０１の第１面２０１３に化学成長により第２半導体層２０２を形成し、第２半導体層がＡｌＮ層またはＡｌＧａＮ層であり、したがって、チャネル層の第１面２０１３に二次元電子ガス２ＤＥＧを形成することができる。
なお、ＨＨＭＴ半導体デバイスの製造方法は、類似するため、ここで説明を省略する。
なお、いくつかの実施形態において、フォトエッチングパターンの形成方式を変更してもよく、隣接する第１凹溝と第２凹溝との間の全部の領域を上から露光し、該領域における第１媒体層１０１および一部の基材１００をエッチングして、凹溝１０２における、第４媒体層で覆われるチャネル層をエッチングがされた基材の第４表面から突出させ、そして、チャネル層の第１面または第２面側の領域だけに対してさらにエッチングし、その具体的な方法は、上記の実施形態を参照することができ、ここで説明を省略する。
任意選択で、単結晶シード層の位置が、後のデバイスの第３電極（ドレイン）の形成位置と対応する。このとき、核生成領域の結晶品質が劣り、漏れ電流が比較的に大きいなどの問題を防止するため、図３２に示すように、単結晶シード層に電流遮断層を加えてもよく、電流遮断層は、例えば、ＣまたはＦｅ元素で高濃度にドープされたものであり、ＣまたはＦｅのドーピング濃度が１Ｅ１７～１Ｅ２０／ｃｍ３であってもよい。
任意選択で、単結晶シード層は、ソース電極とドレイン電極との間の領域に設置されてもよい。例示的に、シード層の位置と後のドレイン電極領域の位置とを間隔をあけて設置することにより上記の技術的問題を克服するようにしてもよい。
任意選択で、単結晶シード層が設置される領域に対して、フォトエッチングにより相応の第１凹溝および第２凹溝の領域を露光するようにしてもよい。
電流遮断層は、単結晶シード層を核としてエピタキシャル成長を行うときに相応のドーピングを行うことにより形成されてもよい。
任意選択で、図３３に示すように、ソース領域およびドレイン領域でドーピングを行って接触抵抗を低下させる。なお、ＨＥＭＴデバイスを形成する場合、ソース領域およびドレイン領域のドーピングはＮ型であり、ＨＨＭＴデバイスを形成する場合、ソース領域およびドレイン領域のドーピングはＰ型である。
任意選択で、ＨＥＭＴデバイスにおいて、障壁層を除去してソースおよび／またはドレインを、チャネル層と物理的に接触させるとともに二次元電子キャリアガス（２ＤＥＧ）とオーミック接触を形成し、ドーピングされたソース領域およびドレイン領域が存在するため、プロセスおよび構造の設計により、このような、チャネル層と直接物理的に接触する方式が、オーミック接触抵抗の低減により有利である。
任意選択で、ＨＨＭＴデバイスにおいて、Ｐ型オーミック接触の形成がより難しいため、障壁層を除去してソース（および／またはドレイン）を、チャネル層と物理的に接触させるとともに二次元正孔キャリアガス（２ＤＨＧ）とオーミック接触を形成する場合、ドーピングされたソース領域およびドレイン領域が存在するため、プロセスおよび構造の設計により、このような、チャネル層と直接物理的に接触する方式が、オーミック接触抵抗の低減により有利である。
上記の製造方法を参照しながら、該半導体デバイスを製造する製造方法を例示的に説明する。
シード層とソース領域とが対応する状況を例としてソース領域およびドレイン領域のドーピングを説明する。シード層とドレイン領域とが対応する状況、またはシード層がゲートとドレイン領域との間に位置する状況は、シード層とソース領域とが対応する状況と類似するため、ここで説明を省略する。図２５に示すように、シード層を形成したあと、シード層を核とするチャネル層２０１の成長を行う過程において、ソース領域で相応のＰ型ドーピングまたはＮ型ドーピングを行う。
任意選択で、シード層を核とするチャネル層２０１の成長を行う過程において、相応のドーピングを行う前に、真性（アンドープ）チャネル層または非意図的にドープされたチャネル層を先に成長させ、そしてドーピングされたソース領域の成長を行う。
そして、ドーピングされたソース領域が形成されたあと、真性チャネル層または非意図的にドープされたチャネル層のエピタキシャル成長を行ってチャネル領域を形成する。なお、チャネル領域で相応のドーピングを行って第１調整層および／または第２調整層を形成する。
そして、そのうちの後の、チャネル層のエピタキシャル成長過程において、ドレイン領域で相応のＰ型ドーピングまたはＮ型ドーピングを行う。
なお、ドレイン領域およびソース領域のドーピングと調整層のドーピングとを同時に行ってもよく、ドレイン領域のドーピング、ソース領域のドーピングおよび調整層のドーピングを前後して行ってもよい。
なお、デバイスは、ＨＨＭＴとＨＥＭＴとがともに存在する相補型半導体デバイスとして形成されてもよい。
上記の半導体デバイスのいずれか１種を備える電源装置を提供する。電源装置は、一次回路、二次回路および変圧器などを備え、一次回路および二次回路のそれぞれにスイッチ素子を備え、スイッチ素子が上記の半導体デバイスのいずれか１種を採用する。
上記の半導体デバイスのいずれか１種を備える携帯電話を提供する。携帯電話は、ディスプレイおよび充電ユニットなどを備え、充電ユニットが上記の半導体デバイスのいずれか１種を備える。
携帯電話基地局、光通信システムなどの分野における電力増幅器に使用される増幅器を提供する。前記電力増幅器は、上記の半導体デバイスのいずれか１種を備える。
本開示に係る案は、少なくとも下記の効果を実現することができる。前記半導体デバイスは、ゲートの漏れ電流を減少させることができ、閾値電圧が高く、パワーが高く、信頼性が高く、低オン抵抗およびデバイスのノーマリオフ状態を実現することができ、安定な閾値電圧を提供することができ、したがって、半導体デバイスが優れるスイッチング特性を有することができる。
本開示に係る案は、下記の効果をさらに実現することができる。局所電界強度を効果的に低下させることができ、デバイスの全体的性能および信頼性を向上させることができ、前記半導体デバイスは、構造および製造プロセスが比較的に簡単であり、生産コストを効果的に削減することができる。
具体的な実施形態を用いて本開示の内容を説明したが、当業者であればわかるように、これらの説明は、例示的なものにすぎず、本開示の保護範囲を限定するものではない。当業者が、本開示の精神および原理を逸脱しない限り、本開示に対して行った各種の変形および変更も本開示の範囲に属する。
本開示に係る半導体デバイスおよびその製造方法は、プロセスが簡単で、コストが低く、省エネで、比較的に高いアスペクト比を有し、単位面積でより高いチャネル密度を実現することができ、耐電圧が高く、パワーが高く、オン抵抗が低いなどの高い性能を有する。

Claims (29)

  1. 基材を用意するステップ１００と、
    前記基材に、側面が六方対称性の格子構造を有する凹溝を形成するステップ２００と、
    前記凹溝における前記側面に単結晶シード層を形成するステップ３００と、
    前記単結晶シード層を核として前記凹溝の制限下で前記凹溝に沿ってチャネル層を成長させるステップ４００と、
    前記基材をエッチングして、前記チャネル層をエッチングがされた基材の上表面から突出させるステップ５００と、
    露出したチャネル層に障壁層を形成し、そして、前記チャネル層の第１面に二次元電子ガスおよび移動できないバックグラウンド正電荷を形成し、および／または前記チャネル層の第２面に二次元正孔ガスおよび移動できないバックグラウンド負電荷を形成するステップ６００と、
    前記チャネル層の第１面または第２面にソース、ゲートおよびドレインを形成し、前記チャネル層の第２面または第１面に下部電極を形成するステップ７００と、を含む
    ことを特徴とする半導体デバイス電界分布を調整する方法。
  2. ステップ４００の代わりに、前記単結晶シード層を核として前記凹溝の制限下で前記凹溝に沿って第１チャネル層、第１調整層および第２チャネル層を成長させるステップ４０１を含む
    ことを特徴とする請求項１に記載の方法。
  3. ステップ４００の代わりに、前記単結晶シード層を核として前記凹溝の制限下で前記凹溝に沿って第１チャネル層、第２調整層および第２チャネル層を成長させるステップ４０２を含む
    ことを特徴とする請求項１に記載の方法。
  4. ステップ４００の代わりに、前記単結晶シード層を核として前記凹溝の制限下で前記凹溝に沿って第１チャネル層、第１調整層、第２調整層および第２チャネル層を成長させるステップ４０３を含む
    ことを特徴とする請求項１に記載の方法。
  5. 前記単結晶シード層を核として前記凹溝の制限下で前記凹溝に沿ってチャネル層を成長させる場合、前記下部電極が前記二次元電子ガスまたは前記二次元正孔ガスと接続し、
    前記単結晶シード層を核として前記凹溝の制限下で前記凹溝に沿って第１チャネル層、第１調整層および第２チャネル層を成長させる場合、前記下部電極が前記第１調整層と、前記二次元電子ガスまたは前記二次元正孔ガスと接続し、
    前記単結晶シード層を核として前記凹溝の制限下で前記凹溝に沿って第１チャネル層、第２調整層および第２チャネル層を成長させる場合、前記下部電極が前記第２調整層と、前記二次元電子ガスまたは前記二次元正孔ガスと接続し、
    前記単結晶シード層を核として前記凹溝の制限下で前記凹溝に沿って第１チャネル層、第１調整層、第２調整層および第２チャネル層を成長させる場合、前記下部電極が前記第１調整層と、第２調整層と、前記二次元電子ガスまたは前記二次元正孔ガスと接続する
    ことを特徴とする請求項１～４のいずれか１項に記載の方法。
  6. 下部電極が前記チャネル層の第２面に形成され、前記第１調整層または第２調整層がＰ型ドーピングを有し、または下部電極が前記チャネル層の第１面に形成され、前記第１調整層または第２調整層がＮ型ドーピングを有する
    ことを特徴とする請求項５に記載の方法。
  7. 前記第１調整層におけるドーピング濃度が５Ｅ１８／ｃｍ３未満であり、第２調整層におけるドーピング濃度が１Ｅ１７～５Ｅ１９／ｃｍ３である
    ことを特徴とする請求項６に記載の方法。
  8. 前記ソース、前記ゲートおよび前記ドレインは、同一面に設置されまたは異なる面に設置される
    ことを特徴とする請求項５に記載の方法。
  9. 前記ソース、前記ドレインが前記チャネル層に直接または間接に形成され、前記ゲートが前記障壁層に直接または間接に形成される
    ことを特徴とする請求項５に記載の方法。
  10. 前記チャネル層を成長させる前に、前記単結晶シード層にバッファ層を成長させる
    ことを特徴とする請求項１～４のいずれか１項に記載の方法。
  11. 前記単結晶シード層が、前記ソースと対応する位置、前記ドレインと対応する位置または前記ゲートと前記ドレインとの間の位置と対応する位置に設置される
    ことを特徴とする請求項１～４のいずれか１項に記載の方法。
  12. 前記単結晶シード層が前記ドレインと対応する位置に設置される場合、前記単結晶シード層に電流遮断層をさらに形成する
    ことを特徴とする請求項１～４のいずれか１項に記載の方法。
  13. ＨＥＭＴデバイスを形成する場合、前記ソースを形成する領域および前記ドレインを形成する領域に対してＮ型ドーピングを行い、ＨＨＭＴデバイスを形成する場合、前記ソースを形成する領域および前記ドレインを形成する領域に対してＰ型ドーピングを行う
    ことを特徴とする請求項１～４のいずれか１項に記載の方法。
  14. 前記凹溝の側面および底表面に媒体層を形成する
    ことを特徴とする請求項１～４のいずれか１項に記載の方法。
  15. 側面が六方対称性の格子構造を有する凹溝が形成された基材と、
    前記凹溝における前記側面に形成された単結晶シード層と、
    前記単結晶シード層を核として前記凹溝の制限下で前記凹溝に沿って成長するものであり、前記基材の上表面から突出したチャネル層と、
    前記突出したチャネル層に形成された障壁層と、
    前記チャネル層の第１面に形成された二次元電子ガスおよび移動できないバックグラウンド正電荷、および／または前記チャネル層の第２面に形成された二次元正孔ガスおよび移動できないバックグラウンド負電荷と、
    前記チャネル層の第１面または第２面に形成されたソース、ゲートおよびドレイン、前記チャネル層の第２面または第１面に形成された下部電極と、を備え
    前記チャネル層の第２面に下部電極が形成された場合、ＨＥＭＴデバイスとして形成され、前記チャネル層の第１面に下部電極が形成された場合、ＨＨＭＴデバイスとして形成され、
    前記チャネル層は、第１チャネル層、第１調整層、第２調整層および第２チャネル層を含む
    ことを特徴とする半導体デバイス。
  16. 前記チャネル層の代わりに、第１チャネル層、第１調整層および第２チャネル層が用いられる
    ことを特徴とする請求項１５に記載の半導体デバイス。
  17. 前記チャネル層の代わりに、第１チャネル層、第２調整層および第２チャネル層が用いられる
    ことを特徴とする請求項１５に記載の半導体デバイス。
  18. 前記単結晶シード層を核として成長するものであるチャネル層を含む場合、前記下部電極が前記二次元電子ガスまたは前記二次元正孔ガスと接続し、
    前記チャネル層の代わりに、第１チャネル層、第１調整層および第２チャネル層が用いられる場合、前記下部電極が前記第１調整層と、前記二次元電子ガスまたは前記二次元正孔ガスと接続し、
    前記チャネル層の代わりに、第１チャネル層、第２調整層および第２チャネル層が用いられる場合、前記下部電極が前記第２調整層と、前記二次元電子ガスまたは前記二次元正孔ガスと接続し、
    前記チャネル層の代わりに、第１チャネル層、第１調整層、第２調整層および第２チャネル層が用いられる場合、前記下部電極が前記第１調整層と、前記第２調整層と、前記二次元電子ガスまたは前記二次元正孔ガスと接続して、前記半導体デバイスの電界分布を調整するように構成される
    ことを特徴とする請求項１５～１７のいずれか１項に記載の半導体デバイス。
  19. 前記下部電極が前記チャネル層の第２面に形成され、前記第１調整層または第２調整層がＰ型ドーピングを有し、または前記下部電極が前記チャネル層の第１面に形成され、前記第１調整層または第２調整層がＮ型ドーピングを有する
    ことを特徴とする請求項１８に記載の半導体デバイス。
  20. 前記第１調整層におけるドーピング濃度が５Ｅ１８／ｃｍ３未満であり、前記第２調整層におけるドーピング濃度が１Ｅ１７～５Ｅ１９／ｃｍ３である
    ことを特徴とする請求項１９に記載の半導体デバイス。
  21. 前記ソース、前記ゲートおよび前記ドレインは、同一面に設置されまたは異なる面に設置される
    ことを特徴とする請求項１８に記載の半導体デバイス。
  22. 前記単結晶シード層にバッファ層がさらに形成される
    ことを特徴とする請求項１５～１７のいずれか１項に記載の半導体デバイス。
  23. 前記単結晶シード層が、前記ソースと対応する位置、前記ドレインと対応する位置または前記ゲートと前記ドレインとの間の位置と対応する位置に設置される
    ことを特徴とする請求項１５～１７のいずれか１項に記載の半導体デバイス。
  24. 前記単結晶シード層が前記ドレインと対応する位置に設置され、前記単結晶シード層に電流遮断層がさらに形成される
    ことを特徴とする請求項１５～１７のいずれか１項に記載の半導体デバイス。
  25. ＨＥＭＴデバイスとして形成される場合、前記ソースおよび前記ドレインが形成された領域がＮ型ドーピングをさらに有し、ＨＨＭＴデバイスとして形成される場合、前記ソースおよび前記ドレインが形成された領域がＰ型ドーピングをさらに有する
    ことを特徴とする請求項１５～１７のいずれか１項に記載の半導体デバイス。
  26. 前記基材に凹溝が形成され、前記凹溝の側壁および底表面に媒体層がさらに形成される
    ことを特徴とする請求項１５～１７のいずれか１項に記載の半導体デバイス。
  27. 請求項１５～２６のいずれか１項に記載の半導体デバイスを含む
    ことを特徴とする相補型半導体デバイス。
  28. 請求項１５～２７のいずれか１項に記載の半導体デバイスを含む
    ことを特徴とする無線周波数設備。
  29. 請求項１５～２７のいずれか１項に記載の半導体デバイスを含む
    ことを特徴とする電気パワー設備。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116960175B (zh) * 2023-09-19 2023-12-12 广东致能科技有限公司 一种准垂直型半导体器件及其制备方法
TWI909602B (zh) * 2024-08-09 2025-12-21 世界先進積體電路股份有限公司 半導體裝置及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009001888A1 (ja) 2007-06-27 2008-12-31 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
US20140091364A1 (en) 2012-09-28 2014-04-03 Fujitsu Limited Compound semiconductor device and method of manufacturing the same
JP2017022323A (ja) 2015-07-14 2017-01-26 株式会社デンソー 窒化物半導体装置
CN110224019A (zh) 2019-04-12 2019-09-10 广东致能科技有限公司 一种半导体器件及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635925B1 (en) * 1999-10-29 2003-10-21 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP5182835B2 (ja) * 2005-11-14 2013-04-17 独立行政法人産業技術総合研究所 リサーフ構造を用いた窒化物半導体ヘテロ接合トランジスタ
EP1883103A3 (en) * 2006-07-27 2008-03-05 Interuniversitair Microelektronica Centrum Deposition of group III-nitrides on Ge
US20080157090A1 (en) * 2006-12-28 2008-07-03 Darren Brent Thomson Transplanted epitaxial regrowth for fabricating large area substrates for electronic devices
EP2743981A1 (en) * 2009-10-30 2014-06-18 Imec Method of manufacturing an integrated semiconductor substrate structure
KR20130105804A (ko) * 2010-08-31 2013-09-26 스미또모 가가꾸 가부시키가이샤 반도체 기판 및 절연 게이트형 전계 효과 트랜지스터
US9166048B2 (en) * 2012-09-16 2015-10-20 Sensor Electronic Technology, Inc. Lateral/vertical semiconductor device
US8956960B2 (en) * 2012-11-16 2015-02-17 Infineon Technologies Ag Method for stress reduced manufacturing semiconductor devices
US8768271B1 (en) * 2012-12-19 2014-07-01 Intel Corporation Group III-N transistors on nanoscale template structures
EP2765611A3 (en) 2013-02-12 2014-12-03 Seoul Semiconductor Co., Ltd. Vertical gallium nitride transistors and methods of fabricating the same
US9590087B2 (en) * 2014-11-13 2017-03-07 Infineon Technologies Austria Ag Compound gated semiconductor device having semiconductor field plate
CN107660313B (zh) * 2015-06-26 2022-09-13 英特尔公司 在衬底上的氮化镓(GaN)晶体管结构
CN105448977A (zh) 2015-12-31 2016-03-30 深圳市华讯方舟微电子科技有限公司 高电子迁移率晶体管及其制造方法
CN105762078B (zh) * 2016-05-06 2018-11-16 西安电子科技大学 GaN基纳米沟道高电子迁移率晶体管及制作方法
CN106960874A (zh) * 2017-04-29 2017-07-18 复旦大学 一种提高AlGaN/GaN高电子迁移率场效应器件击穿电压的方法
US10553712B2 (en) * 2017-07-12 2020-02-04 Indian Institute Of Technology High-electron-mobility transistor (HEMT)
JP2019134101A (ja) * 2018-01-31 2019-08-08 京セラ株式会社 半導体素子の製造方法
CN112490243B (zh) * 2019-09-12 2023-09-12 联华电子股份有限公司 三维半导体结构及其制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009001888A1 (ja) 2007-06-27 2008-12-31 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
US20140091364A1 (en) 2012-09-28 2014-04-03 Fujitsu Limited Compound semiconductor device and method of manufacturing the same
JP2014072397A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2017022323A (ja) 2015-07-14 2017-01-26 株式会社デンソー 窒化物半導体装置
US20180219086A1 (en) 2015-07-14 2018-08-02 Denso Corporation Nitride semiconductor device
CN110224019A (zh) 2019-04-12 2019-09-10 广东致能科技有限公司 一种半导体器件及其制造方法

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