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JP7450719B2 - Ｉｉｉ族窒化物半導体集積回路構造、その製造方法および使用 - Google Patents
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JP7450719B2 - Ｉｉｉ族窒化物半導体集積回路構造、その製造方法および使用 - Google Patents

Ｉｉｉ族窒化物半導体集積回路構造、その製造方法および使用 Download PDF

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Description

関係出願の相互参照
本開示は、２０２０年４月２９日に中国専利局に提出された、出願番号が２０２０１０３６１１６０．４であり、名称が「ＩＩＩ族窒化物半導体集積回路構造、その製造方法および使用」である中国出願に基づいて優先権を主張し、その内容のすべては本開示に参照として取り込まれる。
本開示は、半導体集積回路分野に属し、より具体的に、ＩＩＩ族窒化物半導体集積回路構造、その製造方法およびその使用に関する。
ＩＩＩ族窒化物半導体のようなワイドバンドギャップ半導体は、臨界破壊電界が高く、電子の飽和速度が大きく、熱伝導率が高く、放射線耐性が強いなどの優れた性能を有するため、半導体業界での研究がブームになっている。近年、ＩＩＩ族窒化物の半導体およびデバイスは、高周波／マイクロ波、移動通信、半導体照明、パワー集積回路設計などの分野で広く応用されている。ＩＩＩ族窒化物半導体ディスクリートデバイスは、これまでにないスイッチング速度および作動周波数を有するが、実際の回路応用において、チップ間の寄生インダクタンスによって、ＩＩＩ族窒化物半導体ディスクリートデバイスのスイッチング速度が大きく制限される。寄生インダクタンスを低減する１つの有効な方法として、ＩＩＩ族窒化物半導体を用いる集積回路を研究、開発することである。
ＩＩＩ族窒化物半導体集積回路の実現にとって、ＩＩＩ族窒化物半導体を用いる相補型回路技術を突破することが肝心である。例えば、従来のシリコンをベースにした集積回路は、その論理回路の基本構成として、相補型金属酸化物半導体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＣＭＯＳ）により構成されている。ＣＭＯＳは、ＰチャネルＭＯＳデバイスとＮチャネルＭＯＳデバイスとからなる相補型集積回路である。ＩＩＩ族窒化物半導体材料の場合、二次元電子ガス（Ｔｗｏ－Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ、２ＤＥＧ）に基づくＮチャネルトランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、ＨＥＭＴ）の開発は比較的に成熟しており、これに対して、Ｐ型ＡｌＧａＮ／ＧａＮ構造に対する研究は、比較的に少なく、そして多くの課題があり、例えば、如何にソース領域、ドレイン領域でのＰ型ドーピング困難のことを克服し、ＰチャネルデバイスとＮチャネルデバイスのモノリシック集積を実現するかなどの課題がある。このため、現在、相補型高移動度トランジスタ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、ＣＨＭＴ）の技術的難点は、Ｐチャネルトランジスタ（Ｈｉｇｈ Ｈｏｌｅ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、ＨＨＭＴ）の開発にあり、すなわち、異種材料界面での二次元正孔ガス（Ｔｗｏ－Ｄｉｍｅｎｓｉｏｎａｌ Ｈｏｌｅ Ｇａｓ、２ＤＨＧ）をＰ型チャンネル層としてＰチャネルトランジスタを作製し、Ｎチャネルトランジスタとをモノリシックに集積化させることを実現することにある。
また、他の技術的難点も存在する。ＩＩＩ族窒化物半導体ヘテロ接合の大きな分極効果のため、ヘテロ接合界面で比較的高濃度の二次元キャリアガスが存在し、この二次元キャリアガスによって作製される高移動度トランジスタは、一般的にノーマリオン型のものである。しかし、実際の回路応用において、電力の節約、容易な制御のため、ノーマリオフ型のトランジスタが求められる。このため、耐電圧が高く、パワーが高く、オン抵抗が低いなど高い性能をもつエンハンスメント型高移動度トランジスタの実現は、当業界で注目されている課題の一つである。
上記の状況に鑑みて、本開示は、相補型ＩＩＩ族窒化物半導体集積回路構造およびその製造方法を提供する。
本開示のいくつかの形態に対する基本的な理解を提供するため、以下、本開示の簡略内容を提供する。なお、この内容は、本開示のすべての内容ではないことが理解すべきである。これは、本開示の肝心または重要な部分を特定するためのものでもないし、本開示の範囲を限定するためのものでもなく、いくつかの概念を簡略に提出してその後のより詳細な説明の前書きとされるものにすぎない。
本開示の内容の一局面において、本出願に係る集積回路構造は、
少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとを備え、
前記少なくとも１つの第１トランジスタが、
第１導電型二次元キャリアガスを有する、第１分極接合を有する第１窒化物半導体構造と、
前記第１窒化物半導体構造に設置される第１ゲート電極と、
前記第１ゲート電極の両側に対向して配置されるとともに、前記第１導電型二次元キャリアガスと結合する、第１ソース電極および第１ドレイン電極とを備え
少なくとも１つの第２トランジスタが、
第２導電型二次元キャリアガスを有する、第２分極接合を有する第２窒化物半導体構造と、
前記第２窒化物半導体構造に設置される第２ゲート電極と、
前記第２ゲート電極の両側に対向して配置されるとともに、前記第２導電型二次元キャリアガスと電気的に結合する、第２ソース電極および第２ドレイン電極とを備え、
前記第１分極接合と前記第２分極接合とは、結晶方位が異なり、
前記第１導電型二次元キャリアガスと前記第２導電型二次元キャリアガスとは、導電型が異なり、
前記第１導電型二次元キャリアガスおよび前記第２導電型二次元キャリアガスは、それぞれ前記第１分極接合および前記第２分極接合に平行な方向にキャリアチャネルを形成するように構成される。
任意選択で、前記第１窒化物半導体構造および第２窒化物半導体構造は、同一の基板にエピタキシャル成長される。
任意選択で、前記第１分極接合および前記第２分極接合は、それぞれ垂直界面を有する。
任意選択で、前記第１窒化物半導体構造の前記第１分極接合は、結晶方位が＜０００１＞であり、表面が（０００１）である。
任意選択で、前記第２窒化物半導体構造の前記第２分極接合は、結晶方位が＜０００１￣＞であり、表面が（０００１￣）面である。
任意選択で、前記基板は、シリコン、サファイア、炭化珪素または窒化ガリウムである。
任意選択で、前記第１導電型二次元キャリアガスは、二次元電子ガスである。
任意選択で、前記第２導電型二次元キャリアガスは、二次元正孔ガスである。
任意選択で、前記第１窒化物半導体構造は、第１ドーピング構造をさらに含み、該第１ドーピング構造が前記第１導電型二次元キャリアガスと電気的に結合される。
任意選択で、前記第２窒化物半導体構造は、第２ドーピング構造をさらに含み、該第２ドーピング構造が前記第２導電型二次元キャリアガスと電気的に結合される。
任意選択で、前記第１ドーピング構造は、少なくとも１つの第２導電型ドーピング領域を含み、前記第２導電型ドーピング領域が前記結晶方位投影方向で前記第１ゲート電極と少なくとも部分的に重なり合う。
任意選択で、前記第１ドーピング構造は、複数の第１導電型ドーピング領域をさらに含み、前記第１導電型ドーピング領域が前記第１ソース電極および前記第１ドレイン電極と電気的に結合される。
任意選択で、前記第２ドーピング構造は、少なくとも１つの第１導電型ドーピング領域を含み、前記第１導電型ドーピング領域が前記結晶方位投影方向で前記第２ゲート電極と少なくとも部分的に重なり合う。
任意選択で、前記第２ドーピング構造は、複数の第２導電型ドーピング領域をさらに含み、前記第２導電型ドーピング領域が前記第２ソース電極および前記第２ドレイン電極と電気的に結合する。
任意選択で、前記第１トランジスタは、前記結晶方位投影方向で前記第１ゲート電極と少なくとも部分的に重なり合う第２導電型ドーピング領域によりノーマリオフ型を実現する。
任意選択で、前記第２トランジスタは、前記結晶方位投影方向で前記第２ゲート電極と少なくとも部分的に重なり合う第１導電型ドーピング領域によりノーマリオフ型を実現する。
任意選択で、前記第１窒化物半導体構造は、第１窒化物半導体層の第１領域と第２窒化物半導体層とからなる積層構造をさらに含み、前記第１窒化物半導体層と前記第２窒化物半導体層とは、禁制帯幅が異なり、前記キャリアチャネルが前記第１窒化物半導体層の第１領域と前記第２窒化物半導体層との界面に形成される。
任意選択で、前記第２窒化物半導体構造は、第１窒化物半導体層の第２領域と第２窒化物半導体層とからなる積層構造をさらに含み、前記第１窒化物半導体層と前記第２窒化物半導体層とは、禁制帯幅が異なり、前記キャリアチャネルが前記第１窒化物半導体層の第２領域と前記第２窒化物半導体層との界面に形成される。
任意選択で、前記第１トランジスタと前記第２トランジスタとが相補型のものであるとともに直列接続され、前記第１ゲート電極と前記第２ゲート電極とが接続して入力端とされ、前記第１ソース電極または前記第２ソース電極の任意の１つが接地しまたは外部負電源ＶＳＳに結合し、前記第２ソース電極または前記第１ソース電極の任意の１つが外部正電源ＶＤＤに結合し、前記第１ドレイン電極と前記第２ドレイン電極とが接続して出力端とされる。
任意選択で、少なくとも２つの前記第１トランジスタが直列接続または並列接続して第１ユニットとされ、少なくとも２つの前記第２トランジスタが並列接続または直列接続して第２ユニットとされ、前記第１ユニットにおける直列接続または並列接続と第２ユニットにおける並列接続または直列接続とが対応しており、
前記第１ユニットと前記第２ユニットとが直列接続して出力端とされ、前記第１ユニットにおける前記第１トランジスタと前記第２ユニットにおける前記第２トランジスタとが、相補的に対をなすように構成され、相補的に対をなすトランジスタの前記第１ゲート電極と前記第２ゲート電極とが接続してそれぞれ入力端とされる。
任意選択で、前記第１ユニットにおける少なくとも２つの第１トランジスタが直列接続される場合、前記第１ソース電極の任意の１つが接地しまたは外部負電源ＶＳＳに結合し、前記第１ドレイン電極の任意の１つが出力端として第２ユニットと結合し、残りの前記第１ソース電極および前記第１ドレイン電極が順に直列接続される。
任意選択で、前記第２ユニットにおける少なくとも２つの第２トランジスタが並列接続される場合、前記第１ソース電極が接続してさらに外部正電源ＶＤＤに結合し、前記第１ドレイン電極が接続して出力端として第１ユニットと結合する。
任意選択で、前記第１ユニットにおける少なくとも２つの第１トランジスタが並列接続される場合、前記第１ソース電極が接続してさらに接地しまたは外部負電源ＶＳＳに結合し、前記第１ドレイン電極が接続して出力端として第２ユニットと結合する。
任意選択で、前記第２ユニットにおける少なくとも２つの第２トランジスタが直列接続される場合、前記第１ソース電極の任意の１つが外部正電源ＶＤＤに結合し、前記第１ドレイン電極の任意の１つが出力端として第１ユニットと結合し、残りの前記第１ソース電極および残りの前記第１ドレイン電極が順に直列接続される。
任意選択で、前記第１ユニットにおける前記第１トランジスタが任意の数で直列接続または並列接続され、前記第２ユニットにおける、前記第１ユニットにおける前記第１トランジスタと相補的に対をなす前記第２トランジスタが相応な数で並列接続または直列接続される。
任意選択で、前記集積回路構造は、核生成層をさらに含む。
任意選択で、前記直列接続または並列接続される前記ソース電極／ドレイン電極が、接地しまたは外部負電源ＶＳＳに結合する。
任意選択で、前記直列接続または並列接続される前記ソース電極／ドレイン電極が、外部正電源ＶＤＤに結合する。
任意選択で、前記第２導電型ドーピング領域と電気的に接続する第１ボディ電極をさらに含む。
任意選択で、前記第１導電型ドーピング領域と電気的に接続される第２ボディ電極をさらに含む。
本開示の内容の他の局面において、電子装置を提供する。
本開示の内容の他の局面において、本出願に係る集積回路構造製造方法は、
少なくとも１つの第１トランジスタを形成するステップと、
少なくとも１つの第２トランジスタを形成するステップとを含み、
少なくとも１つの第１トランジスタを形成するステップが、
第１導電型二次元キャリアガスを有する、第１分極接合を有する第１窒化物半導体構造を形成することを含み、
少なくとも１つの第２トランジスタを形成するステップが、
第２導電型二次元キャリアガスを有する、第２分極接合を有する第２窒化物半導体構造を形成することを含み、
前記第１窒化物半導体構造と前記第２窒化物半導体構造とが、同時に形成し、
前記第１分極接合と前記第２分極接合とは、結晶方位が異なり、前記分極接合が、それぞれ垂直界面を有し、
前記第１導電型二次元キャリアガスと前記第２導電型二次元キャリアガスとは、導電型が異なり、
前記第１導電型二次元キャリアガスおよび前記第２導電型二次元キャリアガスは、それぞれ前記第１分極接合および前記第２分極接合に平行な方向にキャリアチャネルを形成する。
任意選択で、少なくとも１つの第１トランジスタを形成するステップは、
前記第１窒化物半導体構造に設置する第１ゲート電極を形成することと、
前記第１ゲート電極の両側に対向して配置するとともに前記第１導電型二次元キャリアガスと結合する、第１ソース電極と第１ドレイン電極とをそれぞれ形成することとをさらに含む。
任意選択で、少なくとも１つの第２トランジスタを形成するステップは、
前記第２窒化物半導体構造に設置する第２ゲート電極を形成することと、
前記第２ゲート電極の両側に対向して配置するとともに前記第２導電型二次元キャリアガスと電気的に結合する、第２ソース電極と第２ドレイン電極とをそれぞれ形成することとをさらに含む。
任意選択で、１つの基板を用い、前記基板に前記第１窒化物半導体構造および第２窒化物半導体構造を形成する。
任意選択で、前記第１窒化物半導体構造および第２窒化物半導体構造は、それぞれ第１窒化物半導体層の異なる領域と第２窒化物半導体層とからなる積層構造を含む。
任意選択で、前記基板に前記第１窒化物半導体構造および第２窒化物半導体構造を形成するステップは、
基板に複数の第１トレンチを形成し、前記第１トレンチを充填するように前記第１トレンチの側壁に前記第１窒化物半導体層を側方にエピタキシャル成長させることと、
前記第１窒化物半導体層の間の一部の基板を除去して複数の第２トレンチを形成することと、
前記第２トレンチ内に前記第１窒化物半導体層の異なる領域の側面にそれぞれ第２窒化物半導体層をエピタキシャル成長させることとをさらに含む。
任意選択で、前記トランジスタを形成するステップは、
前記第２トレンチ内に前記第１窒化物半導体構造および第２窒化物半導体構造にそれぞれ１つまたは複数の第１ゲート電極、第１ソース電極および第１ドレイン電極、１つまたは複数の第２ゲート電極、第２ソース電極および第２ドレイン電極を形成することをさらに含む。
任意選択で、結晶方位＜０００１＞方向に前記第１窒化物半導体構造の前記第１分極接合を形成し、それが（０００１）結晶面を有する。
任意選択で、結晶方位＜０００１￣＞方向に前記第２窒化物半導体構造の前記第２分極接合を形成し、それが（０００１￣）結晶面を有する。
任意選択で、前記基板は、シリコン、サファイア、炭化珪素または窒化ガリウムである。
任意選択で、前記第１導電型二次元キャリアガスは、二次元電子ガスであり、前記第２導電型二次元キャリアガスは、二次元正孔ガスである。
任意選択で、分極接合を有する第１窒化物半導体構造を形成することは、
前記第１導電型二次元キャリアガスと電気的に結合する第１ドーピング構造を形成することをさらに含む。
任意選択で、分極接合を有する第２窒化物半導体構造を形成することは、
前記第２導電型二次元キャリアガスと電気的に結合する第２ドーピング構造を形成することをさらに含む。
前記第１ドーピング構造は、少なくとも１つの第２導電型ドーピング領域を含み、該第２導電型ドーピング領域が前記結晶方位投影方向で前記第１ゲート電極と少なくとも部分的に重なり合う。
任意選択で、前記第１ドーピング構造は、複数の第１導電型ドーピング領域をさらに含み、前記第１導電型ドーピング領域が前記第１ソース電極および前記第１ドレイン電極と電気的に結合する。
任意選択で、前記第２ドーピング構造は、少なくとも１つの第１導電型ドーピング領域を含み、前記第１導電型ドーピング領域が前記結晶方位投影方向で前記第２ゲート電極と少なくとも部分的に重なり合う。
任意選択で、前記第２ドーピング構造は、複数の第２導電型ドーピング領域をさらに含み、前記第２導電型ドーピング領域が前記第２ソース電極および前記第２ドレイン電極と電気的に結合する。
任意選択で、前記第２導電型ドーピング領域と電気的に接続する第１ボディ電極をさらに形成する。
任意選択で、前記第１導電型ドーピング領域と電気的に接続する第２ボディ電極をさらに形成する。
任意選択で、さらに、前記第１トランジスタの間および／または前記第２トランジスタの間の前記二次元キャリアガスを除去し、絶縁媒体を充填する。
任意選択で、分極接合を有する第１窒化物半導体構造を形成するステップは、
第１窒化物半導体層の第１領域と第２窒化物半導体層とからなる積層構造を形成することをさらに含み、
前記第１窒化物半導体層と前記第２窒化物半導体層とは、禁制帯幅が異なり、前記キャリアチャネルが前記第１窒化物半導体層の第１領域と前記第２窒化物半導体層との界面に形成される。
任意選択で、分極接合を有する第２窒化物半導体構造を形成するステップは、
第１窒化物半導体層の第２領域と第２窒化物半導体層とからなる積層構造を形成することをさらに含み、
前記第１窒化物半導体層と前記第２窒化物半導体層とは、禁制帯幅が異なり、前記キャリアチャネルが前記第１窒化物半導体層の第２領域と前記第２窒化物半導体層との界面に形成される。
ＩＩＩ族窒化物半導体集積回路構造は、
少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとを備え、
前記少なくとも１つの第１トランジスタが、
第１導電型二次元キャリアガスを有する、第１分極接合を有する第１窒化物半導体構造と、
前記第１窒化物半導体構造に設置される第１ゲート電極と、
前記第１ゲート電極の両側に対向して配置されるとともに、前記第１導電型二次元キャリアガスと結合する、第１ソース電極および第１ドレイン電極とを備え、
少なくとも１つの第２トランジスタが、
第２導電型二次元キャリアガスを有する、第２分極接合を有する第２窒化物半導体構造と、
前記第２窒化物半導体構造に設置される第２ゲート電極と、
前記第２ゲート電極の両側に対向して配置されるとともに、前記第２導電型二次元キャリアガスと電気的に結合する、第２ソース電極および第２ドレイン電極とを備え、
前記第１分極接合と前記第２分極接合とは、結晶方位が異なり、
前記第１導電型二次元キャリアガスと前記第２導電型二次元キャリアガスとは、導電型が異なり、
前記第１導電型二次元キャリアガスおよび前記第２導電型二次元キャリアガスは、それぞれ前記第１分極接合および前記第２分極接合に平行な方向にキャリアチャネルを形成するように構成される。
本開示の上記の目的および他の目的、特徴および利点をより容易に理解するため、図面を参照しながら本開示の具体的な内容を説明する。図面は、本開示の原理を示すものにすぎない。図面において、ユニットの寸法および相対位置を比例で描いたとは限らない。
高電子移動度トランジスタおよび高正孔移動度トランジスタの回路符号の模式図である。 ＩＩＩ族窒化物半導体の集積回路構造１０の平面図およびＡ－Ａ断面図である。 選択可能なＩＩＩ族窒化物半導体の集積回路構造１０′の平面図およびＡ－Ａ断面図である。 選択可能な付加する電気接続と回路素子を有する位相反転器回路構造の模式図である。 選択可能な付加する電気接続と回路素子を有するＮＡＮＤ回路構造の模式図である。 選択可能な付加する電気接続と回路素子を有するＮＯＲ回路構造の模式図である。 選択可能な付加する電気接続と回路素子を有する複雑ＣＭＯＳ回路構造の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式図である。 窒化物集積回路構造の製造方法の模式的ブロック図である。
以下、図面を参照しながら、本開示の例示的な内容を説明する。明瞭および簡単のため、明細書において、本開示の内容を実現するすべての特徴を説明するのではない。ここで、必須でない細部で本開示の内容が曖昧にされることを避けるために、図面において、本開示の案に深く関わっているデバイス構造のみを示し、本開示の内容と関連性が低い他の細部を省略する。同様な符号は、異なる図面において同様の部分を示す。そして、本開示の説明において、「第１」、「第２」などの用語は、区別して説明するためのものにすぎず、相対重要性を明示又は暗示するものではなく、序列または順序を暗示するものではない。
なお、以下、図面を用いて本開示の内容を説明したが、本開示の内容は、説明された実施形態に限定されない。本明細書において、「例示的」、「１種」および「任意選択」などの類似意味をもつ用語は、例示、実例または説明に使用する。本明細書において、「例」として説明される任意の例または実施例は、必ずしも他の実施例よりも好ましいまたは有利であるとは限らない。実施可能である限り、異なる実施案の間で特徴を置き換えまたは借用してもよく、１つの実施案において１つまたは複数の特徴を省略してもよい。
具体的に、図４１に示すように、本開示に係る集積回路構造は、ＩＩＩ族窒化物半導体に基づく相補型集積回路であり、少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとを備える。第１トランジスタは、第１導電型二次元キャリアガスを有する、第１分極接合を有する第１窒化物半導体構造と、前記第１窒化物半導体構造に設置される第１ゲート電極と、前記第１ゲート電極の両側に対向して配置されるとともに、前記第１導電型二次元キャリアガスと結合される第１ソース電極および第１ドレイン電極とを備える。第２トランジスタは、第２導電型二次元キャリアガスを有する、第２分極接合を有する第２窒化物半導体構造と、前記第２窒化物半導体構造に設置される第２ゲート電極と、第２ゲート電極の両側に対向して配置されるとともに、前記第２導電型二次元キャリアガスと電気的に結合される第２ソース電極および第２ドレイン電極とを備える。前記第１分極接合と前記第２分極接合とは、結晶方位が異なり、前記第１導電型二次元キャリアガスと前記第２導電型二次元キャリアガスとは、導電型が異なり、前記第１導電型二次元キャリアガスおよび前記第２導電型二次元キャリアガスは、それぞれ前記第１分極接合および前記第２分極接合に平行な方向にキャリアチャネルを形成する。
本開示に係る集積回路構造は、位相反転器、増幅器、インバータ、ＮＡＮＤゲート、ＮＯＲゲートなどのアナログおよび／またはディジタル集積回路を有する電子設備に広く適用して、演算、増幅、伝送、変換／転換、論理などの機能を実現する。
図１～図７を参照しながら、本開示に係る１種の集積回路構造を説明する。図１は、高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、ＨＥＭＴ）および高正孔移動度トランジスタ（Ｈｉｇｈ Ｈｏｌｅ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、ＨＨＭＴ）の回路符号を示す。ＨＥＭＴ １００は、第１ソース電極１０１と、第１ドレイン電極１０３と、第１ゲート電極１０２と、第１ボディ電極１０４とを含み、第１ソース電極１０１と第１ドレイン電極１０３との間に二次元電子ガス（Ｔｗｏ－Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ、２ＤＥＧ）チャネル１０５が設けられ、中実球で電子を表す。ＨＨＭＴ ２００は、第２ソース電極２０１と、第２ドレイン電極２０３と、第２ゲート電極２０２と、第２ボディ電極２０４とを含み、第２ソース電極２０１と第２ドレイン電極２０３との間に二次元正孔ガス（Ｔｗｏ－Ｄｉｍｅｎｓｉｏｎａｌ Ｈｏｌｅ Ｇａｓ、２ＤＨＧ）チャネル２０５が設けられ、中空球で正孔を表す。第１ゲート電極１０２および第２ゲート電極２０２は、それぞれＨＥＭＴ １００およびＨＨＭＴ ２００の導電チャネルの導通および遮断を制御するように構成され、第１ボディ電極１０４および第２ボディ電極２０４は、それぞれＨＥＭＴ１００およびＨＨＭＴ２００の閾値電圧を制御するように構成される。本開示において、ＨＥＭＴ１００を第１トランジスタとし、ＨＨＭＴ２００を第２トランジスタとしてもよく、その逆にしてもよい。
図２は、ＩＩＩ族窒化物半導体の集積回路構造１０の平面図およびＡ－Ａ断面図である。図２に示すように、集積回路構造１０は、核生成層１２１と、第１窒化物半導体層１２２と、第２窒化物半導体層１２３と、複数の電極１０１、１０２、１０３、１０４、２０１、２０２、２０３、２０４とを含む。以下で詳細に説明した内容のように、集積回路構造１０は、第１窒化物半導体層１２２の第１領域１２４の内またはその上に形成される第１導電型（例えば、Ｎ－チャネルまたはＮ－型）の少なくとも１つの第１トランジスタ１００と、第１窒化物半導体層１２２の第２領域１２５の内またはその上に形成される第２導電型（例えば、Ｐ－チャネルまたはＰ－型）の少なくとも１つの第２トランジスタ２００とを備える。トランジスタ１００、２００が同一の半導体層（すなわち、第１窒化物半導体層１２２）に形成されるため、集積回路構造１０およびトランジスタ１００、２００がモノリシックに集積化されたものとみなされる。また、トランジスタ１００、２００は導電型が異なるため、集積回路構造１０を相補型集積回路とみなすことができる。また、トランジスタ１００、２００が形成される基層は、第１窒化物半導体層１２２であるため、集積回路構造１０は、本開示において相補型窒化物集積回路構造とも称される。
例示的に、核生成層１２１は、ＡｌＮ層であってもよい。任意選択で、核生成層を設けなくてもよい。第１窒化物半導体層１２２は、ドーパントを含まないＧａＮにより形成されてもよい。任意選択で、第１窒化物半導体層１２２は、１つまたは複数の窒化物半導体サブ層を含んでもよく、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮまたは他の適切な合金材料から選ばれる材料により形成されてもよい。第１窒化物半導体層１２２の厚さは、１μｍ～１０μｍであってもよい。任意選択で、第１窒化物半導体層１２２は、より厚くしてもよく、より薄くしてもよい。なお、本開示に記載の数値範囲は、例示するためのものにずぎず、本開示を限定するものではない。また、第１窒化物半導体層１２２の第１領域１２４は、核生成層１２１から離間する領域であり、第１窒化物半導体層１２２の第２領域１２５は、核生成層１２１と対向または隣接する領域である。前記第１領域１２４および前記第２領域１２５の表面は、異なる結晶面であり、例えば、前者が（０００１）面であり、後者が（０００１￣）面である。つまり、第１窒化物半導体層１２２の第１領域１２４と第２領域１２５とは、結晶方位が異なり、例えば、前者が＜０００１＞結晶方位であり、後者が＜０００１￣＞結晶方位であり、前記＜０００１＞結晶方位および＜０００１￣＞結晶方位が互いに逆方向となる。
窒化物集積回路構造１０の機械的安定性を向上させるため、第１窒化物半導体層１２２を別体の基板１２０にエピタキシャル成長させてもよい。基板１２０は、シリコン基板、サファイア基板、炭化珪素基板または窒化ガリウム基板などであってもよい。つまり、第１窒化物半導体層１２２のエピタキシャル成長に用いられる基板は、シリコン、サファイア、炭化珪素、窒化ガリウムまたは他の適切な材料により形成されてもよい。任意選択で、第１窒化物半導体層１２２自身が、基板１２０を含むものであってもよい。このため、本開示に使用される用語の「第１窒化物半導体層」は、窒化ガリウム基板、または基板に成長した窒化物半導体層を指す。任意選択で、閾値電圧を同調させまたはノーマリオフ型特性を実現し、或いはオーミック接触を実現するため、第１窒化物半導体層１２２に対して適切なドーピングを行ってもよく、その詳細は、下記で詳細に説明する。
第２窒化物半導体層１２３は、第１窒化物半導体層１２２に形成され、第１窒化物半導体層１２２の第１領域１２４および第２領域１２５のそれぞれと積層構造を形成する。第２窒化物半導体層１２３は、障壁層またはキャリア供給層であり、例えば、ＩＩＩ族窒化物の合金により形成されてもよい。任意選択で、第２窒化物半導体層１２３は、１つまたは複数の窒化物半導体サブ層を含み、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＡｌＮまたは他の適切な合金材料により形成される。第２窒化物半導体層１２３は、アルミニウム原子が約２０％～３０％であるＡｌＧａＮ合金により形成されてもよい。任意選択で、アルミニウムの百分率は、より低くしてもよく、より高くしてもよい。
第１窒化物半導体層１２２は、第１バンドギャップを有し、第２窒化物半導体層１２３は、第２バンドギャップを有し、第２バンドギャップが第１バンドギャップより大きい。第１窒化物半導体層１２２、例えば、ＧａＮ層は、バンドギャップが約３．４ｅＶであり、第２窒化物半導体層１２３、例えば、ＡｌＧａＮ層は、バンドギャップが約４．０ｅＶである。任意選択で、第２窒化物半導体層１２３のバンドギャップは、より高くしてもよく、より低くしてもよい。いずれの場合でも、第１窒化物半導体層１２２および第２窒化物半導体層１２３は、バンドギャップが互いに異なる。このため、第１窒化物半導体層１２２の第１領域１２４と第２窒化物半導体層１２３とは、接触界面で第１分極接合１２６を有し、これによって、第１窒化物半導体構造を形成し、第１窒化物半導体層１２２の第２領域１２５と第２窒化物半導体層１２３とは、接触界面で第２分極接合１２７を有し、第２窒化物半導体構造を形成する。つまり、第１窒化物半導体構造は、第１窒化物半導体層１２２の第１領域１２４と第２窒化物半導体層１２３との積層構造を含み、該積層構造が、複数のサブ層を有するものであり、第２窒化物半導体構造は、第１窒化物半導体層１２２の第２領域１２５と第２窒化物半導体層１２３との積層構造を含み、該積層構造が、複数のサブ層を有するものである。任意選択で、積層構造は、例えば、第１窒化物半導体層１２２の第１サブ層／第２サブ層と第２窒化物半導体層１２３の第１サブ層／第２サブ層とからなるものである。前記第１窒化物半導体構造および前記第２窒化物半導体構造は、同時に形成してもよく、別々で形成してもよい。自発分極効果およびピエゾ分極効果が存在し、そして、第１窒化物半導体層１２２および第２窒化物半導体層１２３が反転対称性を有しないため、＜０００１＞結晶方位または＜０００１￣＞結晶方位に垂直な結晶面の（０００１）面および（０００１￣）面が極性面であり、両者の接触する遷移領域においてそれぞれ分極接合が形成される。
図２を参照し、第１分極接合１２６と第２分極接合１２７とは、結晶方位が異なり、例えば、前者が＜０００１＞結晶方位であり、後者が＜０００１￣＞結晶方位であり、第１分極接合１２６および第２分極接合１２７が垂直界面を有する。相応に、第１分極接合１２６の垂直界面で非常に強い分極正電荷を有し、第２分極接合１２７の垂直界面で非常に強い分極負電荷を有し、このため、これらの分極正電荷または負電荷が存在するため、互いに吸引し、界面で二次元電子ガス（例えば、第１導電型または第２導電型という）および二次元正孔ガス（相応に、例えば、第２導電型または第１導電型という）が生成される。以下で詳細に説明した内容のように、第１導電型二次元キャリアガスおよび第２導電型二次元キャリアガスは、それぞれ第１分極接合１２６および第２分極接合１２７に平行な方向にキャリアチャネルを形成する。二次元電子ガスは、第１トランジスタ１００の導電チャネル１０５に対応する領域に位置し、第１トランジスタ１００の第１ソース電極１０１と第１ドレイン電極１０３との間を流れる電流を提供する。二次元正孔ガスは、第２トランジスタ２００の導電チャネル２０５と対応する領域に位置し、第２トランジスタ２００の第２ソース電極２０１と第２ドレイン電極２０３との間を流れる電流を提供する。
図２を参照し、前記複数の電極１０１、１０２、１０３、１０４、２０１、２０２、２０３、２０４は、それぞれ第１窒化物半導体構造および第２窒化物半導体構造に設置される。第１ソース電極１０１、第１ドレイン電極１０３は、第１ゲート電極１０２の両側に対向して配置し、第１導電型二次元キャリアガスと結合して、少なくとも１つの第１トランジスタ１００が構成される。第２ソース電極２０１、第２ドレイン電極２０３は、第２ゲート電極２０２の両側に対向して配置し、第２導電型二次元キャリアガスと結合して、少なくとも１つの第２トランジスタ２００が構成される。任意選択で、第１トランジスタ１００は、第１ボディ電極１０４をさらに含み、該第１ボディ電極１０４が第１ゲート電極１０２と対向して第１窒化物半導体構造の側面に設置され、第２トランジスタ２００は、第２ボディ電極２０４をさらに含み、該第２ボディ電極２０４が第２ゲート電極２０２と対向して第２窒化物半導体構造の側面に設置される。
任意選択で、第１窒化物半導体層１２２は、少なくとも１つの第２導電型（例えば、Ｐ－型）のドーピング領域１５０をさらに含み、該ドーピング領域１５０が、＜０００１＞結晶方位投影方向で第１ゲート電極１０２と少なくとも部分的に重なり合うとともに、第１導電型二次元キャリアガスと電気的に結合し、これによって、該第１導電型二次元キャリアガスのほとんどを空乏化して第１トランジスタ１００をノーマリオフ型にする。第１トランジスタ１００の閾値電圧を制御するため、第１ボディ電極１０４を、該第２導電型（例えば、Ｐ－型）のドーピング領域１５０と電気的に接続するように設置する。任意選択で、第１窒化物半導体層１２２は、少なくとも１つの第１導電型（例えば、Ｎ－型）のドーピング領域１４０をさらに含み、該ドーピング領域１４０が、＜０００１￣＞結晶方位投影方向で第２ゲート電極２０２と少なくとも部分的に重なり合うとともに、第２導電型二次元キャリアガスと電気的に結合し、これによって、該第２導電型二次元キャリアガスのほとんどを空乏化して第２トランジスタ２００をノーマリオフ型にする。第２トランジスタ２００の閾値電圧を制御するため、第２ボディ電極２０４を該第１導電型（例えば、Ｎ－型）のドーピング領域１４０と電気的に接続するように設置する。任意選択で、第１窒化物半導体層１２２は、それぞれ第１ゲート電極１０２および第２ゲート電極２０２付近の二次元キャリアガスを空乏化する少なくとも１つの第２導電型（例えば、Ｐ－型）のドーピング領域１５０および第１導電型（例えば、Ｎ－型）のドーピング領域１４０をともに含み、これによって、第１トランジスタ１００および第２トランジスタ２００をともにノーマリオフ型にする。
図３は、もう１種の、ＩＩＩ族窒化物半導体の集積回路構造１０′の平面図およびＡ－Ａ断面図である。任意選択で、第１窒化物半導体層１２２において複数の第１導電型（例えば、Ｎ－型）のドーピング領域１４０と複数の第２導電型（例えば、Ｐ－型）のドーピング領域１５０が交互に形成されてもよい。第１トランジスタ１００において、第２導電型（例えば、Ｐ－型）のドーピング領域１５０が＜０００１＞結晶方位投影方向で第１ゲート電極１０２と少なくとも部分的に重なり合うとともに、第１ゲート電極１０２付近の第１導電型二次元キャリアガスのほとんどを空乏化し、第１導電型（例えば、Ｎ－型）のドーピング領域１４０が第１ソース電極１０１および第１ドレイン電極１０３のそれぞれと電気的に結合する。第２トランジスタ２００において、第１導電型（例えば、Ｎ－型）のドーピング領域１４０が＜０００１￣＞結晶方位投影方向で第２ゲート電極２０２と少なくとも部分的に重なり合うとともに、第２ゲート電極１０２付近の第２導電型二次元キャリアガスのほとんどを空乏化し、第２導電型（例えば、Ｐ－型）のドーピング領域１５０が第２ソース電極２０１および第２ドレイン電極２０３のそれぞれと電気的に結合する。
以下、図４～図７を参照しながら、各種の付加する回路素子が第１トランジスタ１００および第２トランジスタ２００に電気的に結合して各種のタイプの電気回路を形成することを説明する。図４～図７は、図２における相補集積回路構造を利用した各種の回路を例示的に示すが、図４～図７における各種の回路が図３における相補集積回路構造を利用して実施してもよいと理解すべきできる。
図４は、付加する電気接続と回路素子を有する位相反転器回路構造を示すものである。位相反転器回路構造４００は、１つの第１トランジスタ１００と１つの第２トランジスタ２００とを含み、第１トランジスタと前記第２トランジスタとが直列接続し、該第１トランジスタ１００および第２トランジスタ２００が図２または図３の回路構造を有する。任意選択で、第１トランジスタ１００がＨＥＭＴであり、第２トランジスタ２００がＨＨＭＴであり、第１ゲート電極１０２と第２ゲート電極２０２とが接続して入力端Ｖｉｎとされ、第１ソース電極１０１が接地しまたは外部負電源ＶＳＳに結合し、前記第２ソース電極２０１が外部正電源ＶＤＤに結合し、第１ドレイン電極１０３と第２ドレイン電極２０３とが接続されて出力端とされる。
図５は、付加する電気接続と回路素子を有するＮＡＮＤ回路構造を示すものである。ＮＡＮＤ回路構造５００は、少なくとも２つの第１トランジスタ１００と少なくとも２つの第２トランジスタ２００とを含み、該第１トランジスタ１００および第２トランジスタ２００が図２または図３の回路構造を有する。任意選択で、第１トランジスタ１００がＨＥＭＴであり、第２トランジスタ２００がＨＨＭＴである。少なくとも２つの第１トランジスタ１００が直列接続して第１ユニット５０１とされ、少なくとも２つの第２トランジスタ２００が並列接続して第２ユニット５０２とされ、第１ユニット５０１と第２ユニット５０２との直列接続の接続端が出力端Ｖｏｕｔとされる。また、第１ユニットの第１トランジスタ１００と第２ユニットの第２トランジスタ２００とは、相補的に対をなし、相補的に対をなす２つのトランジスタのゲート電極１０２、２０２が接続してそれそれ入力端Ａ、Ｂとされる。より具体的に、第１ユニットにおける複数の第１トランジスタ１００が順に直列接続し、そのうち、１つの第１ソース電極１０１が接地しまたは外部負電源ＶＳＳに結合し、１つの第１ドレイン電極１０３が第１ユニット５０１の出力端Ｖｏｕｔとして第２ユニット５０２と電気的に結合する。第２ユニット５０２における複数の第２トランジスタ２００が並列接続し、複数の第２ドレイン電極２０３が接続して出力端Ｖｏｕｔとして第１ユニット５０１と電気的に結合し、複数の第２ソース電極２０１が接続して外部正電源ＶＤＤに結合する。
図６は、付加する電気接続と回路素子を有するＮＯＲ回路構造を示すものである。ＮＯＲ回路構造６００は、少なくとも２つの第１トランジスタ１００と少なくとも２つの第２トランジスタ２００とを含み、該第１トランジスタ１００および第２トランジスタ２００が図２または図３の回路構造を有する。任意選択で、第１トランジスタ１００がＨＥＭＴであり、第２トランジスタ２００がＨＨＭＴである。少なくとも２つの第１トランジスタ１００が並列接続して第１ユニット６０１とされ、少なくとも２つの第２トランジスタ２００が直列接続して第２ユニット６０２とされ、第１ユニット６０１と第２ユニット６０２との直列接続の接続端が出力端Ｖｏｕｔとされる。また、第１ユニット６０１の第１トランジスタ１００と第２ユニット６０２の第２トランジスタ２００とは、相補的に対をなし、相補的に対をなす２つのトランジスタのゲート電極１０２、２０２が接続してそれぞれ入力端Ａ、Ｂとされる。より具体的に、第１ユニット６０１における複数の第１トランジスタ１００が並列接続し、複数の第１ソース電極１０１が接続して接地しまたは外部負電源ＶＳＳに結合し、複数の第１ドレイン電極１０３が接続して第１ユニット６０１の出力端Ｖｏｕｔとして第２ユニット６０２と電気的に結合する。第２ユニット６０１における複数の第２トランジスタ２００が順に直列接続し、そのうち、１つの第１ソース電極１０１が外部正電源ＶＤＤに結合し、１つの第１ドレイン電極１０３が第２ユニット６０２の出力端Ｖｏｕｔとして第１ユニット６０１と電気的に結合する。
図７は、付加する電気接続と回路素子を有する複雑ＣＭＯＳ回路構造を示すものである。複雑ＣＭＯＳ回路構造７００は、少なくとも２つの第１トランジスタ１００と少なくとも２つの第２トランジスタ２００とを含み、該第１トランジスタ１００および第２トランジスタ２００が図２または図３の回路構造を有する。任意選択で、第１トランジスタ１００がＨＥＭＴであり、第２トランジスタ２００がＨＨＭＴである。複数の第１トランジスタ１００が任意の数で直列接続または並列接続して第１ユニット７０１とされる。複数の第２トランジスタ２００と第１ユニット７０１における複数の第１トランジスタ１００とが、相補的に対をなし、任意の数で対応に並列接続または直列接続して第２ユニット７０２とされる。第１ユニット７０１と第２ユニット７０２との直列接続の接続端が出力端Ｖｏｕｔとされる。また、上記の相補的に対をなす２つのトランジスタのゲート電極１０２、２０２が接続してそれぞれ入力端Ａ、Ｂ、Ｃ、Ｄとされる。より具体的に、第１ユニット７０１において４つの第１トランジスタ１００を有し、それぞれ第１トランジスタ１００１１、１００１２、１００１３、１００１４で表し、第２ユニット７０２において、第１ユニット７０１における４つの第１トランジスタ１００と相補的に対をなす４つの第２トランジスタ２００を有し、それぞれ第２トランジスタ２００１１、２００１２、２００１３、２００１４で表す。第１ユニット７０１における２つの第１トランジスタ１００１１、１００１２が並列接続するとともに第１トランジスタ１００１３と直列接続して直列接続ユニットを形成し、該直列接続ユニットがさらに第１トランジスタ１００１４と並列接続し、それらの第１ソース電極１０１が接続して接地しまたは外部負電源ＶＳＳに結合し、それらの第１ドレイン電極１０３が接続して出力端Ｖｏｕｔとして第２ユニット７０２と電気的に結合する。第２ユニット７０２における２つの第２トランジスタ２００１１、２００１２が直列接続して直列接続ユニットを形成し、さらに第２トランジスタ２００１３と並列接続して１つの並列接続ユニットを形成し、それらの第２ソース電極２０１が接続して外部正電源ＶＤＤに結合し、該並列接続ユニットがさらに第２トランジスタ２００１４と直列接続し、２００１４の第２ドレイン電極２０３が第２ユニットの出力端Ｖｏｕｔとして第１ユニット７０１と電気的に結合する。
また、第１トランジスタ１００および第２トランジスタ２００が互いに直接隣接するように示されるが、両者が空間的に分離してもよく（同一の第１窒化物半導体層１２２に位置する）、任意の数の挿入デバイス、および／または１種または複数種のアイソレーション構造がトランジスタ１００、２００の間に設置されてもよい。例えば、図３２に示すように、アイソレーション構造は、アイソレーショントレンチとトレンチに充填されるアイソレーション媒体とを含む。
各種の相補型窒化物集積回路構造１０を実現する回路の上記の例以外、各種の窒化物集積回路構造１０が、他のタイプの回路を有する電子設備において実現されることもできる。このような回路は、ＡＣ～ＤＣ変換器（整流器）、ＤＣ～ＤＣ変換器、ＤＣ～ＡＣインバータ、ＡＣ～ＡＣ変換器、増幅器および各種の他のタイプの回路を含むが、これらに限定されない。したがって、上記の例は、限定するためのものではない。
窒化物集積回路構造１０は、アクティブデバイスおよびパッシブデバイスの少なくとも一方を付加した任意の組合せを含んでもよく、少なくとも１つの第１トランジスタ１００（例えば、ＨＥＭＴ）、少なくとも１つの第２トランジスタ２００（例えば、ＨＨＭＴ）、ダイオード、抵抗、コンデンサ、インダクタなどを含み、これらとデバイス間の導電接続との任意の組合せにより、演算、増幅、輸送、転換、論理などの機能を実現することができる。
以下、図８～図４０を参照しながら上記の窒化物集積回路構造１０を製造する製造方法を詳細に説明する。上記の相補型窒化物集積回路構造１０を実現するため、同一の基板にＨＥＭＴおよびＨＨＭＴを形成する必要があり、ＨＥＭＴおよびＨＨＭＴを同時に実現することが好ましく、もちろん、ＨＥＭＴおよびＨＨＭＴを別々に実現してもよく、そして、ドーピング構造を含むチャネル構造を形成することによりノーマリオフ型トランジスタを実現する。その原理から考えると、チャネル構造外のドーピング窒化物半導体ゲート電極により実現してもよい。本開示において、主にドーピング構造を含むチャネル構造を形成することを説明する。また、その原理から、ＨＥＭＴおよびＨＨＭＴを同時に実現するには、無制限成長で得る垂直チャネルと、水平トレンチ制限成長で得る垂直チャネルと、垂直トレンチ制限成長で得る垂直チャネルとの３種のプロセスがある。そのうち、水平トレンチ限制の場合最も高い集積密度を得ることができ、かつプロセスが比較的に簡単であるため、本開示において、水平トレンチ制限の状況だけを説明する。
図８～図９に示すように、１つの基板１２０を用い、前記基板が（１１０）または（１１２）面を用いるシリコン基板であってもよい。任意選択で、基板１２０がサファイア基板、炭化珪素基板または窒化ガリウム基板などであってもよい。前記基板１２０の第１表面８０１において第１絶縁層８０２を形成し、例示的に、前記第１絶縁層８０２が熱酸化処理または気相成長により形成されるＳｉＯ２層である。例示的に、前記第１絶縁層８０２の厚さは、約０．５μｍである。第１絶縁層８０２にフォトレジスト層が形成され、フォトレジスト層に下方の第１絶縁層８０２を露出する開口が形成される。
図１０に示すように、前記第１絶縁層８０２におけるフォトレジスト層に形成された開口で、前記第１絶縁層８０２およびその下方の前記基板１２０に対してエッチングを行って、複数の垂直な第１トレンチ８０３を形成し、前記第１トレンチ８０３が間隔をあけて並び、前記第１トレンチの側壁が、六方対称の格子構造を有し、例えば、Ｓｉ（１１１）面である。
図１１に示すように、上記の形成した構造をもとに、同一面蒸着により犠牲層８０４を形成し、例示的に、前記犠牲層８０４が窒化ケイ素層であり、その厚さが約１００ｎｍである。なお、前記第１絶縁層８０２および犠牲層８０４を選択するとき、両方が高エッチング選択比を有すればよく、例えば、前記犠牲層８０４をエッチングするとき、エッチング剤で前記犠牲層８０４をエッチングするとき、第１絶縁層８０２がほとんどエッチングされなく、またはそれに対するエッチングが非常に遅い。
図１２に示すように、ドライエッチングを行い、前記第１絶縁層８０２の表面における前記犠牲層８０４および前記第１トレンチ８０３の底部における前記犠牲層８０４を除去し、前記第１トレンチ８０３の側面、例えば、第１側面８０５および第２側面８０６における前記第１犠牲層８０４を残す。
図１３に示すように、酸化工程により、前記トレンチの底面に第２絶縁層８０７（二酸化ケイ素層）を形成し、前記第１トレンチ８０３の側面、例えば、第１側面８０５および第２側面８０６が、残された前記第１犠牲層８０４の保護下で酸化されなく、前記第２絶縁層８０７により、この後窒化物半導体が成長するときにガリウム原子とシリコン基板との不適合を避け、メルトバック（ｍｅｌｔ－ｂａｃｋ）現象の発生を防止することができる。そして、該第２絶縁層８０７によれば、窒化物半導体とシリコン基板との間の漏れ電流を効果的に遮断し、シリコン基板による寄生容量を効果的に低減することができる。
図１４に示すように、選択的なウェットエッチングにより、前記第１犠牲層８０４と前記第２絶縁層８０７とのエッチング選択比を利用して、前記第１トレンチ８０３の側面、例えば、第１側面８０５および第２側面８０６における前記第１犠牲層８０４を除去する。
図１５に示すように、酸化工程により、前記第１トレンチ８０３の第１側面８０５および第２側面８０６のそれぞれに比較的に薄い第３絶縁層８０８（二酸化ケイ素層）を形成し、第３絶縁層８０８の厚さを第１絶縁層、第２絶縁層の厚さと異なって設定する。第３絶縁層８０８の厚さは、この後前記第３絶縁層８０８が除去されたとき、前記基板を保護できる十分厚い第１絶縁層および第２絶縁層が残されるようにすればよい。これらの絶縁層は、この後窒化物半導体が成長するときにガリウム原子とシリコン基板との不適合を避け、メルトバック（ｍｅｌｔ－ｂａｃｋ）現象の発生を防止することができ、シリコン基板に窒化物半導体デバイスを作製することにとって不可欠なものである。
図１６に示すように、上記の構造にフォトレジスト８０９を塗布し、当業者が周知する露光現像プロセスにより、前記第１トレンチ８０３の間にフォトエッチングパターンを形成して前記第１トレンチ８０３の間の一部の前記第３絶縁層８０８および前記第１絶縁層８０２に対して露光する。
図１７に示すように、露光した前記複数の第１トレンチ８０３の側面における一部の前記第３絶縁層８０８および前記第１絶縁層８０２を除去し、前記第１絶縁層８０２の厚さが前記第３絶縁層８０８の厚さよりもはるかに大きいため、前記第３絶縁層８０８を除去する過程において、前記露光された第１絶縁層８０２部分は、完全に除去されることなく、非常に薄くエッチングされる。さらに、残された前記フォトレジスト８０９を除去し、これによって、前記第１トレンチ８０３において前記基板１２０の一部の側面８０５、８０６が露出される。
図１８に示すように、シリコン基板とガリウムとの間のメルトバック（ｍｅｌｔ－ｂａｃｋ）効果により、シリコン基板にＧａＮを直接成長させることができない。一般的に、ＡｌＮの核生成層を先に成長させる必要があり、さらに、それをもとに窒化物半導体構造を形成する。したがって、露出された前記第１トレンチ８０３の側面８０５、８０６のそれぞれに単結晶ＡｌＮ核生成層１２１を形成し、前記単結晶ＡｌＮ結晶の成長方向が＜０００１＞であり、その表面が（０００１）面である。なお、ＡｌＮの選択性が非常に低くて、通常のプロセス条件下で絶縁層に多結晶または非晶質のＡｌＮを生成することも発生しやすいため、所望の構造の形成に不利である。このため、核生成層が形成されたあと、二酸化ケイ素層におけるＡｌＮを別途除去する必要がある。または、ＡｌＮ核生成層を形成するとき、前記二酸化ケイ素層に成長しなく前記シリコン基板だけに成長することを保証するように、塩素含有ガスを導入する。
なお、他の基板、例えば、Ａｌ２Ｏ３を採用する場合、核生成層がＧａＮであってもよい。この場合、プロセス調整により、露出された基板の表面だけでの核生成が容易に実現できる。
図１９に示すように、核生成層１２１を核として第１窒化物半導体層１２２を側方にエピタキシャル成長させ、前記第１トレンチ８０３の存在のため、前記第１窒化物半導体層１２２が核生成層から前記第１トレンチ８０３に沿って側方にエピタキシャル成長し、成長方向が＜０００１＞であり、前記＜０００１＞結晶方位と＜０００１￣＞結晶方位とが互いに逆方向である。前記第１窒化物半導体層１２２が前記トレンチの外に成長することもあり、平坦化またはエッチング技術により前記第１トレンチ８０３の外の第１窒化物半導体層１２２を除去する。側方エピタキシャルによれば、側方エピタキシャル領域の窒化物半導体結晶の質を効果的に向上させて、デバイスの電気的性能を向上させることができる。前記トレンチの外の第１窒化物半導体層１２２を除去する。また、前記第１トレンチ８０３の外に成長した前記第１窒化物半導体層１２２を除去しなく、前記第１トレンチ８０３から突出した部分として形成させてもよい。
本実施例において、第１窒化物半導体層１２２は、ドーパントを含まないＧａＮにより形成されてもよい。任意選択で、第１窒化物半導体層１２２は、１つまたは複数の窒化物半導体サブ層を含み、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮまたは他の適切な合金材料により形成されてもよい。第１窒化物半導体層１２２の厚さは、１．０μｍ～１０μｍであってもよい。任意選択で、第１窒化物半導体層１２２は、より厚くしてもよく、より薄くしてもよい。なお、本開示に記載の数値範囲は、例示するためのものにすぎず、本開示を限定するものではない。
なお、前記第１窒化物半導体層を成長させる前に１つのバッファ層を先に成長させて形成してもよく、もちろん、バッファ層を形成しなくてもよい。
任意選択で、第１窒化物半導体層１２２において、少なくとも１つの第２導電型（例えば、Ｐ－型）のドーピング領域１５０を形成し、該ドーピング領域１５０が、＜０００１＞結晶方位投影方向で上記の第１ゲート電極１０２と少なくとも部分的に重なり合うとともに、第１導電型二次元キャリアガスと電気的に結合し、これによって、該第１導電型二次元キャリアガスのほとんどを空乏化して第１トランジスタ１００をノーマリオフ型にする。前記第２導電型のドーピング領域１５０のドーピング濃度、サイズパラメータなどは、第１導電型二次元キャリアガスのほとんどを空乏化し、つまり、第１導電型二次元キャリアガスの９５％～１００％を空乏化するように、デバイスパラメータにより設定する。第１導電型二次元キャリアガスの濃度が高いほど、対応のドーピング濃度をそれに応じて上げる。
任意選択で、第１窒化物半導体層１２２において、少なくとも１つの第１導電型（例えば、Ｎ－型）のドーピング領域１４０を形成し、該ドーピング領域１４０が＜０００１￣＞結晶方位投影方向で上記の第２ゲート電極２０２と少なくとも部分的に重なり合うとともに、第２導電型二次元キャリアガスと電気的に結合し、これによって、該第２導電型二次元キャリアガスのほとんどを空乏化して第２トランジスタ２００をノーマリオフ型にする。前記第１導電型（例えば、Ｎ－型）のドーピング領域１４０のドーピング濃度、サイズパラメータなどは、第２導電型二次元キャリアガスのほとんどを空乏化し、つまり、第２導電型二次元キャリアガスの９５％～１００％を空乏化するように、デバイスパラメータにより設定する。第２導電型二次元キャリアガスの濃度が高いほど、対応のドーピング濃度をそれに応じて上げる。
任意選択で、第１窒化物半導体層１２２において、それぞれ第１ゲート電極１０２および第２ゲート電極２０２付近の二次元キャリアガスを空乏化する少なくとも１つの第２導電型（例えば、Ｐ－型）のドーピング領域１５０および第１導電型（例えば、Ｎ－型）のドーピング領域１４０を同時に形成することもでき、これによって、第１トランジスタ１００および第２トランジスタ２００を同時にノーマリオフ型にする。
図２０に示すように、前記第１窒化物半導体層１２２の間のシリコン基板１２０に対してエッチングを行って、前記第１絶縁層８０２と一部の前記シリコン基板１２０とを除去し、複数の第２トレンチ８１０を形成する。シリコン基板１２０に対してエッチングを行ったあと、第１窒化物半導体層１２２において核生成層以外側面に第３絶縁層８０８が残されることもある。ここで、該第３絶縁層８０８を除去して前記第１窒化物半導体層１２２の＜０００１＞および＜０００１￣＞方向における側面１８０、１９０を露出し、側面１８０、１９０の対応する結晶面がそれぞれ（０００１）面および（０００１￣）面である。つまり、第１窒化物半導体層１２２の＜０００１＞方向における側面１８０は、前記第１窒化物半導体層１２２の第１領域１２４であり、第１窒化物半導体層１２２の＜０００１￣＞方向における側面１９０は、前記第１窒化物半導体層１２２の第２領域１２５である。任意選択で、第３絶縁層８０８を残して後の工程において除去するようにしてもよく、ここで説明を省略する。
図２１に示すように、前記エッチングがされたあとの基板１２０に第４絶縁層８１１を形成することにより前記第２トレンチ８１０を充填し、平坦化を行って露出の前記シリコン基板を隔離し、前記第４絶縁層８１１が、例示的に、二酸化ケイ素層である。
図２２に示すように、前記第２トレンチ８１０内の底部および側壁における前記第４絶縁層８１１の一部をエッチングして、前記第１窒化物半導体層１２２の第１領域１２４および第２領域１２５を部分的に露出する。
図２３に示すように、露出された前記第１窒化物半導体層１２２の第１領域１２４および第２領域１２５に第２窒化物半導体層１２３を形成し、第１窒化物半導体層１２２の第１領域１２４および第２領域１２５のそれぞれと積層構造を形成する。任意選択で、第２窒化物半導体層１２３は、障壁層またはキャリア供給層であり、１つまたは複数の窒化物半導体サブ層を含む。第２窒化物半導体層１２３は、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＡｌＮまたは他の適切な合金材料により形成される。第２窒化物半導体層１２３は、アルミニウム原子が約２０％～３０％であるＡｌＧａＮ合金により形成されてもよい。任意選択で、アルミニウムの百分率は、より低くしてもよく、より高くしてもよい。
任意選択で、第１窒化物半導体層１２２は、第１バンドギャップを有し、第２窒化物半導体層１２３は、第２バンドギャップを有し、第２バンドギャップが第１バンドギャップより大きい。第１窒化物半導体層１２２、例えば、ＧａＮ層は、バンドギャップが約３．４ｅＶであり、第２窒化物半導体層１２３、例えば、ＡｌＧａＮ層は、バンドギャップが４．０ｅＶである。任意選択で、第２窒化物半導体層１２３のバンドギャップは、より高くしてもよく、より低くしてもよい。いずれも場合でも、第１窒化物半導体層１２２および第２窒化物半導体層１２３は、バンドギャップが互いに異なる。
自発分極効果およびピエゾ分極効果が存在し、そして、第１窒化物半導体層１２２および第２窒化物半導体層１２３が反転対称性を有しないため、＜０００１＞結晶方位または＜０００１￣＞結晶方位に垂直な結晶面の（０００１）面および（０００１￣）面が極性面であり、両者の接触する遷移領域においてそれぞれ分極接合が形成される。このため、第１窒化物半導体層１２２の第１領域１２４と第２窒化物半導体層１２３とは、接触界面で第１分極接合１２６を有し、これによって、第１窒化物半導体構造を形成し、第１窒化物半導体層１２２の第２領域１２５と第２窒化物半導体層１２３とは、接触界面で第２分極接合１２７を有し、第２窒化物半導体構造を形成する。つまり、第１窒化物半導体構造は、第１窒化物半導体層１２２の第１領域１２４と第２窒化物半導体層１２３との積層構造を含み、該積層構造が、複数のサブ層を有するものであり、第２窒化物半導体構造は、第１窒化物半導体層１２２の第２領域１２５と第２窒化物半導体層１２３との積層構造を含み、該積層構造が、複数のサブ層を有するものである。任意選択で、積層構造は、例えば、第１窒化物半導体層１２２の第１サブ層／第２サブ層と第２窒化物半導体層１２３の第１サブ層／第２サブ層とからなるものである。前記第１窒化物半導体構造および前記第２窒化物半導体構造は、同時に形成したものである。
任意選択で、前記第１分極接合１２６と第２分極接合１２７とは、結晶方位が異なり、例えば、前者が＜０００１＞結晶方位であり、後者が＜０００１￣＞結晶方位であり、第１分極接合１２６および第２分極接合１２７が垂直界面を有する。第１導電型二次元キャリアガスおよび第２導電型二次元キャリアガスは、それぞれ第１分極接合１２６および第２分極接合１２７に平行な方向にキャリアチャネルを形成する。
図２４に示すように、上記の構造に第５絶縁層８１２を形成して前記第２トレンチ８１０を充填し、前記第５絶縁層８１２をフォトエッチングしてソース電極ウィンドウ、ドレイン電極ウィンドウおよびゲート電極ウィンドウを形成する。図２に示すように、当業者の周知の技術を用い、例えば、電子ビーム蒸着技術を用いてソース電極ウィンドウ、ドレイン電極ウィンドウおよびゲート電極ウィンドウでＴｉ、Ａｌ、Ｔｉ、ＴｉＮの４層の金属を蒸着させ、厚さが、例えば２０ｎｍ、１３０ｎｍ、２５ｎｍ、７０ｎｍであり、そして、リフトオフ、焼なましを経て、二次元キャリアガスとオーミック接触するオーミック電極、および、前記第２窒化物半導体層１２３と絶縁しまたはショットキー接触するゲート電極を形成し、つまり、前記ＨＥＭＴ１００およびＨＨＭＴ２００のソース電極１０１、２０１、ドレイン電極１０３、２０３およびゲート電極１０２、２０２を形成する。具体的に、第１ソース電極１０１、第１ドレイン電極１０３は、第１ゲート電極１０２の両側に対向して配置し、第１導電型二次元キャリアガスと結合して、少なくとも１つの第１トランジスタ１００を構成する。第２ソース電極２０１、第２ドレイン電極２０３は、第２ゲート電極２０２の両側に対向して配置し、第２導電型二次元キャリアガスと結合して、少なくとも１つの第２トランジスタ２００を構成する。
図２５、図３に示すように、トランジスタの閾値電圧を制御するため、上記の構造に、それぞれ該第２導電型（例えば、Ｐ－型）のドーピング領域１５０および該第１導電型（例えば、Ｎ－型）のドーピング領域１４０と電気的に接続するボディ電極１０４、２０４を形成してもよい。具体的に、任意選択で、第１トランジスタ１００は、第１ボディ電極１０４をさらに含み、該第１ボディ電極１０４が第１ゲート電極１０２と対向して第１窒化物半導体構造の側面に設置され、第２トランジスタ２００は、第２ボディ電極２０４をさらに含み、該第２ボディ電極２０４が第２ゲート電極２０２と対向して第２窒化物半導体構造の側面に設置される。
任意選択で、第４絶縁層８１１の代わりに、酸化工程を利用して第６絶縁層８１１’を形成して上記の第２トレンチにおけるシリコン基板１２０を隔離してもよい。具体的に、シリコン基板の一部をエッチングして得た構造、つまり、図２０に示される構造をもとに説明し、図番号を図２６にする。以下、上記の内容と異なる構造または方法だけを説明し、同じ構造や方法について詳細な説明を省略する。
図２７に示すように、図２６に示される構造に対して酸化処理を行い、前記第２トレンチ８１０で露出されるシリコン基板１２０および前記第１窒化物半導体層１２２の側面に第６絶縁層８１１’を形成する。窒化物半導体が酸化されにくいため、第１窒化物半導体層１２２の表面で形成される第６絶縁層８１１’が比較的に薄い。
図２８に示すように、前記第１窒化物半導体層１２２の側面を囲む第６絶縁層８１１’を除去して、前記第１窒化物半導体層１２２の第１領域１２４および第２領域１２５を部分的に露出する。図２０（２６）に示される構造を形成する過程において第１窒化物半導体層１２２の側面における第３絶縁層８０８を残してもよい。該第３絶縁層は図２７に示される酸化工程において第１窒化物半導体層１２２の側面を保護し、その後の図２８に示される工程において除去する。
図２９に示すように、露出された前記第１窒化物半導体層１２２の第１領域１２４および第２領域１２５に第２窒化物半導体層１２３を形成し、第１窒化物半導体層１２２の第１領域１２４および第２領域１２５のそれぞれと積層構造を形成する。任意選択で、第２窒化物半導体層１２３の材質は、上記の実施例と同じである。任意選択で、積層構造は、例えば、第１窒化物半導体層１２２の第１サブ層／第２サブ層と第２窒化物半導体層１２３の第１サブ層／第２サブ層とからなるものである。前記第１窒化物半導体構造および前記第２窒化物半導体構造は、同時に形成したものである。
図３０、図２に示すように、上記の構造にソース電極ウィンドウ、ドレイン電極ウィンドウおよびゲート電極ウィンドウを形成する。当業者の周知の技術を用い、例えば、電子ビーム蒸着技術を用いてソース電極ウィンドウ、ドレイン電極ウィンドウでＴｉ、Ａｌ、Ｔｉ、ＴｉＮの４層の金属を蒸着させ、厚さが、例えば２０ｎｍ、１３０ｎｍ、２５ｎｍ、７０ｎｍであり、そして、リフトオフ、焼なましを経て、二次元キャリアガスとオーミック接触するオーミック電極を形成し、ゲート電極ウィンドウでＴｉＮ金属を蒸着させて前記第２窒化物半導体層１２３と絶縁しまたはショットキー接触するゲート電極を形成し、つまり、前記ＨＥＭＴ１００およびＨＨＭＴ２００のソース電極１０１、２０１、ドレイン電極１０３、２０３およびゲート電極１０２、２０２を形成する。エッチングの方法でこれらの電極構造を形成してもよい。
図３１に示すように、トランジスタの閾値電圧を制御するため、上記の構造に、それぞれ該第２導電型（例えば、Ｐ－型）のドーピング領域１５０および該第１導電型（例えば、Ｎ－型）のドーピング領域１４０と電気的に接続するボディ電極１０４、２０４を形成してもよい。
図３２に示すように、異なるトランジスタの間の二次元キャリアガス、すなわち２ＤＥＧおよび２ＤＨＧを除去して、２ＤＥＧおよび２ＤＨＧによる異なるトランジスタの間の電気的接続を防止する。具体的に、当業者の周知の技術を用い、例えば、誘導結合プラズマエッチング（すなわち、ＩＣＰエッチング）を用いて、異なるトランジスタの間にトレンチを形成し、第７絶縁媒体８１２で充填してトレンチアイソレーション構造を形成する。
以下、第１窒化物半導体１２１のドーピング構造の形成を説明する。以下、上記の構造と異なる構造または方法だけを説明し、同じである構造や方法について詳細な説明を省略する。
図３３に示すように、上記の方法で形成された図１８に示される構造をもとに説明し、図番号を図３３にする。
任意選択で、図３４に示すように、核生成層１２１を核として第１窒化物半導体層１２２を側方にエピタキシャル成長させ、前記第１トレンチ８０３の存在のため、前記第１窒化物半導体層１２２が核生成層から前記第１トレンチ８０３に沿って側方にエピタキシャル成長する。前記第１窒化物半導体層１２２が前記トレンチの外に成長することもあり、平坦化またはエッチング技術により前記第１トレンチ８０３の外の第１窒化物半導体層１２２を除去する。任意選択で、第１窒化物半導体層１２２の材質は、上記の構造の材質と同じである。
側方にエピタキシャルするとき、前記第１窒化物半導体層１２２において複数の第１導電型（例えば、Ｎ－型）のドーピング領域１４０と複数の第２導電型（例えば、Ｐ－型）のドーピング領域１５０を交互に形成することにおいて、上記の構造と相違している。
図３５に示すように、前記第１窒化物半導体層１２２の間のシリコン基板１２０に対してエッチングを行い、前記第１絶縁層８０２および一部の前記シリコン基板１２０を除去し、第２トレンチ８１０を形成し、これによって、前記第１窒化物半導体層１２２の＜０００１＞および＜０００１￣＞方向における側面１８０、１９０が露出され、側面１８０、１９０の対応する結晶面がそれぞれ（０００１）面および（０００１￣）面である。つまり、第１窒化物半導体層１２２の＜０００１＞方向における側面１８０は、前記第１窒化物半導体層１２２の第１領域１２４であり、第１窒化物半導体層１２２的＜０００１￣＞方向における側面１９０は、前記第１窒化物半導体層１２２の第２領域１２５である。
図３６に示すように、前記エッチングがされた基板１２０に第４絶縁層８１１を形成することにより前記第２トレンチ８１０を充填し、平坦化を行って露出の前記シリコン基板を隔離し、前記第４絶縁層８１１が、例示的に、二酸化ケイ素層である。
図３７に示すように、前記第２トレンチ８１０内の底部および側壁における前記第４絶縁層８１１の一部をエッチングして、前記第１窒化物半導体層１２２の第１領域１２４および第２領域１２５を部分的に露出する。
図３８に示すように、露出された前記第１窒化物半導体層１２２の第１領域１２４および第２領域１２５に第２窒化物半導体層１２３を形成し、第１窒化物半導体層１２２の第１領域１２４および第２領域１２５のそれぞれと積層構造を形成する。任意選択で、第２窒化物半導体層１２３の材質は、上記の構造の材質と同じである。任意選択で、積層構造は、例えば、第１窒化物半導体層１２２の第１サブ層／第２サブ層と第２窒化物半導体層１２３の第１サブ層／第２サブ層とからなるものである。前記第１窒化物半導体構造および前記第２窒化物半導体構造は、同時に形成したものである。
図３９、図２、図３に示すように、上記の構造に第５絶縁層８１２を形成することにより前記第２トレンチ８１０を充填し、前記第５絶縁層８１２をフォトエッチングしてソース電極ウィンドウ、ドレイン電極ウィンドウおよびゲート電極ウィンドウを形成する。当業者の周知の技術を用い、例えば、電子ビーム蒸着技術を用いてソース電極ウィンドウ、ドレイン電極ウィンドウでＴｉ、Ａｌ、Ｔｉ、ＴｉＮの４層の金属を蒸着させ、厚さが、例えば２０ｎｍ、１３０ｎｍ、２５ｎｍ、７０ｎｍであり、そして、リフトオフ、焼なましを経て、二次元キャリアガスとオーミック接触するオーミック電極を形成し、ゲート電極ウィンドウで前記第２窒化物半導体層１２３と絶縁しまたはショットキー接触するゲート電極を形成し、つまり、前記ＨＥＭＴ１００およびＨＨＭＴ２００のソース電極１０１／２０１、ドレイン電極１０３／２０３およびゲート電極１０２／２０２を形成する。エッチングの方法でこれらの電極構造を形成してもよい。
具体的に、第１ソース電極１０１、第１ドレイン電極１０３は、第１ゲート電極１０１の両側に対向して配置し、第１導電型二次元キャリアガスと結合して、少なくとも１つの第１トランジスタ１００を構成する。第１トランジスタ１００において、第２導電型（例えば、Ｐ－型）のドーピング領域１５０が＜０００１＞結晶方位投影方向で第１ゲート電極１０２と少なくとも部分的に重なり合うとともに、第１ゲート電極１０２付近の第１導電型二次元キャリアガスのほとんどを空乏化し、第１導電型（例えば、Ｎ－型）のドーピング領域１４０が第１ソース電極１０１および第１ドレイン電極１０３のそれぞれと電気的に結合する。また、第２ソース電極２０１、第２ドレイン電極２０３は、第２ゲート電極２０２の両側に対向して配置し、第２導電型二次元キャリアガスと結合して、少なくとも１つの第２トランジスタ２００を構成する。第２トランジスタ２００において、第１導電型（例えば、Ｎ－型）のドーピング領域１４０が＜０００１￣＞結晶方位投影方向で第２ゲート電極２０２と少なくとも部分的に重なり合うとともに、第２ゲート電極１０２付近の第２導電型二次元キャリアガスのほとんどを空乏化し、第２導電型（例えば、Ｐ－型）のドーピング領域１５０が第２ソース電極２０１および第２ドレイン電極２０３のそれぞれと電気的に結合する。
図４０、図３に示すように、トランジスタの閾値電圧を制御するため、上記の構造に、それぞれ該第２導電型（例えば、Ｐ－型）のドーピング領域１５０および該第１導電型（例えば、Ｎ－型）のドーピング領域１４０と電気的に接続するボディ電極１０４、２０４を形成してもよい。具体的に、任意選択で、第１トランジスタ１００は、第１ボディ電極１０４をさらに含み、該第１ボディ電極１０４が第１ゲート電極１０２と対向して第１窒化物半導体構造の側面に設置される。第２トランジスタ２００は、第２ボディ電極２０４をさらに含み、該第２ボディ電極２０４が第２ゲート電極２０２と対向して第２窒化物半導体構造の側面に設置される。
任意選択で、異なるトランジスタの間の二次元キャリアガス、すなわち２ＤＥＧおよび２ＤＨＧを除去して、２ＤＥＧおよび２ＤＨＧによる異なるトランジスタの間の電気的接続を防止するため、異なるトランジスタの間にトレンチアイソレーション構造を形成してもよい。
本開示に係る案は、下記の効果の少なくとも１つを実現することができる。本開示に係る集積回路構造は、ＩＩＩ族窒化物半導体に基づく、ＨＥＭＴとＨＨＭＴとの相補型回路であり、同一の基板においてＨＥＭＴとＨＨＭＴとの集積を実現することができ、ＨＥＭＴおよびＨＨＭＴが、それぞれ垂直界面の分極接合を有し、両者の分極接合の結晶方位が異なり、二次元キャリアガスが前記分極接合に平行な方向にキャリアチャネルを形成し、埋め込みドーピング領域により対応のチャネルキャリアのほとんどを空乏化する。本開示は、ＩＩＩ族窒化物半導体の分極特性を利用し、異なる結晶方位における分極接合界面で相補型の二次元キャリアガスを生成することを実現し、ＩＩＩ族窒化物半導体のＨＥＭＴとＨＨＭＴとを１つの基板に集積させて、相補型の集積回路構造を形成する。ＣＭＯＳのような従来のシリコンをベースにした相補型回路に比べて、本開示に係る集積回路構造は、２ＤＥＧおよび２ＤＨＧが、キャリア移動度、オン電流密度、スイッチング速度などの面で優位に立ち、オン抵抗、寄生インダクタンスが低くなり、そして、デバイスがノーマリオフ状態であり、オン電流密度がより高く、集積度がより高く、消費電力が少ない技術的効果を得ることができる。
本開示に係る案は、下記の効果の少なくとも１つを実現することができる。本開示に係る集積回路構造は、電子設備の核心部分として位相反転器、増幅器、ＮＡＮＤ、ＮＯＲなどアナログまたはディジタル集積回路に広く適用される。
本開示に係る案は、下記の効果の１つを実現することができる。本開示に係る集積回路構造の製造方法は、単位面積でより高いチャネル密度を実現でき、平面化プロセスに適し、トランジスタの集積密度の向上に寄与でき、上記の集積回路構造のプロセスが比較的に簡単であり、生産コストを効果的に削減することができる。
上記の説明は、「接続」または「結合」される要素または接続箇所または特徴に対するものである。本開示での使用のように、特に断りがない限り、「接続」とは、１つの要素が他の要素に直接接続される（または直接連通）ことを意味し、必ずしも機械的な接続ではない。同様、特に断りがない限り、「結合」とは、１つの要素が他の要素に直接または非直接接続される（直接または非直接連通）ことを意味し、必ずしも機械的な結合ではない。したがって、図面における模式図が要素の例示的な配置を示すが、説明される主題の実施例に、中間要素、デバイス、特徴また部品を付加してもよい。
上記の詳細な説明において少なくとも１つの例示的な実施例を提出したが、変化してもよい。当業者であればわかるように、これらの説明は、例示的なものにすぎず、本開示の保護範囲を限定するものではない。当業者は、本開示の精神および原理を逸脱しない限り、本開示に対して行った各種の変形および変更も本開示の範囲に属する。
本開示に係るＩＩＩ族窒化物半導体集積回路構造は、製造方法のプロセスが簡単で、コストが低く、単位面積でより高い集積度を実現でき、耐電圧が高く、パワーが高く、オン抵抗が低いなどの高い性能をもつ相補型半導体集積回路構造を実現できる。

Claims (7)

  1. 少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとを備え、
    前記少なくとも１つの第１トランジスタは、
    第１導電型二次元キャリアガスを有する、第１分極接合を有する第１窒化物半導体構造と、
    前記第１窒化物半導体構造に設置される第１ゲート電極と、
    前記第１ゲート電極の両側に対向して配置されるとともに、前記第１導電型二次元キャリアガスと結合する、第１ソース電極および第１ドレイン電極と、
    前記第１ゲート電極と対向して前記第１窒化物半導体構造の側面に設置された第１ボディ電極と、を備え、
    少なくとも１つの第２トランジスタは、
    第２導電型二次元キャリアガスを有する、第２分極接合を有する第２窒化物半導体構造と、
    前記第２窒化物半導体構造に設置される第２ゲート電極と、
    前記第２ゲート電極の両側に対向して配置されるとともに、前記第２導電型二次元キャリアガスと電気的に結合する、第２ソース電極および第２ドレイン電極と、
    前記第２ゲート電極と対向して前記第２窒化物半導体構造の側面に設置された第２ボディ電極と、を備え、
    前記第１分極接合と前記第２分極接合とは、結晶方位が異なり、
    前記第１導電型二次元キャリアガスと前記第２導電型二次元キャリアガスとは、導電型が異なり、
    前記第１導電型二次元キャリアガスおよび前記第２導電型二次元キャリアガスは、それぞれ前記第１分極接合および前記第２分極接合に平行な方向にキャリアチャネルを形成するように構成され、
    前記第１窒化物半導体構造は、第１ドーピング構造をさらに含み、該第１ドーピング構造が前記第１導電型二次元キャリアガスと電気的に結合され、
    前記第２窒化物半導体構造は、第２ドーピング構造をさらに含み、該第２ドーピング構造が前記第２導電型二次元キャリアガスと電気的に結合され、
    前記第１ドーピング構造は、少なくとも１つの第２導電型ドーピング領域を含み、前記第２導電型ドーピング領域が前記結晶方位投影方向で前記第１ゲート電極と少なくとも部分的に重なり合い、
    前記第２ドーピング構造は、少なくとも１つの第１導電型ドーピング領域を含み、前記第１導電型ドーピング領域が前記結晶方位投影方向で前記第２ゲート電極と少なくとも部分的に重なり合い、
    前記第１ボディ電極は、前記第２導電型ドーピング領域と電気的に接続され、
    前記第２ボディ電極は、前記第１導電型ドーピング領域と電気的に接続され、
    前記第１窒化物半導体構造および第２窒化物半導体構造は、同一の基板にエピタキシャル成長され、
    前記第１分極接合および前記第２分極接合は、それぞれ垂直界面を有し、
    前記第１窒化物半導体構造は、凹字形トレンチが形成された基板に形成された第１窒化物半導体層、および第２窒化物半導体層を含み、前記第１窒化物半導体層が前記凹字形トレンチの制限下で前記凹字形トレンチに沿って成長したものであり、前記第２窒化物半導体層が前記第１窒化物半導体層の第１極性面および第２極性面に形成されており、前記第１分極接合が前記第１窒化物半導体層の前記第１極性面と前記第２窒化物半導体層との接触面に形成されており、
    前記第２窒化物半導体構造は、前記第１窒化物半導体層および第２窒化物半導体層を含み、前記第２分極接合が前記第１窒化物半導体層の前記第２極性面と前記第２窒化物半導体層との接触面に形成されており、前記第１分極接合が前記第１窒化物半導体層の前記第１極性面と前記第２窒化物半導体層との接触面に形成されている、
    ことを特徴とする集積回路構造。
  2. 前記第１トランジスタと前記第２トランジスタとが相補型のものであるとともに直列接続され、前記第１ゲート電極と前記第２ゲート電極が接続して入力端とされ、前記第１ソース電極または前記第２ソース電極が接地しまたは外部負電源ＶＳＳに結合し、前記第２ソース電極または前記第１ソース電極が外部正電源ＶＤＤに結合し、前記第１ドレイン電極と前記第２ドレイン電極とが接続して出力端とされる
    ことを特徴とする請求項１に記載の集積回路構造。
  3. 少なくとも２つの前記第１トランジスタが直列接続または並列接続して第１ユニットとされ、少なくとも２つの前記第２トランジスタが並列接続または直列接続して第２ユニットとされ、前記第１ユニットにおける直列接続または並列接続と第２ユニットにおける並列接続または直列接続とが対応しており、
    前記第１ユニットと前記第２ユニットとが直列接続し、前記第１ユニットと前記第２ユニットとの直列接続する接続端が出力端とされ、前記第１ユニットにおける前記第１トランジスタと前記第２ユニットにおける前記第２トランジスタとが、相補的に対をなすように構成され、相補的に対をなすトランジスタの前記第１ゲート電極と前記第２ゲート電極とが接続してそれぞれ入力端とされる
    ことを特徴とする請求項１に記載の集積回路構造。
  4. 前記第１ユニットにおける前記第１トランジスタが任意の数で直列接続または並列接続され、前記第２ユニットにおける、前記第１ユニットにおける前記第１トランジスタと相補的に対をなす前記第２トランジスタが相応な数で並列接続または直列接続される
    ことを特徴とする請求項３に記載の集積回路構造。
  5. 核生成層をさらに含む
    ことを特徴とする請求項１～４のいずれか１項に記載の集積回路構造。
  6. 請求項１～５のいずれか１項に記載の集積回路構造を含む
    ことを特徴とする電子設備。
  7. 少なくとも１つの第１トランジスタを形成するステップと、
    少なくとも１つの第２トランジスタを形成するステップとを含み、
    少なくとも１つの第１トランジスタを形成するステップは、
    第１導電型二次元キャリアガスを有する、第１分極接合を有する第１窒化物半導体構造を形成することを含み、
    少なくとも１つの第２トランジスタを形成するステップは、
    第２導電型二次元キャリアガスを有する、第２分極接合を有する第２窒化物半導体構造を形成することを含み、
    前記第１窒化物半導体構造と前記第２窒化物半導体構造とは、同時に形成し、
    前記第１分極接合と前記第２分極接合とは、結晶方位が異なり、前記第１分極接合および前記第２分極接合が、それぞれ垂直界面を有し、
    前記第１導電型二次元キャリアガスと前記第２導電型二次元キャリアガスとは、導電型が異なり、
    前記第１導電型二次元キャリアガスおよび前記第２導電型二次元キャリアガスは、それぞれ前記第１分極接合および前記第２分極接合に平行な方向にキャリアチャネルを形成し、
    前記第１窒化物半導体構造は、凹字形トレンチが形成された基板に形成された第１窒化物半導体層、および第２窒化物半導体層を含み、前記第１窒化物半導体層が前記凹字形トレンチの制限下で前記凹字形トレンチに沿って成長され、前記第２窒化物半導体層が前記第１窒化物半導体層の第１極性面および第２極性面に形成され、前記第１分極接合が前記第１窒化物半導体層の前記第１極性面と前記第２窒化物半導体層との接触面に形成され、
    前記第２窒化物半導体構造は、前記第１窒化物半導体層および第２窒化物半導体層を含み、前記第２分極接合が前記第１窒化物半導体層の前記第２極性面と前記第２窒化物半導体層との接触面に形成されており、前記第１分極接合が前記第１窒化物半導体層の前記第１極性面と前記第２窒化物半導体層との接触面に形成され、
    少なくとも１つの第１トランジスタを形成するステップは、
    前記第１窒化物半導体構造に設置する第１ゲート電極を形成することと、
    前記第１ゲート電極の両側に対向して配置するとともに前記第１導電型二次元キャリアガスと結合する、第１ソース電極と第１ドレイン電極とを形成することとをさらに含み、
    少なくとも１つの第２トランジスタを形成するステップは、
    前記第２窒化物半導体構造に設置する第２ゲート電極を形成することと、
    前記第２ゲート電極の両側に対向して配置するとともに前記第２導電型二次元キャリアガスと電気的に結合する、第２ソース電極と第２ドレイン電極とを形成することとをさらに含み、
    第１分極接合を有する第１窒化物半導体構造を形成することは、
    前記第１導電型二次元キャリアガスと電気的に結合する第１ドーピング構造を形成することをさらに含み、
    第２分極接合を有する第２窒化物半導体構造を形成することは、
    前記第２導電型二次元キャリアガスと電気的に結合する第２ドーピング構造を形成することをさらに含み、
    前記第１ドーピング構造は、少なくとも１つの第２導電型ドーピング領域を含み、該第２導電型ドーピング領域が前記結晶方位投影方向で前記第１ゲート電極と少なくとも部分的に重なり合い、
    前記第２ドーピング構造は、少なくとも１つの第１導電型ドーピング領域を含み、前記第１導電型ドーピング領域が前記結晶方位投影方向で前記第２ゲート電極と少なくとも部分的に重なり合う、
    ことを特徴とする集積回路構造製造方法。

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118476032A (zh) * 2022-03-25 2024-08-09 华为技术有限公司 氮化镓场效应晶体管的结构和制备方法
CN118712232B (zh) * 2024-06-26 2025-10-17 国网福建省电力有限公司电力科学研究院 一种沟槽型SiC MOSFET器件

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033399A (ja) 2000-07-13 2002-01-31 Toshiba Corp 半導体集積回路及びその製造方法
JP2013041986A (ja) 2011-08-16 2013-02-28 Advanced Power Device Research Association ＧａＮ系半導体装置
JP2014072397A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
US20140264379A1 (en) 2013-03-15 2014-09-18 The Government Of The United States Of America, As Represented By The Secretary Of The Navy III-Nitride P-Channel Field Effect Transistor with Hole Carriers in the Channel
JP2016100450A (ja) 2014-11-21 2016-05-30 三菱電機株式会社 ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2018046168A (ja) 2016-09-15 2018-03-22 株式会社東芝 半導体装置
CN110224019A (zh) 2019-04-12 2019-09-10 广东致能科技有限公司 一种半导体器件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135640A (ja) * 2008-12-05 2010-06-17 Panasonic Corp 電界効果トランジスタ
JP4985760B2 (ja) * 2009-12-28 2012-07-25 住友電気工業株式会社 半導体装置およびその製造方法
GB2482308A (en) * 2010-07-28 2012-02-01 Univ Sheffield Super junction silicon devices
US20150041820A1 (en) * 2013-08-12 2015-02-12 Philippe Renaud Complementary gallium nitride integrated circuits and methods of their fabrication
US20160005845A1 (en) * 2014-07-02 2016-01-07 International Rectifier Corporation Group III-V Transistor Utilizing a Substrate Having a Dielectrically-Filled Region
CN107078098B (zh) 2014-11-18 2021-04-06 英特尔公司 使用n沟道和p沟道氮化镓晶体管的cmos电路
CN105261643B (zh) * 2015-09-22 2018-04-24 宁波大学 一种高击穿电压氮化镓基高电子迁移率晶体管
WO2018181237A1 (ja) * 2017-03-31 2018-10-04 パナソニックＩｐマネジメント株式会社 半導体装置
US12464756B2 (en) * 2019-04-12 2025-11-04 Guangdong Zhineng Technologies, Co. Ltd. High electron mobility transistor (HEMT) and method of manufacturing the same
CN210272373U (zh) * 2019-08-30 2020-04-07 广东致能科技有限公司 一种具有高耐压能力的高电子迁移率晶体管
WO2021208623A1 (zh) * 2020-04-13 2021-10-21 广东致能科技有限公司 一种鳍状半导体器件、制造方法及其应用

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033399A (ja) 2000-07-13 2002-01-31 Toshiba Corp 半導体集積回路及びその製造方法
JP2013041986A (ja) 2011-08-16 2013-02-28 Advanced Power Device Research Association ＧａＮ系半導体装置
JP2014072397A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
US20140264379A1 (en) 2013-03-15 2014-09-18 The Government Of The United States Of America, As Represented By The Secretary Of The Navy III-Nitride P-Channel Field Effect Transistor with Hole Carriers in the Channel
JP2016100450A (ja) 2014-11-21 2016-05-30 三菱電機株式会社 ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2018046168A (ja) 2016-09-15 2018-03-22 株式会社東芝 半導体装置
CN110224019A (zh) 2019-04-12 2019-09-10 广东致能科技有限公司 一种半导体器件及其制造方法

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