JP7619399B2 - 部分構造、インターポーザー、及び半導体装置 - Google Patents

Description

本開示は、貫通電極基板、半導体装置及び貫通電極基板の製造方法に関する。

近年の電子デバイスでは、基板の両面に配線を用いた形態が用いられている。特許文献１には、ガラス基板を貫通する電極により基板両面の配線を接続する基板が開示されている。

ＷＯ２００５／０３４５９４号

上述の配線基板において多機能化を進める場合には、様々な機能を有する素子を形成することが求められている。しかしながら、貫通電極を有する基板において、このような素子を形成する場合には、予期せぬ問題が生じる場合がある。この基板上において、導電層が上下に位置する関係に配置される構成、例えば、キャパシタを形成する場合には、２つの導電層の構造によっては導電層間のショートを生じさせることがあった。

本開示の目的の一つは、貫通電極を含む基板において、上下に位置する導電層間におけるショートを防ぐことにある。

本開示によれば、第１面と前記第１面に対向する第２面とを有する基板と、前記基板を貫通する複数の貫通電極と、前記基板の前記第１面側に配置され、複数の前記貫通電極の少なくとも１つと電気的に接続された第１キャパシタとを有し、前記第１キャパシタは、前記基板の前記第１面側に配置され、前記貫通電極と電気的に接続された第１導電層と、前記第１導電層の上に配置された絶縁層と、前記絶縁層の上に配置された第２導電層と、を含み、前記絶縁層は、前記第１導電層と前記第２導電層の間に配置された第１部分と、前記第１導電層の側面の少なくとも一部を覆う第２部分と、を有する、貫通電極基板が提供される。

また、本開示の他の例によれば、第１面と前記第１面に対向する第２面とを有し、前記第１面と前記第２面を貫通する貫通孔を有する基板を提供する工程と、前記基板の前記貫通孔に前記第１面と前記第２面とを導通する貫通電極と、前記基板の前記第１面に前記貫通電極と電気的に接続された第１導電層を形成する工程と、前記第１導電層の上面に第１絶縁層を形成する工程と、前記第１導電層の側面の少なくとも一部及び前記第１絶縁層を覆うように第２絶縁層を形成する工程と、前記第１導電層の上方に位置する前記第２絶縁層の一部を除去する工程と、前記第２絶縁層の除去された部分に第２導電層を形成する工程と、を含む貫通電極基板の製造方法が提供される。

また、本開示の他の例によれば、第１面と前記第１面に対向する第２面とを有し、前記第１面と前記第２面を貫通する貫通孔を有する基板を提供する工程と、前記第１面に第１レジストを形成する工程と、前記基板の前記貫通孔に前記第１面と前記第２面とを導通する貫通電極と、前記基板の前記第１面に前記貫通電極と電気的に接続された第１導電層を形成する工程と、前記第１導電層上に中間層を形成する工程と、リフトオフによって前記第１レジストを除去する工程と、前記第１導電層の周囲に第２レジストを形成する工程と、前記中間層の上面及び側面と、前記第１導電層の側面と、前記第１面と、前記第２レジストの上面及び側面とに、第１絶縁層を形成する工程と、前記第２レジストの前記側面に形成された前記第１絶縁層の少なくとも一部を残すように、リフトオフによって前記第２レジストを除去する工程と、前記中間層の位置に対応する前記第１絶縁層の上に第２導電層を形成する工程と、を含む貫通電極基板の製造方法が提供される。

また、他の例によれば、第１面と前記第１面に対向する第２面とを有し、前記第１面と前記第２面を貫通する貫通孔を有する基板を提供する工程と、前記第１面に第１レジストを形成する工程と、前記基板の前記貫通孔に前記第１面と前記第２面とを導通する貫通電極と、前記基板の前記第１面に前記貫通電極と電気的に接続された第１導電層を形成する工程と、前記第１導電層の上面及び側面と、前記第１面とに第１絶縁層を形成する工程と、前記第１導電層の前記上面の位置に対応する前記第１絶縁層の上に第２導電層を形成する工程と、前記第２導電層を覆い、かつ、前記第１面上の前記第１絶縁層の一部を覆うように第２レジスト層を形成する工程と、前記第２レジスト層に覆われていない前記第１絶縁層の部分を除去する工程と、前記第２レジスト層を除去する工程と、を含む貫通電極基板の製造方法が提供される。

上記貫通電極基板は、インターポーザーとして用いることも可能である。

本開示によれば、貫通電極を含む基板おいて、上下に位置する導電層間のショートを防ぐことができる。本開示に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、上記した以外の、課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

本開示の第１実施形態に係るインターポーザーを示す概略平面図である。 本開示の第１実施形態におけるインターポーザーを示す概略断面図（図１のＡ－Ａ線断面図）である。 本開示の第１実施形態に係るインターポーザーに含まれるキャパシタ１００を示す概略断面図（図１のＢ－Ｂ線断面図）である。 本開示の第１実施形態に係るインターポーザーを製造する方法を説明する図である。 本開示の第１実施形態に係るインターポーザーを製造する方法を説明する図である。 本開示の第１実施形態に係るインターポーザーを製造する方法を説明する図である。 本開示の第１実施形態に係るインターポーザーを製造する方法を説明する図である。 本開示の第１実施形態に係るインターポーザーを製造する方法を説明する図である。 本開示の第１実施形態に係るインターポーザーを製造する方法の別の例を説明する図である。 本開示の第２実施形態に係るキャパシタを示す概略断面図である。 本開示の第３実施形態に係るキャパシタを示す概略断面図である。 本開示の第４実施形態に係るキャパシタを示す概略断面図である。 本開示の第５実施形態に係るキャパシタを示す概略断面図である。 本開示の第６実施形態に係るキャパシタを示す概略断面図である。 本開示の第７実施形態に係るキャパシタを示す概略断面図である。 本開示の第８実施形態に係るキャパシタを示す概略断面図である。 本開示の第９実施形態に係るキャパシタを示す概略断面図である。 本開示の第１０実施形態に係るキャパシタを示す概略断面図である。 本開示の第１１実施形態に係るキャパシタを示す概略断面図である。 本開示の第１１実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１１実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１１実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１２実施形態に係るキャパシタを示す概略断面図である。 本開示の第１３実施形態に係るキャパシタを示す概略断面図である。 本開示の第１３実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１３実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１３実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１３実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１３実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１３実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１３実施形態に係るキャパシタの位置関係を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する別の方法を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する別の方法を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する別の方法を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する別の方法を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する別の方法を説明する図である。 本開示の第１４実施形態に係るインターポーザーを示す概略平面図である。 本開示の第１４実施形態におけるインターポーザーに含まれる環状の導電層２９を示す概略断面図（図２１ＡのＣ－Ｃ線断面図）である。 本開示の第１５実施形態に係るキャパシタを示す概略平面図である。 本開示の第１６実施形態に係るキャパシタを示す概略平面図である。 本開示の第１７実施形態に係るキャパシタを示す概略平面図である。 本開示の第１８実施形態に係るキャパシタを示す概略平面図である。 本開示の第１９実施形態に係るキャパシタを示す概略平面図である。 本開示の第２０実施形態に係るキャパシタの第１導電層と第１絶縁層との位置関係を示す概略平面図である。 本開示の第２１実施形態に係るキャパシタの第１導電層と第１絶縁層との位置関係を示す概略平面図である。 本開示の第２２実施形態に係るキャパシタの第１導電層と第１絶縁層との位置関係を示す概略平面図である。 本開示の第１実施形態に係るキャパシタが隣接配置された場合の概略断面図である。 本開示の第２０実施形態に係るキャパシタの第２導電層の配置例を説明する概略断面図である。 本開示の第２０実施形態に係るキャパシタの第２導電層の別の配置例を説明する概略断面図である。 本開示の第２３実施形態に係るキャパシタの概略断面図である。 本開示の第２４実施形態に係るインターポーザーに含まれるキャパシタ及びインダクタを示す概略平面図である。 本開示の第２４実施形態に係るインターポーザーを示す概略断面図（図２８のＤ－Ｄ線断面図）である。 本開示の第２５実施形態に係るキャパシタを示す概略平面図である。 本開示の第２６実施形態における半導体装置を示す図である。 本開示の第２６実施形態における半導体装置の別の例を示す図である。 本開示の第２６実施形態における半導体装置のさらに別の例を示す図である。 本開示の第２６実施形態における半導体装置を用いた電子機器の一例を説明する図である。

以下、図面を参照して本開示の一実施形態について説明する。なお、以下に示す各実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号（数字の後にＡ、Ｂ等を付しただけの符号）を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺及び縦横の寸法比等を、実物のそれらから変更し誇張したり、構成の一部が図面から省略されたりする場合がある。

本明細書等において「～」を用いて表される数値範囲は、「～」の前後に記載される数値のそれぞれを下限値及び上限値として含む範囲であることを意味する。例えば、１０～３０であれば、１０以上３０以下であることを意味する。

＜第１実施形態＞
本開示の一実施形態に係るインターポーザーは、絶縁層を、金属等を含む導電層で挟み込んだ構造を有する。図１は、本開示の第１実施形態に係るインターポーザー１０を示す概略平面図である。図２は、本開示の第１実施形態におけるインターポーザー１０を示す概略断面図（図１のＡ－Ａ線断面図）である。図３は、本開示の第１実施形態に係るインターポーザー１０に含まれるキャパシタ１００を示す概略断面図（図１のＢ－Ｂ線断面図）である。なお、図１及び図３においては、基板１１、第１導電層１２、第１絶縁層１３及び第２導電層１４の位置関係がわかりやすくなるように、一部の構成が省略されている。インターポーザー１０は、例えば、絶縁層を金属で挟み込んだ構造であるＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）構造を有する。以下、ＭＩＭ構造は、誘電体層である絶縁層を上部電極と下部電極とで挟んだキャパシタ１００であるものとして説明する。この場合、第１導電層１２が下部電極、第１絶縁層１３が誘電体層、第２導電層１４が上部電極として用いられる。

インターポーザー１０は、第１面１１ａと第１面１１ａに対して対向する第２面１１ｂとを有する基板１１と、基板１１の第１面１１ａに配置された第１導電層１２と、第１導電層１２の上に配置された第１絶縁層１３と、第１絶縁層１３の上に配置された第２導電層１４とを備える。この例では、第１導電層１２と基板１１との間には、さらに下地層１７が配置されている。なお、下地層１７は、基板１１の第１面１１ａに直接配置されていてもよいし、導電性又は絶縁性の層を少なくとも１層を介して基板１１の第１面１１ａに配置されていてもよい。例えば、基板１１の第１面１１ａにエポキシ、ポリイミド、ポリベンゾオキサゾール、ポリアミドなどから選択される絶縁性樹脂を配置することにより、第１導電層１２と基板１１の熱膨張率の差により発生する応力を緩和することができるため、後の加熱を含む工程において、基板にクラックが生じるのを抑制することができる。

基板１１は、第１面１１ａと第２面１１ｂとを貫通する貫通孔１５を有する。第１導電層１２は、貫通孔１５に形成された貫通電極２０を介して第２面１１ｂに配置された第３導電層２１に電気的に接続されている。貫通電極２０と基板１１との間及び第３導電層２１と基板１１との間においても、下地層１７が配置されている。貫通孔１５の形態は、図示に限らず、貫通孔１５は、基板１１の第１面１１ａ及び第２面１１ｂから基板１１の厚み方向の中央部に向かうにつれて幅が小さくなる形状であってもよいし、貫通孔１５の側壁は、基板１１の第１面１１ａの法線方向に沿って広がっていてもよいし、基板１１の第１面１１ａの法線方向に沿って狭まっていてもよいし、また、側壁の一部が湾曲した形状を有してもよい。基板１１に、エッチング加工、レーザ加工、レーザ加工とエッチング加工の組合せによる加工、サンドブラスト加工、放電加工、ドリル加工などを行うことにより、貫通孔１５が形成される。貫通電極２０は、図２に示すように貫通孔１５の側面に沿って導電材料が配置された形態に限らず、貫通孔１５内に導電材料が充填された形態であってもよい。また、第１導電層１２、貫通電極２０及び第３導電層は一体となっている構造でもよい。図２のインターポーザー１０は、第１導電層１２、貫通電極２０及び第３導電層２１は同じ構成である。同じ構成としては、例えば、同じ材料で形成された構成が挙げられる。また、基板１１の第１面１１ａ上の第１導電層１２と基板１１の第２面１１ｂ上の第３導電層２１は、同じ材料で形成され、実質的に同じ厚さであってもよい。このような場合には、電気的に接続された際、接続部において抵抗値に差が生じにくく、信号の伝送損失を軽減することができる。

なお、貫通孔１５の開口幅は、４０μｍ～１１０μｍであることが好ましい。ここで、貫通孔１５の開口幅とは、基板１１の第１面１１ａないし第２面１１ｂを平面視した際の貫通孔１５の外縁が形成する図形において、当該図形外縁の任意の２点間の最大距離をいう。なお、外縁が形成する図形が円形である場合、上述の幅とは、円の直径をいう。

基板１１の第１面１１ａ側と第２面１１ｂ側には、絶縁性を有する樹脂層２２が形成されている。樹脂層２２において、第１導電層１２、第２導電層１４及び第３導電層２１に対応する位置には、ビアホール２３が形成されている。ビアホール２３のそれぞれには、導電性の材料で形成された接続部２４が配置されている。接続部２４は、ビアホール２３の底部に配置された導電層と電気的に接続されている。

インターポーザー１０は、接続部２４を介して、半導体チップ５０に電気的に接続されている。また、インターポーザー１０は、接続部２４及びはんだボール２５を介して、配線基板４０に接続されている。半導体チップ５０についてもはんだボール２５を介して接続部２４に接続されてもよい。この構成によれば、インターポーザー１０と、基板１１の第１面１１ａ側に配置され、貫通電極２０と電気的に接続された半導体チップ５０と、基板１１の第２面１１ｂ側に配置され、貫通電極２０と電気的に接続された配線基板４０と、を有する半導体装置が提供される。本実施形態のインターポーザー１０によれば、狭端子ピッチの半導体チップ５０の、大型の配線基板４０への実装が簡便化される。配線基板４０は、例えば、マザーボードなどが挙げられる。また半導体チップ５０との接続は、接続部４２を介するのでなく、大型の配線基板４０を介して実施してもよい。この場合に本発明の貫通電極基板はインターポーザーでなく受動素子と位置づけられる。

基板１１として、ガラス基板、ガラスセラミックス基板、石英基板、サファイア基板、樹脂基板、ガラスエポキシ基板、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板、炭化シリコン（ＳｉＣ）基板、ガリウムヒ素（ＧａＡｓ）基板、リン化インジウム（ＩｎＰ）基板、アルミナ（Ａｌ₂Ｏ₃）基板、窒化アルミニウム（ＡｌＮ）基板、酸化ジルコニウム（ＺｒＯ₂）基板など、又は、これらが積層された基板を用いることができる。なお、基板１１
は絶縁性を有することが好ましく、少なくとも表面に絶縁性を有している。

好ましくは、基板１１は、ガラス基板である。一般にインターポーザーは、その縁に近い領域ほど熱変形による変位が大きくなる。ガラス基板を用いたインターポーザーの場合、この領域に対して、インターポーザー上に配置されるシリコン基板を用いた半導体チップ等との熱膨張率の差を小さくするように対処できるという利点がある。また基板１１にガラスを使用することにより、絶縁性が高いことから基板１１の表面に形成される導電層間のリーク電流を懸念しなくてもよい。

より好ましくは、基板１１として無アルカリガラスが用いられる。無アルカリガラスは、ソーダガラスとは異なりＮａ、Ｋなどのアルカリ成分を含まないので、ガラス表面にアルカリ成分が析出することがない。したがって、この態様では、インターポーザーに接続されるべき半導体チップの端子を腐食させる信頼性劣化要因が原理的に生じない利点がある。また、無アルカリガラスは、熱膨張率がシリコンのそれと同程度の大きさであり、接続される半導体チップとの関係で熱膨張率の点で整合性がよい。

基板１１の厚さは、例えば、５０μｍ～７００μｍであることが好ましい。また、基板１１の第１面１１ａの表面粗さ（算術平均粗さＲａ）は、基板１１の第１面１１ａ上に形成する第１導電層１２及び第２面１１ｂ上に形成する第３導電層２１にて、高周波信号に対し伝送損失が生じるのを防ぐ観点から小さいことが好ましく、０．１ｎｍ～１０ｎｍであることが好ましい。なお、ここでの算術平均粗さＲａは、ＪＩＳ規格ＪＩＳ Ｂ ０６０１：２００１による定義に従う。

第１導電層１２及び第２導電層１４の材料として、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等の導電性を有する材料が用いられる。なかでも導電性が高く、かつ材料コストの低いＣｕを用いることが好ましい。また、第１導電層１２の厚みは０．５μｍ～２０μｍが好ましく、第２導電層１４の厚みは０．５μｍ～５μｍが好ましい。配線パターンについては、金属箔のエッチングによるサブトラクティブな形成のほか、導電性ペーストの塗布や、めっきによる形成等のアディティブな形成を採用することもできる。ここで、金属箔は、例えば、Ｃｕ等が挙げられる。また、導電性ペーストは、金属ナノペースト等が挙げられる。

下地層１７は、１つ以上の層を含んでよい。例えば、下地層１７は、密着層及びシード層の少なくとも１つを含む。この例では、下地層１７が密着層及びシード層で構成される例で説明する。なお密着層とは基板１１と第１導電層１２及び第２導電層１４、あるいは基板１１とシード層とを剥がれにくくするための層である。またシード層とは第１導電層１２及び第２導電層１４を電解めっきで形成する際に通電を行い、めっき膜を形成するための層である。よって機能が重複するのであれば、密着層とシード層は同一であってもよい。密着層は、例えば、酸化亜鉛（ＺｎＯ）などを含む密着層である。酸化亜鉛を含む密着層は、例えば、ゾルゲル法によって形成することができる。また、シード層は、Ｔｉ、Ｃｒ、Ｃｕ等が挙げられる。Ｔｉ、Ｃｒ、Ｃｕを含むシード層は、例えば、スパッタにより形成できる。また、第１導電層１２と貫通電極２０とを同時に形成する際には、基板１１の表面に対して厚み方向へ奥行きのある貫通孔１５の表面全体へ下地層１７を被覆させることが密着性の観点から好ましい。したがって、下地層１７を形成する際の厚みは、基板１１の表面において２０ｎｍ～３００ｎｍであることが好ましい。また下地層１７は、形成する際の厚みのまま使用してもよいが、貫通孔１５の表面に下地層１７を十分に被覆させた結果、基板１１に形成された下地層１７の厚みが過剰となる場合がある。その結果、後の工程で薬液やプラズマ等により選択的にダメージを受けやすくなったり、あるいは下地層１７自身の脆性が原因で下地層上に形成された導電層の剥離が生じたりする場合がある。これを防ぐために下地層の形成後に予めエッチングを行い、下地層の厚みを減じてもよい。例えば、基板表面において、およそ１～１０ｎｍの層が残るまで下地層の厚みを減じてもよい。

第１絶縁層１３として、例えば、無機材料を用いることができ、より具体的には窒化ケイ素（Ｓｉ_xＮ_y）、二酸化ケイ素（ＳｉＯ₂）、酸窒化ケイ素（ＳｉＯ_xＮ_y）、五酸化タ
ンタル（Ｔａ₂Ｏ₅）、酸化アルミニウム（Ａｌ₂Ｏ₃）、又は、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ₂）、アルミニウムを添加した酸化ハフニウムを用いることができる。第１絶縁層１３は、キャパシタ１００の周囲に存在する絶縁層（例えば、樹脂層２２）よりも高い比誘電率を有することが望ましい。第１絶縁層１３の比誘電率は、例えば２．０～９．０、より好ましくは５．０～８．０の範囲である。なかでも比誘電率と絶縁破壊電圧の観点から窒化ケイ素（Ｓｉ_xＮ_y）、酸窒化ケイ素（ＳｉＯ_xＮ_y）を好適に用いることができる。第１絶縁層１３の厚み（後述するＴ１）は、５０ｎｍ～８００ｎｍであってもよい。

本開示の実施形態では、上述の第１導電層１２、第２導電層１４及び第１絶縁層１３の成膜プロセスとして、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、又は電気めっきなどを使用することができる。化学蒸着としては、例えば、プラズマＣＶＤ、原子層堆積（ＡＬＤ）が挙げられる。物理蒸着としては、例えば、スパッタリング又は蒸着が挙げられる。また、導電層及び絶縁層のパターンを形成するために、フォトリソグラフィを使用することができる。また、導電層及び絶縁層の平坦化プロセスとして、エッチバック、化学的機械的研磨（ＣＭＰ）などを使用することができる。

次に、本実施形態のキャパシタ１００の構造を説明する。図１に示すように、第１絶縁層１３は、第１導電層１２の上面１２ａのうち、第２導電層１４が配置される位置に形成されている。図３に示すように、第１絶縁層１３は、第１部分１３ａ、第２部分１３ｂ及び第３部分１３ｃを有する。第１部分１３ａは、第１導電層１２と第２導電層１４の間に配置されている。第２部分１３ｂは、第１部分１３ａから連続的に延びて、第１導電層１２の側面１２ｂの少なくとも一部及び下地層１７の側面１７ａの少なくとも一部を覆う。第３部分１３ｃは、第２部分１３ｂから連続的に延びて基板１１の第１面１１ａの少なくとも一部を覆う。本実施形態では、第１部分１３ａ、第２部分１３ｂ、及び、第３部分１３ｃが同じ材料で形成されている。

本実施形態では、第１絶縁層１３の第２部分１３ｂが、第１導電層１２の側面１２ｂ及び下地層１７の側面１７ａを覆い、さらに、第１絶縁層１３の第３部分１３ｃが、基板１１の第１面１１ａの一部を覆うことになる。例えば、第１絶縁層１３が第１部分１３ａのみで構成される場合、図３中の点線の丸で示す位置で、第１導電層１２と第２導電層１４との間におけるショートが発生しやすくなる。また、第１絶縁層１３の端部が第２導電層１４の端部よりも内側に位置する場合、第１導電層１２と第２導電層１４と間に第１絶縁層１３が存在しない領域が生じる。この領域に空間が形成されると、圧力等により第１導電層１２と第２導電層１４とが接触し、ショートが発生する要因となる。また、この空間に樹脂層２２が流入すると、第１絶縁層１３とよりも低い比誘電率の樹脂層２２がキャパシタ１００の容量を低下させる要因となってしまう。

これに対して、本実施形態では、第１絶縁層１３の第２部分１３ｂが、第１部分１３ａから連続して延びて第１導電層１２の側面１２ｂを覆っているため、第１導電層１２と第２導電層１４との間でのショートを防ぐことができる。また、パターニングの精度によって第２導電層１４の位置が図３上の左右にずれる場合があり得るが、第１絶縁層１３が、第２部分１３ｂによって第１導電層１２の側面１２ｂ及び下地層１７の側面１７ａを覆うとともに、第３部分１３ｃによって基板１１の第１面１１ａまで覆っている。したがって、第２導電層１４の位置がずれた場合でも、第１導電層１２及び下地層１７が、第２導電層１４とショートすることを防ぐことができる。また、第１絶縁層１３の第３部分１３ｃが、基板１１の第１面１１ａと接触していることにより、第１絶縁層１３の剥がれに対する耐性が高くなる。

なお、第１絶縁層１３の第２部分１３ｂを絶縁膜として効果的に機能させるために、第１絶縁層１３の第２部分１３ｂの厚みＴ２は、第１絶縁層１３の第１部分１３ａの厚みＴ１の１／４以上であることが好ましい。第１絶縁層１３の第２部分１３ｂの厚みＴ２の上限は特に制限されないが、例えば、第１絶縁層１３の第１部分１３ａの厚みＴ１以下であってもよく、厚みＴ１の１／２以下であってもよい。また、第１絶縁層１３の第２部分１３ｂの厚みＴ２は、２５ｎｍ以上であることが好ましい。上述の内容を考慮すると、第１絶縁層１３の第１部分１３ａの厚みＴ１は、５０ｎｍ～４００ｎｍが好ましく、第１絶縁層１３の第２部分１３ｂの厚みＴ２は、２５ｎｍ～２００ｎｍが好ましい。また、第１絶縁層１３の第３部分１３ｃの長さ（第１導電層１２から第３部分１３ｃの端部までの距離）Ｌ１は、１０μｍ～２００μｍが好ましく、第１絶縁層１３の第３部分１３ｃの厚みＴ３は、５０ｎｍ～２００ｎｍが好ましい。

また、第１導電層１２の上面１２ａの表面粗さ（算術平均粗さＲａ）は、キャパシタ１００の歩留まりの観点から小さいことが好ましく、０．５ｎｍ～１００ｎｍであることが好ましい。また、第１導電層１２の側面１２ｂはキャパシタ１００として機能しない部分であれば、ある程度粗度を持つ粗面であってもよく、例えば、第１導電層１２の側面１２ｂの表面粗さ（算術平均粗さＲａ）は、２０ｎｍ～２００ｎｍであってもよい。このような表面粗さによって、第１導電層１２（側面１２ｂ）と第１絶縁層１３との密着性が高まる。

次に、インターポーザー１０を製造する方法、特に、キャパシタ１００（第１導電層１２、第１絶縁層１３、及び第２導電層１４）を形成する例について説明する。図４Ａから図４Ｆは、本開示の第１実施形態に係るインターポーザー１０を製造する方法を説明する図である。以下では、第１導電層１２と同時に、第１導電層１２に電気的に接続された貫通電極２０、及び、貫通電極２０を介して第１導電層１２に電気的に接続された第３導電層２１を形成する例について説明する。

第１面１１ａと第２面１１ｂとを有し、第１面１１ａと第２面１１ｂを貫通する貫通孔１５を有する基板１１を準備する。そして、図４Ａに示すように、基板１１の第１面１１ａ、第２面１１ｂ、及び、貫通孔１５の側壁１５ａ上に、下地層１７を形成する。以下では、下地層１７が密着層及びシード層で構成される例で説明する。まず、蒸着法やスパッタリング法などの物理成膜法によって密着層を形成する。続いて、同じく物理成膜法により密着層上にシード層を形成する。その後、密着層及びシード層をアニールする工程を実施してもよい。

なお、密着層及びシード層を形成する方法が、上述の方法に限られることはない。例えば、酸化亜鉛（ＺｎＯ）などを含む密着層を形成し、続いて、密着層上に無電解めっき法によってシード層を形成してもよい。酸化亜鉛を含む密着層は、例えば、ゾルゲル法により形成することができる。また上記のように、密着層及びシード層の両方を、蒸着法やスパッタリング法などの物理成膜法によって形成してもよいし、ゾルゲル法や無電解めっき法、物理成膜法などを組み合わせてもよい。

次に、図４Ｂに示すように、下地層１７上に部分的に第１レジスト層３１を形成する。続いて、電解めっきによって、第１レジスト層３１によって覆われていない下地層１７上にめっき層を形成する。当該めっき層によって、基板１１の第１面１１ａ上の第１導電層１２、貫通孔１５の貫通電極２０、及び、基板１１の第２面１１ｂ上の第３導電層２１を形成することができる。上述したように、基板１１（第１面１１ａ）と第１導電層１２との間、基板１１（貫通孔１５の側壁１５ａ）と貫通電極２０との間、基板１１（第２面１１ｂ）と第３導電層２１との間のそれぞれには、下地層１７が配置されている。

その後、図４Ｃに示すように、第１レジスト層３１を除去する。さらに、下地層１７のうち第１レジスト層３１によって覆われていた部分（第１導電層１２が形成されていない部分）を、例えばウェットエッチングにより除去する。これにより、基板１１の第１面１１ａ上の第１導電層１２と、貫通孔１５の貫通電極２０と、基板１１の第２面１１ｂ上の第３導電層２１とを備えるインダクタを構成することもできる。インダクタについては、第２４実施形態において、詳述する。なお、導電層をアニールする工程を実施してもよい。また、導電材料が充填された貫通電極を形成する場合、さらに電解めっきを行って貫通孔１５内に導電材料を充填してもよい。

次に、第１導電層１２の表面をＮＨ₃プラズマなどのプラズマに曝す表面処理工程を実
施してもよい。これにより、第１導電層１２の表面の酸化物を除去することができる。これにより、第１導電層１２と第１絶縁層１３との間の密着性を高めることができる。

次に、第１絶縁層１３を形成する。まず、第１導電層１２及び基板１１の第１面１１ａ上に部分的にレジスト層（図示省略）を形成する。続いて、第１導電層１２及び基板１１の第１面１１ａのうちレジスト層によって覆われていない部分とレジスト層によって覆われている部分とに、第１絶縁層１３を形成する。このとき、第１導電層１２の上面１２ａ、第１導電層１２の側面１２ｂ、下地層１７の側面１７ａ、及び基板１１の第１面１１ａを覆うように第１絶縁層１３を形成する。これにより、上述の第１部分１３ａ、第２部分１３ｂ、及び第３部分１３ｃを有する第１絶縁層１３が形成される。

第１絶縁層１３を形成する方法としては、例えば、プラズマＣＶＤ、スパッタリングなどを採用することができる。なお、スパッタリングは方向依存性が高いので、第１導電層１２の側面１２ｂに第１絶縁層１３を形成するのが難しい場合があるため、プラズマＣＶＤを採用するのが好ましい。第１絶縁層１３を形成した後、例えばウェットエッチングによりレジスト層を除去する。このとき、レジスト層上に形成された第１絶縁層１３は、リフトオフにより除去される。図４Ｄは、レジスト層を除去した後の状態を示す。なお、レジスト層を形成する前に、第１絶縁層１３を形成し、第１絶縁層１３を残す部分にのみレジスト層を形成して、第１絶縁層１３がエッチングされるようにしてもよい。すなわち、フォトリソグラフィによって、図４Ｄに示すように第１絶縁層１３が形成されてもよい。

次に、図４Ｅに示すように、第１絶縁層１３上に第２導電層１４を形成する。これにより、第１導電層１２と、第１導電層１２上の第１絶縁層１３と、第１絶縁層１３上の第２導電層１４とを備えるキャパシタを構成することができる。第２導電層１４を形成する工程は、第１導電層１２、例えば、めっき層を形成する工程と同様であるので、説明を省略する。ここで、第２導電層１４がめっき層で形成される場合には、第２導電層１４と第１絶縁層１３との間に、シード層等が形成されていてもよい。なお、第２導電層１４は、上述したように、金属箔のエッチングによる形成であってもよいし、導電性ペーストの塗布による形成であってもよい。

この後に、樹脂層２２が形成され、ビアホール２３が形成されて、接続部２４が形成されることによって、図２に示す構成が実現される。なお、樹脂層２２の厚さ（図２の例では基板１１の第１面１１ａから樹脂層２２の表面までの距離）は、表面においてキャパシタ１００等の凹凸が平坦化するために、下地層１７、第１導電層１２、第１絶縁層１３及び第２導電層１４の合計の厚さ以上、当該厚さの２倍以下の範囲であることが望ましい。また、キャパシタ１００の近傍では、第１導電層１２と接続部２４との間での容量成分が生じるが、設計上できるだけ少なくしたい。そのため、第１導電層１２と接続部２４との間において、第１絶縁層１３よりも低い比誘電率を有する樹脂層２２を厚く形成することが望ましい。樹脂層２２の厚さを第１絶縁層１３の表面から樹脂層２２の表面までの距離とした場合、例えば、第１絶縁層１３の厚さの１０倍以上であることが望ましい。

図４Ｆは、本開示の第１実施形態に係るインターポーザー１０を製造する方法の別の例を示す図である。図４Ｅでは、第１絶縁層１３が貫通孔１５の周囲には形成されていない例を示したが、第１絶縁層１３が貫通孔１５の貫通電極２０まで延びるように形成されてもよい。図４Ｆに示すように、第１絶縁層１３が、基板１１の第１面１１ａ側から延びて貫通電極２０の少なくとも一部を覆うように形成されてもよい。図４Ｆの例では、第１絶縁層１３が、第１部分１３ａから連続的に延びて、貫通電極２０の少なくとも一部を覆う部分１３ｈを有する。この構成によれば、例えば、第１絶縁層１３を形成した後にエッチングによりシード層を除去する際に、貫通電極２０の一部や、貫通孔１５の角部にある導電層（第１導電層１２と貫通電極２０との境目の部分）が第１絶縁層１３によって保護され、貫通電極２０及びその周囲の導電層がエッチングにより薄くなる等の影響を防ぐことができる。なお、第１絶縁層１３を形成した後にエッチングにより除去されるシード層は、例えば、めっき層で第２導電層１４を形成したときに用いられたシード層である。

＜第２実施形態＞
図５は、本開示の第２実施形態に係るキャパシタ１００Ａを示す概略断面図である。本実施形態では、第１絶縁層１３Ａの第３部分１３Ａｃが、基板１１の第１面１１ａ上に広がるように延びずに、下地層１７の側面１７ａを覆うようになっている。この構成によれば、第１絶縁層１３Ａの第２部分１３ｂが第１導電層１２の側面１２ｂ及び下地層１７の側面１７ａを覆い、かつ、第２部分１３ｂから基板１１と接触するまで第１絶縁層１３Ａの第３部分１３Ａｃまで延びている。したがって、第１導電層１２及び下地層１７が、第２導電層１４とショートすることを防ぐことができる。

＜第３実施形態＞
図６は、本開示の第３実施形態に係るキャパシタ１００Ｂを示す概略断面図である。本実施形態では、第１絶縁層１３Ｂの第２部分１３Ｂｂが、第１部分１３ａから、第１導電層１２の側面１２ｂの上端１２ｃと下端１２ｄの間の位置まで延びている。このように、第１絶縁層１３Ｂの第２部分１３ｂは、第１導電層１２の側面１２ｂの全面を覆う必要はなく、第１導電層１２の側面１２ｂの少なくとも一部を覆っている構成であればよい。この構成によれば、第１絶縁層１３Ｂの第２部分１３Ｂｂが、第１部分１３ａから連続して延びて第１導電層１２の側面１２ｂの一部を覆っている。したがって、第１導電層１２が、第２導電層１４とショートすることを防ぐことができる。

なお、図６に示す第１絶縁層１３Ｂは、例えば、レジスト層を用いたリフトオフにより形成することができる。例えば、第１導電層１２よりも薄いレジスト層を第１導電層１２以外の部分に形成し、第１導電層１２及びレジスト層上に第１絶縁層１３Ｂを形成する。その後、レジスト層を除去すると、側面１２ｂの一部を覆う第１絶縁層１３Ｂの第２部分１３Ｂｂが形成される。

＜第４実施形態＞
図７は、本開示の第４実施形態に係るキャパシタ１００Ｃを示す概略断面図である。本実施形態では、下地層１７Ｃの平面サイズが、第１導電層１２の平面サイズより大きい。すなわち、下地層１７Ｃが、第１導電層１２の側面１２ｂよりも距離Ｄ１だけ外側に拡がり、第１導電層１２の側面１２ｂよりも下地層１７Ｃの側面１７Ｃａが外側に存在する。すなわち、下地層１７Ｃの端部において第１導電層１２に覆われていない上面１７Ｃｆが現れる。第１絶縁層１３Ｃの第２部分１３Ｃｂが第１導電層１２の側面１２ｂ、下地層１７の一部（端部）の上面１７Ｃｆ及び側面１７Ｃａを覆い、かつ、第２部分１２Ｃｂから基板１１と接触するまで第１絶縁層１３Ｃの第３部分１３Ｃｃまで延びている。したがって、第１導電層１２及び下地層１７Ｃが、第２導電層１４とショートすることを防ぐことができる。なお、距離Ｄ１は、２０ｎｍ～１０００ｎｍであることが好ましい。

＜第５実施形態＞
図８は、本開示の第５実施形態に係るキャパシタ１００Ｄを示す概略断面図である。本実施形態では、下地層１７Ｄの平面サイズが、第１導電層１２の平面サイズより小さい。すなわち、下地層１７Ｄが、第１導電層１２の側面１２ｂよりも距離Ｄ２だけ内側に入り込んだ側面１７Ｄａを有する。これによって、第１導電層１２、基板１１及び下地層１７Ｄによってリセス部１７Ｄｂが形成される。このリセス部１７Ｄｂと第１絶縁層１３とによって、第１導電層１２の下方に空間１８が形成されている。第１絶縁層１３の第２部分１３ｂ及び第３部分１３ｃは、空間１８の少なくとも一部を残すように配置されている。このように、空間１８の少なくとも一部が空隙として残った状態でも、第１絶縁層１３の第３部分１３ｃの絶縁効果により、第１導電層１２及び下地層１７が、第２導電層１４とショートすることを防ぐことができる。

＜第６実施形態＞
図９は、本開示の第６実施形態に係るキャパシタ１００Ｅを示す概略断面図である。本実施形態では、第１絶縁層１３Ｅの第２部分１３Ｅｂ及び第３部分１３Ｅｃが、リセス部１７Ｄｂ（図８参照）を充填するように配置されている。この構成によれば、第１絶縁層１３Ｅの第２部分１３Ｅｂ及び第３部分１３Ｅｃが、第１導電層１２の下方のリセス部１７Ｄｂを埋めている。したがって、図８の構成に比べて、第１導電層１２及び下地層１７Ｄが、第２導電層１４とショートすることをより効果的に防ぐことができる。また、第１絶縁層１３Ｅがリセス部１７Ｄｂに入り込むため、第１導電層１２と下地層１７Ｄとの密着性も向上する。このようなショートの防止及び密着性の向上の観点から、下地層１７Ｄのリセス部１７Ｄｂのサイズ、すなわち、第１絶縁層１３から下地層１７の側面１７Ｄａまでの距離Ｄ２は、２０ｎｍ～１０００ｎｍであることが好ましい。

＜第７実施形態＞
図１０は、本開示の第７実施形態に係るキャパシタ１００Ｆを示す概略断面図である。本実施形態では、図９の構成において、第２導電層１４Ｆが、第１絶縁層１３Ｅの第１部分１３ａ、第２部分１３Ｅｂ及び第３部分１３Ｅｃにわたって配置されている。この構成によれば、第２導電層１４Ｆと第１絶縁層１３Ｅとの密着面積が大きいので、接着性がよい。また、この構成では、第２導電層１４Ｆと第１導電層１２及び下地層１７Ｄとの間の距離が近くなるが、第１絶縁層１３Ｅの第２部分１３Ｅｂ及び第３部分１３Ｅｃが第１導電層１２の下方のリセス部１７Ｄｂを埋めているため、第１導電層１２及び下地層１７Ｄが、第２導電層１４Ｆとショートすることを防ぐことができる。

＜第８実施形態＞ 図１１は、本開示の第８実施形態に係るキャパシタ１００Ｇを示す概略断面図である。本実施形態では、図３に示す第１実施形態のキャパシタ１００において、下地層１７を用いずに第１導電層１２Ｇが形成された場合に対応する。この構成によれば、第１絶縁層１３が、第２部分１３ｂによって第１導電層１２Ｇの側面１２Ｇｂを覆うとともに、第３部分１３ｃによって基板１１の第１面１１ａまで覆っている。したがって、第２導電層１４の位置がずれた場合でも、第１導電層１２Ｇが、第２導電層１４とショートすることを防ぐことができる。また、第１絶縁層１３の第３部分１３ｃが、基板１１の第１面１１ａと接触していることにより、第１絶縁層１３の剥がれに対する耐性が高くなる。

＜第９実施形態＞
図１２は、本開示の第９実施形態に係るキャパシタ１００Ｈを示す概略断面図である。本実施形態では、図５に示す第２実施形態のキャパシタ１００Ａにおいて、下地層１７を用いずに第１導電層１２Ｇが形成された場合に対応する。すなわち、第１絶縁層１３Ａの第２部分１３ｂが、第１導電層１２Ｇの側面１２Ｇｂの上端１２Ｇｃと下端１２Ｇｄとの間の全体を覆っている。この構成によれば、第１絶縁層１３Ａの第２部分１３ｂが、第１部分１３ａから連続して延びて第１導電層１２Ｇの側面１２Ｇｂを全体的に覆っている。したがって、第１導電層１２Ｇが、第２導電層１４とショートすることを防ぐことができる。

＜第１０実施形態＞
図１３は、本開示の第１０実施形態に係るキャパシタ１００Ｉを示す概略断面図である。本実施形態では、図６に示す第３実施形態のキャパシタ１００Ｂにおいて、下地層１７を用いずに第１導電層１２Ｇが形成された場合に対応する。すなわち、第１絶縁層１３Ｂの第２部分１３Ｂｂが、第１導電層１２Ｇの側面１２Ｇｂの上端１２Ｇｃと下端１２Ｇｄとの間の位置まで覆っている。この構成によれば、第１絶縁層１３Ｂの第２部分１３Ｂｂが、第１部分１３ａから連続して延びて第１導電層１２Ｇの側面１２Ｇｂの一部を覆っている。したがって、第１導電層１２Ｇが、第２導電層１４とショートすることを防ぐことができる。

＜第１１実施形態＞
図１４は、本開示の第１１実施形態に係るキャパシタ１００Ｊを示す概略断面図である。キャパシタ１００Ｊのように、第１導電層１２の側面１２ｂ及び下地層１７の側面１７ａを覆う絶縁層は、第１絶縁層１３と異なる材料の第２絶縁層１９で形成されてもよい。本実施形態では、第１絶縁層１３Ｊは、第１導電層１２と第２導電層１４の間に配置された第１部分１３ａで構成されている。すなわち、第１絶縁層１３Ｊは、第１導電層１２の上面１２ａのみに配置されている。第２絶縁層１９は、第１部分１９ａ、第２部分１９ｂ及び第３部分１９ｃを有する。第１部分１９ａは、第１絶縁層１３Ｊの上に配置されている。第２部分１９ｂは、第１部分１９ａから連続的に延びて第１導電層１２の側面１２ｂ及び下地層１７の側面１７ａを覆う。第３部分１９ｃは、第２部分１９ｂから連続的に延びて基板１１の第１面１１ａの少なくとも一部を覆う。

第２絶縁層１９として、有機材料又は無機材料を用いることができる。図９に示す第６実施形態のようにリセス部１７Ｄｂが存在する場合、第２絶縁層１９を樹脂で構成することにより、樹脂の変形を利用して第１導電層１２の下方のリセス部１７Ｄｂを埋めることができる。さらに好ましくは、第２絶縁層１９は、光によりパターニングできる感光性樹脂であり、例えば、感光性ポリイミドである。また、第２絶縁層１９は、レーザにより開口を形成できる樹脂であってもよく、例えば、エポキシ樹脂である。この構成によれば、第２絶縁層１９が第１導電層１２の側面１２ｂ、下地層１７の側面１７ａ及び基板１１の第１面１１ａを覆っているため、第１導電層１２及び下地層１７が、第２導電層１４とショートすることを防ぐことができる。なお、この実施形態において第２絶縁層１９の第２部分１９ｂの厚みをＴ２、第３部分１９ｃの厚みをＴ３として、上述した厚みに関する実施形態の内容を適用できる。

図１５Ａ～図１５Ｃは、本開示の第１１実施形態に係るキャパシタを製造する方法を説明する図である。当該方法は、第１実施形態における図４Ｄの工程に対応して実施することができる。まず、図１５Ａに示すように、第１導電層１２の上面１２ａに第１絶縁層１３Ｊを形成する。次に、図１５Ｂに示すように、ドライフィルム状の感光性樹脂を、真空ラミネート成形により、第１絶縁層１３Ｊの上、第１導電層１２の側面１２ｂ、及び、基板１１の第１面１１ａの一部を覆うように形成する。ここで、感光性樹脂は、例えば、感光性ポリイミドを用いることができる。これにより、第１絶縁層１３の上に配置された第１部分１９ａと、第１導電層１２の側面１２ｂを覆う第２部分１９ｂと、基板１１の第１面１１ａの少なくとも一部を覆う第３部分１９ｃとを有する第２絶縁層１９が形成される。その後、ラミネートした感光性樹脂を大気圧下に置く。これにより、図８のように空間１８が形成されるような第５実施形態では、空間１８の内圧がラミネート成型をしたときの圧力になっている。そのため、大気圧下に置くことで、差圧の影響で空間１８が潰れ、その結果、図９に示す第６実施形態のように、感光性樹脂が第１導電層１２の下方のリセス部１７Ｄｂに入り込む。次に、図１５Ｃに示すように、フォトリソグラフィにより、第２絶縁層１９の第１部分１９ａの一部及び第３部分１９ｃの一部を除去する。第１部分１９ａの一部とは、第１絶縁層１３Ｊ上に第２導電層１４が形成される部分である。この部分が除去されることによって、第１絶縁層１３Ｊの第１部分１３ａが露出される。第３部分１９ｃの一部とは、第２部分１９ｂから所定の距離より離れている部分である。また、ドライフィルム状の非感光性の樹脂を、真空ラミネート成形により、第１絶縁層１３の上、第１導電層１２の側面１２ｂ、及び、基板１１の第１面１１ａの一部を覆うように形成した後、ＵＶレーザ、炭酸ガスレーザ、又はエキシマレーザを照射することにより、上述した第２絶縁層１９の第１部分１９ａの一部及び第３部分１９ｃの一部を除去してもよい。ドライフィルム状の非感光性の樹脂は、例えば、エポキシ樹脂を用いることができる。次に、図１４に示すように、第２絶縁層１９が除去された部分のうち第１絶縁層１３Ｊが露出した部分に第２導電層１４を形成する。このとき、第２絶縁層１９上の一部にも第２導電層１４が形成される。

図１５Ａ～図１５Ｃに示す方法は、上述した図９に示す第６実施形態のように、第１導電層１２の下方に形成されたリセス部１７Ｄｂに絶縁層が配置されるような構成の場合に有利である。第１の圧力下で感光性又は非感光性の樹脂をラミネートした後、ラミネート時の第１の圧力よりも高い第２の圧力下に置くため、第１導電層１２の下方のリセス部１７Ｄｂに感光性又は非感光性の樹脂が入り込み易く、結果として、リセス部１７Ｄｂを樹脂で埋めることが容易になる。なお、上述した例では、第１の圧力は真空であり、第２の圧力は大気圧であるが、これに限られない。すなわち、第２の圧力が第１の圧力より高ければよい。また、リセス部１７Ｄｂが存在しない構成、又はリセス部１７Ｄｂにおいて空間１８が残ってもよい構成であれば、第２の圧力は、第１の圧力より低くてもよいし、第１の圧力と同じであってもよい。

＜第１２実施形態＞
図１６は、本開示の第１２実施形態に係るキャパシタ１００Ｋを示す概略断面図である。キャパシタ１００Ｋのように、複数の領域に区分されていてもよい。例えば、図１６では、基板１１上に、キャパシタ１００Ｋ－１、１００Ｋ－２、１００Ｋ－３が配置されている。図１６では、複数の領域が３つの場合を示しているが、複数の領域は３つに限定されない。キャパシタ１００Ｋ－１とキャパシタ１００Ｋ－２との間には、空間ＳＰ１が配置されている。キャパシタ１００Ｋ－２とキャパシタ１００Ｋ－３との間には、空間ＳＰ２が配置されている。すなわち、キャパシタ１００Ｋ－２は、キャパシタ１００Ｋ－１とキャパシタ１００Ｋ－３との間に配置されている。

キャパシタ１００Ｋ－１は、下地層１７Ｋ－１、第１導電層１２Ｋ－１、第１絶縁層１３Ｋ－１及び第２導電層１４Ｋ－１を有する。キャパシタ１００Ｋ－２は、下地層１７Ｋ－２、第１導電層１２Ｋ－２、第１絶縁層１３Ｋ－２及び第２導電層１４Ｋ－２を有する。キャパシタ１００Ｋ－３は、下地層１７Ｋ－３、第１導電層１２Ｋ－３、第１絶縁層１３Ｋ－３及び第２導電層１４Ｋ－３を有する。なお、下地層１７Ｋ－１、１７Ｋ－２、１７Ｋ－３は、形成されていなくてもよい。

第１導電層１２Ｋ－１と第１導電層１２Ｋ－２との間の間隙ＳＰ１が狭い場合、すなわち、第１導電層１２Ｋ－１と第１導電層１２Ｋ－２とが近い場合には、絶縁層を形成するときに間隙ＳＰ１に面した領域において堆積されにくい。その結果、第１導電層１２Ｋ－１及び第１導電層１２Ｋ－２の側面のうち間隙ＳＰ１に面する側面の一部には、第１絶縁層１３Ｋ－１、１３Ｋ－２が形成されていない。同様に、第１導電層１２Ｋ－２及び第１導電層１２Ｋ－３の側面のうち間隙ＳＰ２に面する側面の一部には、第１絶縁層１３Ｋ－２、１３Ｋ－３が形成されていない。このような構成であっても、間隙ＳＰ１、ＳＰ２には、第２導電層が形成されにくく、第１導電層１２Ｋ－１、１２Ｋ－２、１２Ｋ－３及び下地層１７Ｋ－１、１７Ｋ－２、１７Ｋ－３が、第２導電層１４Ｋ－１、１４Ｋ－２、１４Ｋ－３とショートすることを防ぐことができる。

＜第１３実施形態＞
図１７は、本開示の第１３実施形態に係るキャパシタ１００Ｌを示す概略断面図である。本実施形態のキャパシタ１００Ｌは、第１導電層１２Ｌと第１絶縁層１３Ｌとの間に中間層２６をさらに備える。中間層２６は、第１導電層１２Ｌと第１絶縁層１３Ｌとの間の密着性を高めるための導電材料が好ましく、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケル－金合金（Ｎｉ－Ａｕ）などを使用することができる。中間層２６の厚みは、好ましくは、２０ｎｍ～２００ｎｍである。なお、中間層２６は省略されてもよい。中間層２６として密着性を高める導電材料を採用することで、以下で説明するリフトオフによって第２レジスト層３２（図１８Ｅ参照）を除去するときに、第１絶縁層１３Ｌが剥がれにくくなる。

本実施形態では、第１絶縁層１３Ｌの第１部分１３ａが、中間層２６と第１導電層１２Ｌとの間に配置される。第１絶縁層１３Ｌの第１部分１３ａが中間層２６の上面２６ａを覆い、また、第１絶縁層１３Ｌの第２部分１３ｂが中間層２６の側面２６ｂ及び第１導電層１２Ｌの側面１２ｂを覆い、さらに、第１絶縁層１３Ｌの第３部分１３ｃが、基板１１の第１面１１ａを覆っている。本実施形態において、第３部分１３ｃの厚みＴ４は、５０ｎｍ～２００ｎｍであることが好ましい。

また、第１絶縁層１３Ｌは、第３部分１３ｃに接続され、基板１１の第１面１１ａに交差する方向に延びる第４部分１３ｄを有する。言い換えると、第４部分１３ｄは、基板１１に対して外方に延びているともいえる。図１７の例では、第４部分１３ｄは、第３部分１３ｃから連続的に延びて、かつ、基板１１の第１面１１ａから立ち上がるように形成されている。第４部分１３ｄは、その底部の幅よりもその先端の幅が小さくなるような先細形状（先薄形状）を有する。なお、第４部分１３ｄの高さＨ１は、２５μｍ以上であることが好ましい。本実施形態は以下の利点を有する。例えば、図１０に示す第７実施形態の第２導電層１４Ｆのような構造では、第４部分１３ｄによって第２導電層１４Ｆがせき止められるような形となるので、隣接するＭＩＭ構造、例えば、キャパシタに対する絶縁性をより高めることができる。

また、本実施形態において、第３部分１３ｃの長さ（第１導電層１２Ｌから第３部分１３ｃの端部までの距離）Ｌ２は、２０μｍ以上であることが好ましい。第３部分１３ｃの長さＬ２を上述の範囲に設定することで、以下で説明するリフトオフによって第２レジスト層３２（図１８Ｅ参照）を除去するときに、第１絶縁層１３が剥がれにくくなる。

図１８Ａ～図１８Ｆは、本開示の第１３実施形態に係るキャパシタ１００Ｌを製造する方法を説明する図である。図１８Ａ～図１８Ｆでは、第１導電層１２Ｌが基板１１の第１面１１ａ上に形成された後の工程が示されている。図１８Ａは、図４Ｂの状態の第１面１１ａ側の拡大図である。

図１８Ａに示すように、基板１１の第１面１１ａに第１導電層１２Ｌが形成されている。次に、図１８Ｂに示すように、物理蒸着（ＰＶＤ）などにより、第１導電層１２Ｌの上面１２ａ及び第１レジスト層３１の上面３１ａを覆うように、例えばチタンなどの導電材料の層（中間層２６に対応）を形成する。ここで、物理蒸着は、例えば、スパッタリング又は蒸着が挙げられる。次に、図１８Ｃに示すように、リフトオフによって第１レジスト層３１を除去する。リフトオフとは、レジストを剥離し、目的のパターンだけを残す方法である。このリフトオフの際に、第１レジスト層３１の上面に形成された導電材料の層は、第１レジスト層３１と共に除去される。これにより、第１導電層１２Ｌの上面１２ａに中間層２６が形成された状態となる。そして、下地層１７のうち第１レジスト層３１によって覆われていた部分（第１導電層１２Ｌが形成されていない部分）を、例えばウェットエッチングにより除去する。なお、第１レジスト層３１を除去した後に、ドライ表面処理によるレジスト残渣を除去する処理が行われてもよい。これにより、次の工程で生成される第１絶縁層１３Ｌの密着性を高めることができる。

次に、図１８Ｄに示すように、第１導電層１２Ｌの周囲に、第１導電層１２Ｌから所定の間隔（上述した距離Ｌ２に対応）をあけて第２レジスト層３２を形成する。次に、図１８Ｅに示すように、中間層２６の上面２６ａ及び側面２６ｂ、第１導電層１２Ｌの側面１２ｂ、基板１１の第１面１１ａ、及び、第２レジスト層３２の上面３２ａ及び側面３２ｂを覆うように、第１絶縁層１３Ｌを形成する。次に、図１８Ｆに示すように、リフトオフによって第２レジスト層３２を除去する。本実施形態では、第２レジスト層３２の側面３２ｂに形成された第１絶縁層１３Ｌの少なくとも一部を残すように、リフトオフによって第２レジスト層３２を除去する。このリフトオフの際に、第２レジスト層３２の上面３２ａに形成された第１絶縁層１３Ｌは、第２レジスト層３２と共に除去される。リストオフの際に第２レジスト層３２が上方へ向かって引っ張られるように除去されるため、先細形状（先薄形状）となる第４部分１３ｄが形成される。これにより、中間層２６の上に配置された第１部分１３ａと、中間層２６の側面２６ｂ及び第１導電層１２Ｌの側面１２ｂを覆う第２部分１３ｂと、基板１１の第１面１１ａの少なくとも一部を覆う第３部分１３ｃと、基板１１の第１面１１ａから立ち上がるように形成された第４部分１３ｄとを有する第１絶縁層１３Ｌが形成される。その後、図１７に示すように、中間層２６の位置に対応する第１絶縁層１３Ｌの上に第２導電層１４を形成する。

上述の図１８Ａ～図１８Ｆの製造方法のように、エッチングをできるだけ使わずに、導電層の形成工程とレジストの剥離（すなわち、リフトオフ）を実施することにより工程数を少なくすることができる。また、ガラス基板などの透明基板を基板１１として採用した場合、エッチングを多く用いた場合よりもガラス基板の透明性が保たれるため、ガラス基板の透明性が影響する光学的要素がキャパシタ等のＭＩＭ構造の近くに配置されている場合に有利になる。

図１９は、本開示の第１３実施形態に係るキャパシタ１００Ｌの位置関係を説明する図である。リフトオフを用いて製造されるキャパシタ等のＭＩＭ構造において、隣接するＭＩＭ構造間の距離（あるＭＩＭ構造の第１絶縁層１３Ｌの端部から、隣接するＭＩＭ構造の第１絶縁層１３Ｌの端部までの距離）Ｌ３は、１０μｍ～１ｍｍであることが好ましい。上述のＬ３の範囲は、図１８Ｄにおける第２レジスト層３２の幅を調整することにより設定できる。上述のＬ３の範囲に設定することで、リフトオフの工程にかかる時間を短縮でき、リフトオフに適した構造となる。

＜第１４実施形態＞
図２０Ａ～図２０Ｅは、第１実施形態に係るキャパシタ１００を製造する別の方法を説明する図である。製造方法が異なるため、第１４実施形態として示した。図２０Ａは、図４Ｃの状態の第１面１１ａ側の拡大図である。図２０Ａに示すように、基板１１の第１面１１ａに第１導電層１２が形成されている。次に、図２０Ｂに示すように、第１導電層１２の上面１２ａ及び側面１２ｂと、基板１１の第１面１１ａとに第１絶縁層１３を形成する。次に、図２０Ｃに示すように、第１導電層１２の上面１２ａに対応する第１絶縁層１３の部分に第２導電層１４を形成する。次に、図２０Ｄに示すように、第２導電層１４を覆い、かつ、第１絶縁層１３の第２部分１３ｂから基板１１の第１面１１ａ上に延びる第３部分１３ｃの一部（すなわち、第１絶縁層１３の裾野部分）を覆うように、レジスト層３３を形成する。次に、図２０Ｅに示すように、レジスト層３３に覆われていない第１絶縁層１３をエッチング又はミリング処理）等により除去する。その後、レジスト層３３を除去する。これにより、図３に示すキャパシタ１００を製造することができる。ここで、エッチングは、例えば、反応性イオンエッチング（ＲＩＥ）が挙げられる。また、ミリング処理は、例えば、Ａｒミリング処理が挙げられる。

図２１Ａは、本開示の第１４実施形態に係るインターポーザー１０を示す概略平面図である。より具体的には、図２１Ａは、上述の図２０Ａ～図２０Ｅの方法で製造されたキャパシタ１００を含むインターポーザー１０の概略平面図である。図２１Ａでは、説明を簡単にするために多くの構成要素は省略されており、キャパシタ１００については、基板１１の第１面１１ａ側に形成された第１絶縁層１３及び第２導電層１４の一部のみを示している。基板１１の第１面１１ａには、キャパシタ１００（ＭＩＭ構造）を覆うように樹脂層２２が形成されている。キャパシタ１００が配置された領域の周囲には、樹脂層２２の端部に沿って環状の導電層２９及び第１絶縁層１３が形成されている。

図２１Ｂは、本開示の第１４実施形態におけるインターポーザーに含まれる環状の導電層２９を示す概略断面図（図２１ＡのＣ－Ｃ線断面図）である。導電層２９は、同じように環状に形成された第１絶縁層１３の上に配置されている。好ましくは、第１絶縁層１３の幅は、導電層２９の幅よりも大きい。導電層２９は、図２０Ｃの製造方法の際に形成することができる。例えば、導電層２９は、第２導電層１４を形成する工程と同時に形成される。図２０Ｃの工程において第２導電層１４を形成する際に、樹脂層２２の端部が形成される予定の位置に沿って、第１絶縁層１３上に環状の導電層２９も形成する。その後、図２０Ｄの工程において、図２１Ｂの二点鎖線で示すように導電層２９の幅よりも広い幅でレジスト層３３を形成する。これにより、第１絶縁層１３を除去する工程を行った場合でも、導電層２９よりも幅が広い第１絶縁層１３が残ることになる。この構成によれば、樹脂層２２の端部の位置において、導電層２９と基板１１との間に導電層２９よりも幅が広い第１絶縁層１３が配置されているため、当該第１絶縁層１３によって樹脂層２２の端部における密着性が向上する。

＜第１５実施形態～第１９実施形態＞
次に、図２２～図２４を用いて、第１５実施形態～第１９実施形態に係るキャパシタ（第１導電層、第１絶縁層及び第２導電層）の構成について説明する。これらの図面で説明する構成は、上述した全ての実施形態におけるキャパシタの構成として適用可能である。

図２２Ａは、本開示の第１５実施形態に係るキャパシタ１００Ｍ１を示す概略平面図である。図２２Ｂは、本開示の第１６実施形態に係るキャパシタ１００Ｍ２を示す概略平面図である。これらの概略平面図は、基板１１の第１面１１ａを上から見たときの平面図である。第１絶縁層１３Ｍの複数のコーナー部１３ｅのうち少なくとも１つがラウンド形状を有してもよい。図２２Ａに示すように、好ましくは、第１絶縁層１３Ｍの４つのコーナー部１３ｅの全てがラウンド形状を有する。好ましくは、コーナー部１３ｅの曲率半径は、５μｍ以上である。この構成によれば、コーナー部１３ｅへの応力の集中を緩和することにより、第１絶縁層１３Ｍの剥がれを防止することができる。

図２２Ｂに示すように、第１導電層１２Ｍの複数のコーナー部１２ｅのうち少なくとも１つがラウンド形状を有してもよい。好ましくは、第１導電層１２Ｍの４つのコーナー部１２ｅの全てがラウンド形状を有する。また、第２導電層１４Ｍの複数のコーナー部１４ｅのうち少なくとも１つがラウンド形状を有してもよい。好ましくは、第２導電層１４Ｍの４つのコーナー部１４ｅの全てがラウンド形状を有する。この構成によれば、第１導電層１２Ｍ及び第２導電層１４Ｍのそれぞれにおいてもコーナー部への応力を緩和することができ、キャパシタ（ＭＩＭ構造）全体で剥がれに対する耐性を向上させることができる。なお、第１導電層１２Ｍと第２導電層１４Ｍの少なくとも一方のコーナー部をラウンド形状にすれば、上述の剥がれに対する耐性の効果を得ることができる。第１導電層１２Ｍと第２導電層１４Ｍのコーナー部の曲率半径は、好ましくは、５μｍ以上である。

図２３は、本開示の第１７実施形態に係るキャパシタ１００Ｎを示す概略平面図である。この概略平面図は、基板１１の第１面１１ａを上から見たときの平面図である。剥がれを防止する構成は、ラウンド形状に限定されない。例えば、第１絶縁層１３Ｎの複数のコーナー部１３ｅが、補強部１３ｆを有してもよい。図２３の例では、コーナー部１３ｅは、平面視で四角形状の補強部１３ｆを有する。通常尖った形状となるコーナー部１３ｅを幅広の補強部１３ｆで補強することで、コーナー部１３ｅからの剥がれを防止することができる。なお、補強部１３ｆの形状は、四角に限定されず、剥がれの防止に寄与する構造であれば他の形状でもよい。例えば、他の形状としては、コーナー部１３ｅから周囲に拡がった形状であって、本実施形態に例示される直線で囲まれた形状であってもよいし、円等のように曲線で囲まれた形状であってもよいし、直線と曲線と組み合わせによって囲まれた形状であってもよい。

図２４Ａは、本開示の第１８実施形態に係るキャパシタ１００Ｐを示す概略平面図である。図２４Ｂは、本開示の第１９実施形態に係るキャパシタ１００Ｑを示す概略平面図である。これらの概略平面図は、基板１１の第１面１１ａを上から見たときの平面図である。第１絶縁層１３Ｐ上において複数の第２導電層１４Ｐが互いに独立して形成（パターニング）されてもよい。図２４Ａの例では、第１絶縁層１３Ｐ上の第２導電層１４Ｐが、４つの導電部分から構成されている。図示したように、４つの導電部分のそれぞれのコーナー部がラウンド形状を有してもよい。

また、図２４Ｂに示すように、第２導電層１４Ｑが、コーナー部１４ｅから内側に延びるように形成されたスリット部１４ｇを有してもよい。図２４Ａ及び図２４Ｂの構成に例示されるように、第２導電層１４のパターンを適宜変更することで、設計の自由度を向上させることができる。例えば、第２導電層１４を隣接するキャパシタ（ＭＩＭ構造）の導電層と接続する場合、及び第２導電層１４を半導体チップ５０や配線基板４０に接続する場合における設計の自由度が向上する。

＜第２０実施形態～第２２実施形態＞
次に、複数のキャパシタ（ＭＩＭ構造）が隣接して配置された構成について説明する。以下で説明する構成は、上述した全ての実施形態に適用可能である。図２５Ａは、本開示の第２０実施形態に係るキャパシタ１００Ｒの第１導電層１２－１、１２－２と第１絶縁層１３Ｒとの位置関係を示す概略平面図である。図２５Ｂは、本開示の第２１実施形態に係るキャパシタ１００Ｓの第１導電層１２－１、１２－２と第１絶縁層１３Ｓとの位置関係を示す概略平面図である。図２５Ｃは、本開示の第２２実施形態に係るキャパシタ１００Ｔの第１導電層１２－１、１２－２と第１絶縁層１３Ｔとの位置関係を示す概略平面図である。これらの概略平面図は、基板１１の第１面１１ａを上から見たときの平面図である。図２５Ａ～図２５Ｃにおいて第２導電層１４の図示は省略されている。

図２５Ａに示すキャパシタ１００Ｒのように、第１絶縁層１３Ｒは、隣接する第１導電層１２－１、１２－２にわたって配置されてもよい。すなわち、第１絶縁層１３Ｒは、隣接する第１導電層１２－１、１２－２のそれぞれの一部を覆う部分、及び基板１１の第１面１１ａ上において、これらの部分を接続する第３部分１３Ｒｃを有する。このように、第３部分１３Ｒｃは、隣接する第１導電層１２－１、１２－２間で接続するように形成されている。この例では、第１絶縁層１３Ｒは、平面視で長方形である。インターポーザー１０の製造工程では、隣接するキャパシタ（ＭＩＭ構造）間の距離（より詳細には、第１導電層１２－１、１２－２間の距離Ｄ３）が小さくなると、レジストの解像限界に達し、膜の形状が不安定になったり、異物が発生したりするおそれがある。これらは、膜剥がれの発生源となり得る。特に、第１導電層１２－１、１２－２は、貫通電極２０とともに形成する場合、キャパシタとしての機能を実現するために必要な厚さに比べて、非常に厚く形成されている。そのため、距離Ｄ３が小さくなると、第１導電層１２－１、１２－２間に形成されるスリットのアスペクト比が大きくなり、スリット内のレジストの厚さの制御が難しくなる。その結果、第１絶縁層１３Ｒの形状の制御が難しくなる。

隣接する第１導電層１２－１、１２－２間で第１絶縁層１３Ｒをキャパシタ毎に分離せずにつなげることで、レジストの解像限界を気にすることなく、設計の自由度が向上する。また、膜の形状が安定し、異物の発生も防止することができる。また、上述した製造工程での課題が解消できることから、隣接する第１導電層１２－１、１２－２をそれぞれ別個の第１絶縁層１３で覆う場合に比べて、隣接する第１導電層１２－１、１２－２間の距離を小さくすることができる。したがって、配線の高密度化が可能となる。

なお、上述の構成において、距離Ｄ３は、好ましくは、１０μｍ～１００μｍである。

第１絶縁層１３Ｒの形状として、他の形状が採用されてもよい。図２５Ｂに示すキャパシタ１００Ｓのように、隣接する第１導電層１２－１、１２－２上の第１絶縁層１３Ｓが、一部分で接続するように形成されてもよい。すなわち、基板１１の第１面１１ａ上の第１絶縁層１３Ｓの第３部分１３Ｓｃが、隣接する第１導電層１２－１、１２－２間でその幅が狭くなるように形成され、隣接する第１導電層１２－１、１２－２間で接続するように形成されてもよい。また、図２５Ｃに示すキャパシタ１００Ｔのように、基板１１の第１面１１ａ上の第１絶縁層１３の第３部分１３Ｔｃが、スリット部１３ｇを有してもよい。

なお、図２５Ａ～図２５Ｃでは、隣接する２つの第１導電層１２－１、１２－２にわたって第１絶縁層１３Ｒ、１３Ｓ、１３Ｔを形成する例を示したが、第１絶縁層１３Ｒ、１３Ｓ、１３Ｔが、それぞれ図２５Ａ～図２５Ｃと同様な形状（各第１導電層間の第３部分１３Ｒｃ、１３Ｓｃ、１３Ｔｃ）で３つ以上の第１導電層１２にわたって配置されてもよい。また第１絶縁層１３Ｒ、１３Ｓ、１３Ｔの形状は、平面視の外周が直線で構成されているが、設計の自由度やレジストの解像性、第１面１１ａとの密着性を考慮し曲線で外周を構成してもよい。

図２６Ａは、本開示の第１実施形態に係るキャパシタ１００が隣接配置された場合の概略断面図である。図２６Ｂは、本開示の第２０実施形態に係るキャパシタ１００Ｒの第２導電層１４の配置例を説明する概略断面図である。図２６Ｃは、本開示の第２０実施形態に係るキャパシタ１００Ｒの第２導電層１４Ｒの別の配置例を説明する概略断面図である。これらの概略断面図は、隣接するキャパシタ（ＭＩＭ構造）の概略断面図である。図２６Ａは、図３で示した第１実施形態に係るキャパシタ１００が隣接して配置されている構成を示す。すなわち、第１導電層１２－１の一部と基板１１の第１面１１ａの一部が第１絶縁層１３－１で覆われており、第１絶縁層１３－１上に第２導電層１４―１が形成されている。また、第１導電層１２－２の一部と基板１１の第１面１１ａの一部が第１絶縁層１３－２で覆われており、第１絶縁層１３－２上に第２導電層１４―２が形成されている。

図２６Ｂは、図２５Ａ～図２５Ｃで示した構成の一例である。ここでは、図２６Ｂが、図２５Ａの例に当てはまる場合について説明する。第１絶縁層１３Ｒは、上述したように、隣接する第１導電層１２－１、１２－２にわたって形成されている。第１絶縁層１３Ｒは、隣接する第１導電層１２－１、１２－２間で基板１１の第１面１１ａ上に第３部分１３Ｒｃが配置され、第１導電層１２－１上の第１絶縁層１３Ｒと、第１導電層１２－２上の第１絶縁層１３Ｒとを接続するように形成されている。第２導電層１４－１は、第１絶縁層１３Ｒにおける第１導電層１２－１に対応する部分の上に形成されており、第２導電層１４－２は、第１絶縁層１３Ｒにおける第１導電層１２－２に対応する部分の上に形成されている。

図２６Ｃは、図２５Ａ～図２５Ｃで示した構成の別の例である。ここでは、図２６Ｃが、図２５Ａの例に当てはまる場合について説明する。第１絶縁層１３Ｒは、隣接する第１導電層１２－１、１２－２にわたって形成されている。第２導電層１４Ｒも同様に形成されている。具体的には、第２導電層１４Ｒは、第１絶縁層１３Ｒにおける第１導電層１２－１に対応する部分、隣接する第１導電層１２－１、１２－２の間の第１絶縁層１３Ｒの第３部分１３Ｒｃ、及び、第１絶縁層１３Ｒにおける第１導電層１２－２に対応する部分にわたって形成されている。

＜第２３実施形態＞
図２７は、本開示の第２３実施形態に係るキャパシタ１００Ｐが隣接配置された場合の概略断面図である。この例は、図２４Ａの構成の変形例を示す。第１絶縁層１３Ｐ－１上の第２導電層１４Ｐ－１が、互いに分離した複数の導電部分（第１導電部分１４Ｐ－１ａ及び第２導電部分１４Ｐ－１ｂ）から構成されてもよい。また、第１絶縁層１３Ｐ－２上の第２導電層１４Ｐ－２が、複数の導電部分（第１導電部分１４Ｐ－２ａ及び第２導電部分１４Ｐ－２ｂ）から構成されてもよい。このような構成において、第２導電層１４Ｐ－１の一部と第２導電層１４Ｐ－２の一部とが電気的に接続されてもよい。図２７の例では、第２導電層１４Ｐ－１の第２導電部分１４Ｐ－１ｂと第２導電層１４Ｐ－２の第１導電部分１４Ｐ－２ａとが接続部２４を介して接続されている。

＜第２４実施形態＞
図２８は、本開示の第２４実施形態に係るインターポーザー１０Ｕに含まれるキャパシタ１００Ｕ及びインダクタ２７を示す概略平面図である。この概略平面図は、基板１１の第１面１１ａ側の第１導電層１２Ｕを示す平面図である。図２８において、接続部２４等の一部の構成要素は省略されている。図２９は、本開示の第２４実施形態に係るインターポーザーを示す概略断面図（図２８のＤ－Ｄ線断面図）である。

図２８に示すように、インターポーザー１０Ｕは、少なくともインダクタ２７とキャパシタ１００Ｕを備えていてもよい。インターポーザー１０Ｕは、第１導電層１２Ｕに電気的に接続する貫通電極２０ａと、インダクタ２７を構成する複数の貫通電極２０ｂとを少なくとも有してもよい。貫通電極２０ａは、インダクタ２７とキャパシタ１００Ｕ（第１導電層１２Ｕ、第１絶縁層１３Ｕ及び第２導電層１４Ｕ）との間の貫通孔１５－１に形成
されている。また、複数の貫通電極２０ｂは、インダクタ２７の点線で囲まれる範囲内の複数の貫通孔１５－２のそれぞれに形成されている。

図２９に示すように、基板１１の第１面１１ａ側の第１導電層１２Ｕの一部はインダクタ２７を構成し、第１導電層１２Ｕの他の一部はキャパシタ１００Ｕの下部電極を構成している。基板１１の第１面１１ａ側において、インダクタ２７を構成する第１導電層１２Ｕの厚さＴｈ１は、キャパシタ１００Ｕの下部電極を構成する第１導電層１２Ｕの厚さＴｈ２と実質的に同一であってもよい。なお、両者の厚さが以下の関係を満たす場合であれば実質同一とみなすことができる。
－１０％ ≦ （Ｔｈ１－Ｔｈ２）／Ｔｈ１≦ ＋１０％

第１導電層１２Ｕの厚さは、前述のように０．５μｍ～２０μｍであってもよいが、さらに好ましくは、５μｍ～２０μｍであってもよい。インダクタ２７の性能が向上するからである。貫通電極２０ａ、２０ｂの厚さは、基板１１の第１面１１ａにおける第１導電層１２Ｕの厚さの５０％～１００％であってもよい。

＜第２５実施形態＞
図３０は、本開示の第２５実施形態に係るキャパシタ１００Ｖを示す概略平面図である。本実施形態では、第１実施形態におけるキャパシタ１００の第２導電層１４が、接続部２４と共用された例を示している。樹脂層２２に形成されたビアホール２３Ｖは、第１導電層１２等の導電層を露出するためのビアホール２３、例えば、図２のビアホール２３とは別に設けられ、第１絶縁層１３の第１部分１３ａを露出するように形成されている。この例では、ビアホール２３が形成されるときに、ビアホール２３Ｖについても形成される。また、ビアホール２３に対応して接続部２４が形成されるときに、ビアホール２３Ｖにおいても接続部２４Ｖが形成される。なお、ビアホール２３とビアホール２３Ｖは別々に形成されてもよい。また、接続部２４とも接続部２４Ｖも別々に形成されてもよい。この構造によっても、接続部２４Ｖの下部１４Ｖは、第１実施形態における第２導電層１４と同等に機能する。なお、下部１４Ｖは、第１絶縁層１３に接する部分を含んでいる。

＜第２６実施形態＞
第２６実施形態では、第１実施形態におけるインターポーザー１０を用いて製造される半導体装置について説明する。

図３１は、本開示の第２６実施形態における半導体装置を示す図である。半導体装置１０００は、積層された３つのインターポーザー１０（１０－１、１０－２、１０－３）を有し、ＬＳＩ基板７０に接続されている。インターポーザー１０－１は、例えば、ＤＲＡＭ等の半導体素子を有し、また、接続部２４等で形成された接続端子８１－１、８２－１を有している。これらのインターポーザー１０（１０－１、１０－２、１０－３）がガラス基板を用いたものでなくてもよく、一部のインターポーザー１０は、他のインターポーザー１０とは異なる材料の基板を用いたものであってもよい。接続端子８１－１は、ＬＳＩ基板７０の接続端子８０に対して、バンプ９０－１を介して接続されている。接続端子８２－１は、インターポーザー１０－２の接続端子８１－２に対して、バンプ９０－２を介して接続されている。インターポーザー１０－２の接続端子８２－２と、インターポーザー１０－３の接続端子８３－１とについても、バンプ９０－３を介して接続されている。バンプ９０（９０－１、９０－２、９０－３）は、例えば、インジウム、銅、金等の金属を用いる。

なお、インターポーザー１０を積層する場合には、３層に限らず、２層であってもよいし、さらに４層以上であってもよい。また、インターポーザー１０と他の基板との接続は、バンプによるものに限らず、共晶接合など、他の接合技術を用いてもよい。また、ポリイミド、エポキシ樹脂等を塗布、焼成して、インターポーザー１０と他の基板とが接着されてもよい。

図３２は、本開示の第２６実施形態における半導体装置の別の例を示す図である。図３２に示す半導体装置１０００は、ＭＥＭＳデバイス、ＣＰＵ、メモリ等の半導体回路基板（半導体チップ）７１－１、７１－２、及びインターポーザー１０を積層した積層構造体を有し、ＬＳＩ基板７０に接続されている。

インターポーザー１０は、半導体回路基板７１－１と半導体回路基板７１－２との間に配置され、バンプ９０－１、９０－２を介して、それぞれに接続されている。ＬＳＩ基板７０上に半導体回路基板７１－１が載置されている。ＬＳＩ基板７０と半導体回路基板７１－２とはワイヤ９５により接続されている。この例では、インターポーザー１０は、複数の半導体回路基板を積層して３次元実装するためのインターポーザーとして用いられる。インターポーザー１０がそれぞれ機能の異なる複数の半導体回路基板と接続することで、多機能の半導体装置を実現することができる。例えば、半導体回路基板７１－１を３軸加速度センサとし、半導体回路基板７１－２を２軸磁気センサとすることによって、５軸モーションセンサを１つのモジュールで実現した半導体装置を実現することができる。

半導体回路基板がＭＥＭＳデバイスにより形成されたセンサなどである場合には、センシング結果がアナログ信号により出力される場合がある。この場合には、ローパスフィルタ、アンプ等についても半導体回路基板又はインターポーザー１０に形成してもよい。

図３３は、本開示の第２６実施形態における半導体装置のさらに別の例を示す図である。上記２つの例（図３１、図３２）は、３次元実装であったが、この例では、２．５次元実装に適用した例である。図３３に示す例では、ＬＳＩ基板７０には、６つのインターポーザー１０（１０－１～１０－６）が積層されて接続されている。ただし、全てのインターポーザー１０が積層して配置されているだけでなく、基板面内方向にも並んで配置されている。

図３３の例では、ＬＳＩ基板７０上にインターポーザー１０－１、１０－５が接続され、インターポーザー１０－１上にインターポーザー１０－２、１０－４が接続され、インターポーザー１０－２上にインターポーザー１０－３が接続され、インターポーザー１０－５上にインターポーザー１０－６が接続されている。なお、図３３に示す例のように、インターポーザー１０を複数の半導体回路基板を接続するためのインターポーザーとして用いても、このような２．５次元実装が可能である。例えば、インターポーザー１０－３、１０－４、１０－６などが半導体回路基板に置き換えられてもよい。

上述のように製造された半導体装置１０００は、例えば、携帯端末、情報処理装置、家電等、様々な電子機器に搭載される。携帯端末は、より具体的には、携帯電話、スマートフォン及びノート型パーソナルコンピュータ等が挙げられる。情報処理装置は、より具体的には、デスクトップ型パーソナルコンピュータ、サーバ、カーナビゲーション等が挙げられる。なお、電子機器の例としては、例えば、ワイヤレスローカルエリアネットワーク（ＬＡＮ）デバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニットであってもよい。

図３４は、本開示の第２６実施形態における半導体装置を用いた電子機器の一例を説明する図である。

半導体装置１０００が搭載された電子機器の例として、スマートフォン５００及びノート型パーソナルコンピュータ６００を示した。これらの電子機器は、アプリケーションプログラムを実行して各種機能を実現するＣＰＵ等で構成される制御部１１００を有する。各種機能には、半導体装置１０００からの出力信号を用いる機能が含まれる。なお、半導体装置１０００が制御部１１００の機能を有していてもよい。

＜変形例＞
本開示は上述した実施形態に限定されるものではなく、他の様々な変形例が含まれる。例えば、上述した実施形態は本開示を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることがあり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。以下、一部の変形例について説明する。

（１）上述した貫通電極２０が形成された基板１１は、配線基板と半導体チップ等の間に配置されるインターポーザーとして用いられる場合を例として説明したが、これに限定されない。すなわち、上述した貫通電極２０が形成された基板１１は、貫通電極基板として用いることができる。ここで、貫通電極基板とは、配線基板と半導体チップ等の間に配置されるインターポーザーだけでなく、半導体チップ等を設置しないＩＰＤ（ＩｎｔｅｇｒａｔｅｄＰａｓｓｉｖｅ Ｄｅｖｉｃｅ）等も含んでいる。この場合、上側及び下側の配線基板の一方が貫通電極と電気的に接続するように存在する態様となる。一方、半導体チップ等は、配線基板上において、貫通電極基板と異なる位置に配置されて、配線基板と電気的に接続されてもよい。

（２）上述した各実施形態におけるキャパシタにおいて、例えば、キャパシタ１００では、第１絶縁層１３が第１導電層１２の側面１２ｂにおいて図上の左右対称に配置されている態様が図示されているが、これに限定されない。例えば、第１導電層１２の左側の側面１２ｂ及び基板１１の第１面１１ａが図３に示す第１実施形態のキャパシタ１００のように第１絶縁層１３の第２部分１３ｂ及び第３部分１３ｃで覆われる。一方、第１導電層１２の右側の側面１２ｂが、図５に示す第２実施形態のように第１絶縁層１３Ａに覆われていてもよいし、図６に示す第３実施形態のように第１絶縁層１３Ｂに覆われていてもよい。

（３）上述した各実施形態におけるキャパシタにおいて、基板１１と第１導電層１２との間、第１導電層１２と第１絶縁層１３との間、第１絶縁層１３と第２導電層１４との間に、図示しない層が形成されていてもよい。

（４）本開示によれば、以下のような貫通電極基板を提供することもできる。

本開示によれば、第１面と前記第１面に対して対向する第２面とを有する基板と、前記基板を貫通する貫通電極と、前記基板の前記第１面に配置され、前記貫通電極と電気的に接続された第１導電層と、前記第１導電層の上に配置された絶縁層と、前記絶縁層の上に配置された第２導電層とを備え、前記絶縁層は、前記第１導電層と前記第２導電層の間に配置された第１部分と、前記第１導電層の側面の少なくとも一部を覆う第２部分と、を有する、貫通電極基板が提供される。

本開示によれば、前記絶縁層の前記第１部分の厚みは、２００ｎｍ～４００ｎｍであり、前記絶縁層の前記第２部分の厚みは、５０ｎｍ～１００ｎｍである、貫通電極基板が提供される。

本開示によれば、前記絶縁層は、前記第２部分から延びて前記基板の前記第１面の少なくとも一部を覆う第３部分をさらに有する、貫通電極基板が提供される。

本開示によれば、前記絶縁層の前記第３部分の厚みは、５０ｎｍ～２００ｎｍである、貫通電極基板が提供される。

本開示によれば、前記基板と前記第１導電層との間に配置された下地層をさらに備え、前記下地層が、前記第１導電層の前記側面よりも内側に入り込んだリセス部を有する、貫通電極基板が提供される。

本開示によれば、前記絶縁層の前記第３部分は、前記リセス部を充填するように配置されている、貫通電極基板が提供される。

本開示によれば、前記絶縁層の前記第３部分は、前記リセス部に空間を残すように配置されている、貫通電極基板が提供される。

本開示によれば、前記絶縁層は、前記第３部分に接続され、前記基板の前記第１面に交差する方向に延びる第４部分をさらに有する、貫通電極基板が提供される。

本開示によれば、前記第１導電層と前記絶縁層との間に中間層をさらに備える、貫通電極基板が提供される。

本開示によれば、前記第３部分の長さは、２０μｍ以上である、貫通電極基板が提供される。

本開示によれば、前記第４部分の高さは２５μｍ以上である、貫通電極基板が提供される。

本開示によれば、前記第１導電層、前記絶縁層、及び前記第２導電層の少なくとも１つは、平面視においてラウンド形状のコーナー部を有する、貫通電極基板が提供される。

本開示によれば、前記絶縁層の前記第２部分は、前記第１部分とは異なる材料で形成されている、貫通電極基板が提供される。

本開示によれば、前記第２部分の材料は、絶縁性樹脂である、貫通電極基板が提供される。

本開示によれば、前記第１面に配置された樹脂層と、前記樹脂層の端部に沿って形成された環状の導電層と、前記環状の導電層と前記第１面との間に配置され、前記環状の導電層より幅が広い環状の絶縁層と、をさらに有する、貫通電極基板が提供される。

本開示によれば、第１面と前記第１面に対向する第２面とを有し、前記第１面と前記第２面を貫通する貫通孔を有する基板を提供する工程と、前記基板の前記貫通孔に前記第１面と前記第２面とを導通する貫通電極と、前記基板の前記第１面に前記貫通電極と電気的に接続された第１導電層を形成する工程と、前記第１導電層の上面に第１絶縁層を形成する工程と、前記第１導電層の側面の少なくとも一部及び前記第１絶縁層を覆うように第２絶縁層を形成する工程と、前記第１導電層の上方に位置する前記第２絶縁層の一部を除去する工程と、前記第２絶縁層の除去された部分に第２導電層を形成する工程と、を含む貫通電極基板の製造方法が提供される。

本開示によれば、前記第２絶縁層は感光性樹脂であり、前記除去する工程がフォトリソグラフィにより実施される、貫通電極基板の製造方法が提供される。

本開示によれば、前記第２絶縁層を形成する工程において、 第１の圧力下で前記第２絶縁層を塗布した後、前記第１の圧力よりも高い第２の圧力下に前記基板を配置することを含む、貫通電極基板の製造方法が提供される。

本開示によれば、第１面と前記第１面に対向する第２面とを有し、前記第１面と前記第２面を貫通する貫通孔を有する基板を提供する工程と、前記第１面に第１レジストを形成する工程と、前記基板の前記貫通孔に前記第１面と前記第２面とを導通する貫通電極と、前記基板の前記第１面に前記貫通電極と電気的に接続された第１導電層を形成する工程と、 前記第１導電層上に中間層を形成する工程と、リフトオフによって前記第１レジストを除去する工程と、前記第１導電層の周囲に第２レジストを形成する工程と、前記中間層の上面及び側面と、前記第１導電層の側面と、前記第１面と、前記第２レジストの上面及び側面とに、第１絶縁層を形成する工程と、前記第２レジストの前記側面に形成された前記第１絶縁層の少なくとも一部を残すように、リフトオフによって前記第２レジストを除去する工程と、前記中間層の位置に対応する前記第１絶縁層の上に第２導電層を形成する工程と、を含む貫通電極基板の製造方法が提供される。

本開示によれば、第１面と前記第１面に対向する第２面とを有し、前記第１面と前記第２面を貫通する貫通孔を有する基板を提供する工程と、前記第１面に第１レジストを形成する工程と、前記基板の前記貫通孔に前記第１面と前記第２面とを導通する貫通電極と、前記基板の前記第１面に前記貫通電極と電気的に接続された第１導電層を形成する工程と、前記第１導電層の上面及び側面と、前記第１面とに第１絶縁層を形成する工程と、前記第１導電層の前記上面の位置に対応する前記第１絶縁層の上に第２導電層を形成する工程と、前記第２導電層を覆い、かつ、前記第１面上の前記第１絶縁層の一部を覆うように第２レジスト層を形成する工程と、前記第２レジスト層に覆われていない前記第１絶縁層の部分を除去する工程と、前記第２レジスト層を除去する工程と、を含む貫通電極基板の製造方法が提供される。

本開示によれば、前記第１面に樹脂層を形成する工程をさらに含み、前記第２導電層を形成する工程は、前記樹脂層の端部が形成される位置に沿って前記第１絶縁層上に環状の導電層を形成することを含み、前記第２レジスト層を形成する工程は、前記環状の導電層の幅よりも広い幅で前記第２レジスト層を形成することを含む、貫通電極基板の製造方法が提供される。

なお、上記貫通電極基板は、インターポーザーとして用いることも可能である。

１０，１０Ｕ…インターポーザー、１１…基板、１２，１２Ｇ，１２Ｋ，１２Ｌ，１２Ｍ，１２Ｕ…第１導電層、１３，１３Ａ，１３Ｂ，１３Ｃ，１３Ｅ，１３Ｊ，１３Ｋ，１３Ｌ，１３Ｍ，１３Ｎ，１３Ｐ，１３Ｒ，１３Ｓ，１３Ｔ，１３Ｕ…第１絶縁層、１４，１４Ｆ，１４Ｋ，１４Ｍ，１４Ｐ，１４Ｑ，１４Ｒ，１４Ｕ…第２導電層、１５…貫通孔、１７…下地層、１８…空間、１９…第２絶縁層、２０…貫通電極、２１…第３導電層、２２…樹脂層、２３，２３Ｖ…ビアホール、２４，２４Ｖ…接続部、２５…ボールはんだ、２６…中間層、２７…インダクタ、２９…導電層、３１…第１レジスト層、３２…第２レジスト層、３３…レジスト層、４０…配線基板、５０…半導体チップ、７０…基板、７１…半導体回路基板、８０，８１，８２，８３…接続端子、９０…バンプ、９５…ワイヤ、１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ，１００Ｈ，１００Ｉ，１００Ｊ，１００Ｋ，１００Ｌ，１００Ｍ１，１００Ｍ２，１００Ｎ，１００Ｐ，１００Ｑ，１００Ｒ，１００Ｓ，１００Ｔ，１００Ｕ…キャパシタ、１００Ｖ…キャパシタ、５００…スマートフォン、６００…ノート型パーソナルコンピュータ、１０００…半導体装置、１１００…制御部

Claims (18)

1. 基板と、
   前記基板上の下地層と、
   前記下地層上の第１導電層と、
   前記第１導電層上の第１材料を有する第１絶縁層と、
   前記第１絶縁層上の前記第１材料と異なる第２材料を有する第２絶縁層と、を含み、
   前記第２絶縁層は、前記第１絶縁層上に第１部分と、前記第１導電層の側面の少なくとも一部と接する第２部分と、前記第２部分から延びて前記基板を覆う第３部分と、を有し、
   前記第３部分の上面と前記基板との間の距離は、前記第１部分の上面と前記基板との間の距離より短く、
   前記第２絶縁層の前記第２部分の厚みは、前記第２絶縁層の前記第１部分の厚みより薄い、
   部分構造。
2. 前記第１材料は、無機材料であり、
   前記第２材料は、有機材料である、
   請求項１に記載の部分構造。
3. 前記第２部分は、前記下地層の側面の少なくとも一部を覆う、請求項１に記載の部分構造。
4. 前記第２絶縁層の前記第２部分の厚みは、前記第２絶縁層の前記第１部分の厚みの１／４以上１／２以下である、請求項１に記載の部分構造。
5. 請求項１に記載の部分構造と、
   前記部分構造と隣接するキャパシタと、を含み、
   前記キャパシタは、前記基板と、前記下地層と、前記第１導電層と、前記第１絶縁層と、前記第２絶縁層と、前記第１絶縁層および前記第２絶縁層上の第２導電層と、を有するインターポーザー。
6. 前記第２絶縁層は、前記第２導電層と前記第１絶縁層との間の第４部分と、前記第１導電層の前記側面の少なくとも一部を覆う第５部分と、を有する、請求項５に記載のインターポーザー。
7. 前記第２絶縁層の前記第４部分の厚みは、前記第２絶縁層の前記第５部分の厚みの１／４以上１／２以下である、請求項６に記載のインターポーザー。
8. 前記部分構造と前記キャパシタは接続している、請求項５に記載のインターポーザー。
9. 前記キャパシタと隣接する第２キャパシタと、をさらに含み、
   前記第２キャパシタは、前記基板と、前記基板上の第２下地層と、前記第２下地層上の第３導電層と、前記第３導電層上の第３絶縁層と、前記第３絶縁層上の第４絶縁層と、前記第３絶縁層および前記第４絶縁層上の第５導電層と、を有し、
   前記第４絶縁層は、前記第２絶縁層と分離している、請求項５に記載のインターポーザー。
10. 前記基板を貫通する貫通電極と、をさらに含み、
    前記貫通電極は前記キャパシタと電気的に接続される、請求項５に記載のインターポーザー。
11. 前記基板は、ガラス基板である、請求項５に記載のインターポーザー。
12. 前記第２絶縁層は、前記第１部分と接続し前記貫通電極の少なくとも一部を覆う部分を有する、請求項１０に記載のインターポーザー。
13. 前記キャパシタと電気的に接続されたインダクタと、をさらに有し、
    前記インダクタは、前記貫通電極のうち１つ以上を含んで構成されている、請求項１０に記載のインターポーザー。
14. 前記第１導電層の厚みは、０．５μｍ～２０μｍであり、
    前記インダクタを構成する前記貫通電極の厚みは、０．５μｍ～２０μｍである、請求項１３に記載のインターポーザー。
15. 前記キャパシタを覆う樹脂層をさらに含み、
    前記第１絶縁層の比誘電率は、前記樹脂層の比誘電率より高い、請求項５に記載のインターポーザー。
16. 請求項１０に記載のインターポーザーと、
    前記インターポーザーの前記基板の第１上面側に配置され、前記貫通電極と電気的に接続する半導体チップと、
    前記基板の第２上面側に配置され、前記貫通電極と電気的に接続する配線基板と、を含み、
    前記第１上面は、前記第２上面と対向し、
    前記キャパシタは、前記基板の前記第１上面側に配置される、半導体装置。
17. 請求項１０に記載のインターポーザーと、
    前記インターポーザーの前記基板の第１上面側に配置され、前記貫通電極と電気的に接続する半導体チップと、
    前記基板の第２上面側に配置され、前記貫通電極と電気的に接続する配線基板と、を含む半導体装置。
18. 請求項１０に記載のインターポーザーと、
    前記基板の第２上面側に配置され、前記貫通電極と電気的に接続する配線基板と、
    前記配線基板上において前記インターポーザーと異なる位置に配置され、前記配線基板と電気的に接続された半導体チップと、を含む、半導体装置。

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