JP7701602B2 - 半導体装置、半導体装置の製造方法及び電子装置 - Google Patents

Description

本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。

高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）等の窒化物半導体装置に関し、基板とその上に形成される電極との間において低い抵抗値を得るために、基板の活性層本体部上に、電極が形成される主電極領域を付加的活性層部分として、突出させて形成する技術が知られている。この技術に関し、活性層本体部上に形成したマスク層に、主電極領域形成予定領域の開口部と、ダミー開口部とを開口し、ローカルローディング効果を利用して、主電極領域形成予定領域の開口部に付加的活性層部分を成長させる手法が提案されている。この手法では、ローカルローディング効果により、ダミー開口部に膜の成長が起こらないとされている。

特開２００８－８５２１５号公報

半導体装置に関し、トランジスタ素子が設けられる活性領域の半導体層と、その半導体層とオーミック接続させる電極との間の抵抗を低減する手法として、半導体層と電極との間に、所定導電型のドーパントを含有させて低抵抗化した半導体領域を設ける手法がある。このような半導体領域は、例えば、開口部を有するマスクを半導体層上に設け、その開口部に、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）法を用いて、半導体結晶を成長（再成長）させることで、形成される。半導体層上に形成された半導体領域に、オーミック接続させる電極が接続される。

ＭＯＣＶＤ法を用いた半導体領域の形成では、マスクの開口部の半導体層上のほか、その開口部の外側のマスク上にも、形成する半導体領域の主原料の原子が供給される。マスク上に供給された主原料の原子は、マスク上を拡散し得る。マスク上を拡散する主原料の原子は、開口部に移動すると、半導体層上の半導体領域の成長に消費され得る。マスク上を拡散する主原料の原子が開口部に移動して半導体領域の成長に消費される場合には、マスク上を拡散する主原料の原子が開口部に移動しない場合に比べて、開口部に成長される半導体領域の成長レートが速くなる。半導体領域の成長レートが速くなると、ドーパント原料の原子の取り込み量が減少し、形成される半導体領域の抵抗が高くなることが起こり得る。このように、マスク上を拡散する主原料の原子の影響により生じる半導体領域の成長レートの違いに起因してドーパント量が変動すると、電極と接続される半導体領域が十分に低抵抗化された半導体装置を、安定して実現することができない恐れがある。

１つの側面では、本発明は、電極と接続される低抵抗の半導体領域を有する半導体装置を安定して実現することを目的とする。

１つの態様では、電子供給層と電子走行層とを含む半導体層と、前記半導体層に設けられる活性領域と、前記半導体層に設けられ、前記活性領域に隣接する不活性領域と、前記活性領域における前記半導体層の前記電子供給層側の第１面側に設けられるｎ型の第１半導体領域と、前記不活性領域における前記半導体層の前記第１面側に設けられ、前記活性領域から離間して位置し、前記第１半導体領域からの距離が５００μｍ以内の位置に設けられるｎ型の第２半導体領域と、前記半導体層の前記第１面側に設けられ、前記第１半導体領域と接続される第１電極とを含む半導体装置が提供される。

また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。

１つの側面では、電極と接続される低抵抗の半導体領域を有する半導体装置を安定して実現することが可能になる。

半導体装置の例について説明する図である。 再成長領域の形成方法の一例について説明する図である。 再成長領域の成長レートの違いについて説明する図である。 再成長領域の成長レートとトランジスタ素子のオン抵抗との関係の一例を示す図である。 第１の実施の形態に係る半導体装置の一例について説明する図である。 第２の実施の形態に係る半導体装置の一例について説明する図（その１）である。 第２の実施の形態に係る半導体装置の一例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その４）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その５）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その６）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その７）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その８）である。 第２の実施の形態に係る再成長領域の成長レートとトランジスタ素子のオン抵抗との関係の一例を示す図である。 第２の実施の形態に係る半導体装置の変形例について説明する図（その１）である。 第２の実施の形態に係る半導体装置の変形例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の変形例について説明する図（その３）である。 第３の実施の形態に係る半導体装置の一例について説明する図（その１）である。 第３の実施の形態に係る半導体装置の一例について説明する図（その２）である。 第４の実施の形態に係る半導体装置の一例について説明する図（その１）である。 第４の実施の形態に係る半導体装置の一例について説明する図（その２）である。 第５の実施の形態に係る半導体パッケージの一例について説明する図である。 第６の実施の形態に係る力率改善回路の一例について説明する図である。 第７の実施の形態に係る電源装置の一例について説明する図である。 第８の実施の形態に係る増幅器の一例について説明する図である。

半導体層と電極との間の抵抗を低減してオーミック接続を実現するための技術として、いわゆる選択再成長オーミックコンタクト技術が知られている。この技術では、半導体層の所定部位に選択的に、所定導電型のドーパントを含有させた低抵抗の半導体領域を成長（再成長）させて形成し、その半導体領域上に電極を接続することで、電極の、半導体層とのオーミック接続を実現する。半導体層と電極との間に設けられる半導体領域は、再成長領域、再成長層等とも称される。

ところで、半導体装置の１種として、窒化物半導体を用いたものが知られている。窒化物半導体を用いた半導体装置は、高い飽和電子速度やワイドバンドギャップ等の特徴を利用し、高耐圧、高出力デバイスとしての開発が行われている。窒化物半導体を用いた半導体装置としては、電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）、例えば、ＨＥＭＴについての報告が数多くなされている。ＨＥＭＴの１つとして、ＡｌＧａＮ（アルミニウムガリウムナイトライド）層を電子供給層（「バリア層」とも称される）として用い、ＧａＮ（ガリウムナイトライド）層を電子走行層（「チャネル層」とも称される）として用いたＨＥＭＴが知られている。このようなＨＥＭＴでは、ＡｌＧａＮ層の自発分極、及びＧａＮ層との格子定数差に起因した歪みによってＡｌＧａＮ層に発生するピエゾ分極により、ＡｌＧａＮ層との接合界面近傍のＧａＮ層に高濃度の二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）が生成され、高出力デバイスが実現される。このため、ＧａＮ系窒化物半導体を用いたＨＥＭＴは、通信向け高出力増幅器等への応用が期待されている。

図１は半導体装置の例について説明する図である。図１（Ａ）には半導体装置の第１の例の要部断面図を模式的に示している。図１（Ｂ）には半導体装置の第２の例の要部断面図を模式的に示している。

図１（Ａ）に示す半導体装置１００Ａは、ＨＥＭＴの一例である。半導体装置１００Ａは、半導体層１１０、並びに、その上に設けられたゲート電極１２０、ソース電極１３０及びドレイン電極１４０を含む。

半導体層１１０は、電子走行層１１１及び電子供給層１１２を含む。例えば、電子走行層１１１にＧａＮが用いられ、電子供給層１１２にＡｌＧａＮが用いられる。電子走行層１１１の、電子供給層１１２との接合界面近傍に、２ＤＥＧ１ａが生成される。２ＤＥＧ１ａは、半導体層１１０に設けられた不活性領域１５０によって画定される活性領域１６０に生成される。不活性領域１５０は、半導体層１１０へのＡｒ（アルゴン）のイオン注入等によって素子分離領域として形成される領域である。活性領域１６０は、そのような素子分離領域によって画定される素子領域として形成される領域である。

ゲート電極１２０は、活性領域１６０における半導体層１１０の電子供給層１１２上に設けられる。ゲート電極１２０は、ショットキー電極として機能するように、電子供給層１１２上に設けられる。ソース電極１３０及びドレイン電極１４０は、ゲート電極１２０を挟むように、活性領域１６０における半導体層１１０の電子供給層１１２上に設けられる。ソース電極１３０及びドレイン電極１４０は、オーミック電極として機能するように、電子供給層１１２上に形成される。

半導体装置１００Ａの動作時には、ソース電極１３０とドレイン電極１４０との間に所定電圧が供給され、ゲート電極１２０に所定ゲート電圧が供給される。ソース電極１３０とドレイン電極１４０との間の電子走行層１１１にキャリアの電子が輸送されるチャネルが形成され、半導体装置１００Ａのトランジスタ機能が実現される。

半導体装置１００Ａでは、チャネル、即ち、電子供給層１１２との接合界面近傍の電子走行層１１１に生成される２ＤＥＧ１ａと、電子供給層１１２上に設けられるソース電極１３０及びドレイン電極１４０との間に電子供給層１１２が介在される。半導体装置１００Ａでは、２ＤＥＧ１ａとソース電極１３０及びドレイン電極１４０との間の抵抗Ｒ１が、比較的高くなる。そのため、半導体装置１００Ａでは、それが備えるトランジスタ素子の、チャネルを介したソース電極１３０とドレイン電極１４０との間のオン抵抗が、比較的高くなる。オン抵抗が高くなると、半導体装置１００Ａのソース電極１３０とドレイン電極１４０との間の大電流化が抑えられ、半導体装置１００Ａの高出力化が抑えられてしまう。

そこで、ソース電極１３０及びドレイン電極１４０と、半導体層１１０との接続に、上記のような選択再成長オーミックコンタクト技術が採用される。
図１（Ｂ）に示す半導体装置１００Ｂは、選択再成長オーミックコンタクト技術を採用したＨＥＭＴの一例である。半導体装置１００Ｂは、半導体層１１０に設けられたリセス１７１及びリセス１７２にそれぞれｎ型半導体領域１８１及びｎ型半導体領域１８２（再成長領域）が設けられ、それらにそれぞれソース電極１３０及びドレイン電極１４０が接続された構成を有する。半導体装置１００Ｂは、このような構成を有する点で、上記半導体装置１００Ａと相違する。

半導体装置１００Ｂにおいて、リセス１７１及びリセス１７２は、例えば、電子供給層１１２を貫通して電子走行層１１１に達し、リセス１７１及びリセス１７２の底面が電子走行層１１１に生成される２ＤＥＧ１ａよりも深い位置となるように、設けられる。このようなリセス１７１及びリセス１７２に、例えば、ＭＯＣＶＤ法を用いて、それぞれｎ型半導体領域１８１及びｎ型半導体領域１８２が成長（再成長）され、形成される。ｎ型半導体領域１８１及びｎ型半導体領域１８２には、例えば、ｎ型ＧａＮが用いられる。形成されたｎ型半導体領域１８１及びｎ型半導体領域１８２に、それぞれソース電極１３０及びドレイン電極１４０が接続される。

半導体装置１００Ｂでは、電子走行層１１１に生成されるチャネルの２ＤＥＧ１ａが、比較的低抵抗のｎ型半導体領域１８１及びｎ型半導体領域１８２と接続され、２ＤＥＧ１ａとｎ型半導体領域１８１及びｎ型半導体領域１８２との間の抵抗Ｒ２が比較的低くなる。そして、比較的低抵抗のｎ型半導体領域１８１及びｎ型半導体領域１８２に、それぞれソース電極１３０及びドレイン電極１４０が接続される。これにより、２ＤＥＧ１ａと、ソース電極１３０及びドレイン電極１４０との間の抵抗が比較的低くなる。そのため、半導体装置１００Ｂでは、それが備えるトランジスタ素子の、チャネルを介したソース電極１３０とドレイン電極１４０との間のオン抵抗が比較的低くなる。オン抵抗が低くなることで、半導体装置１００Ｂのソース電極１３０とドレイン電極１４０との間の大電流化が可能になり、半導体装置１００Ｂの高出力化が可能になる。

ここで、上記ｎ型半導体領域１８１及びｎ型半導体領域１８２のような再成長領域の形成方法の一例について、図２を参照して説明する。
図２は再成長領域の形成方法の一例について説明する図である。図２（Ａ）～図２（Ｄ）には再成長領域形成の各工程の要部断面図を模式的に示している。

まず、図２（Ａ）に示すように、電子走行層１１１上に電子供給層１１２が設けられた半導体層１１０が準備され、その電子供給層１１２上に、開口部１９０ａを有するマスク１９０が形成される。

半導体層１１０は、例えば、ＭＯＣＶＤ法を用いて、下地基板（図示せず）上に成長されたＧａＮ等の電子走行層１１１上に、ＡｌＧａＮ等の電子供給層１１２が成長されて、準備される。半導体層１１０には、Ａｒのイオン注入等によって不活性領域１５０が形成されると共に、その不活性領域１５０によって画定される活性領域１６０が形成される。このような半導体層１１０上に、マスク１９０が形成される。

マスク１９０には、ＳｉＮ（窒化シリコン）等の絶縁膜が用いられる。例えば、プラズマＣＶＤ法等を用いて、電子供給層１１２上にＳｉＮ等のマスク１９０が形成される。そのマスク１９０に、フォトリソグラフィ技術、及びＦ（フッ素）系ガスを用いたＲＩＥ（Reactive Ion Etching）等のドライエッチング技術により、再成長領域を形成する半導体層１１０の部位に対応して開口部１９０ａが形成される。開口部１９０ａは、活性領域１６０における半導体層１１０の部位に形成される。

次いで、図２（Ｂ）に示すように、マスク１９０の開口部１９０ａから露出する半導体層１１０の部位が、Ｃｌ（塩素）系ガスを用いたＲＩＥ等のドライエッチング技術によって除去され、リセス１７０（上記図１（Ｂ）のリセス１７１又はリセス１７２に相当）が形成される。リセス１７０は、例えば、半導体層１１０の電子供給層１１２を貫通して電子走行層１１１に達し、リセス１７０の底面が電子走行層１１１に生成される２ＤＥＧ１ａよりも深い位置となるように、形成される。

次いで、図２（Ｃ）に示すように、半導体層１１０に形成されたリセス１７０に、例えば、ＭＯＣＶＤ法を用いて、再成長領域としてｎ型ＧａＮ等のｎ型半導体領域１８０（上記図１（Ｂ）のｎ型半導体領域１８１又はｎ型半導体領域１８２に相当）が再成長され、形成される。例えば、ｎ型半導体領域１８０としてｎ型ＧａＮを再成長する場合、ＭＯＣＶＤ法では、主原料としてトリメチルガリウム（Tri-Methyl-Gallium；ＴＭＧａ）及びＮＨ_３（アンモニア）が用いられ、ｎ型ドーパント原料としてＳｉＨ_４（シラン）やＧｅＨ_４（ゲルマン）が用いられる。

その後、図２（Ｄ）に示すように、半導体層１１０上のマスク１９０が、ＨＦ（フッ化水素）等を用いたウェットエッチング技術によって除去される。これにより、活性領域１６０の半導体層１１０に形成されたリセス１７０に、再成長領域としてｎ型半導体領域１８０が形成された構造が得られる。

ところが、このような再成長領域の形成時には、マスク１９０の開口部１９０ａ又はそこに形成されるリセス１７０の配置によって、ｎ型半導体領域１８０の成長レートに違いが生じることがある。この点について、図３を参照して説明する。

図３は再成長領域の成長レートの違いについて説明する図である。図３にはマスクが形成された半導体層の要部平面図を模式的に示している。
例えば、図３に示すような場合、即ち、半導体層１１０上に形成されるマスク１９０に、開口部１９０ａ群が比較的密である領域１９１と、比較的疎である領域１９２とが含まれる場合を考える。マスク１９０の開口部１９０ａ群が比較的密である領域１９１の半導体層１１０には、比較的密にリセス１７０群が形成される。一方、マスク１９０の開口部１９０ａ群が比較的疎である領域１９２の半導体層１１０には、比較的疎にリセス１７０群が形成される。このような領域１９１及び領域１９２を含むマスク１９０が形成され、その開口部１９０ａ群にリセス１７０が形成された半導体層１１０に対し、上記のように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＮ等のｎ型半導体領域１８０が形成される。

その際、ｎ型半導体領域１８０の主原料の原子１８３、例えばＧａ（ガリウム）原子は、マスク１９０の開口部１９０ａの半導体層１１０上のほか、その開口部１９０ａの外側のマスク１９０上にも供給される。マスク１９０上に供給された主原料の原子１８３は、マスク１９０上を拡散し得る。マスク１９０上を拡散する主原料の原子１８３は、開口部１９０ａに移動すると、半導体層１１０のリセス１７０に形成されるｎ型半導体領域１８０の再成長に消費され得る。マスク１９０上を拡散する主原料の原子１８３が開口部１９０ａに移動してｎ型半導体領域１８０の再成長に消費される場合には、当該原子１８３が開口部１９０ａに移動しない場合に比べて、開口部１９０ａに再成長されるｎ型半導体領域１８０の成長レートが速くなる。

マスク１９０の開口部１９０ａ群が比較的疎である領域１９２では、開口部１９０ａ群の周囲に比較的大面積でマスク１９０が存在するため、マスク１９０上を拡散して開口部１９０ａ群に移動してくる主原料の原子１８３の量が比較的多くなり易い。そして、開口部１９０ａ群が比較的疎である領域１９２では、単位面積当たりの開口部１９０ａ群の数が少ないため、１個当たりの開口部１９０ａに到達する主原料の原子１８３の量も多くなり易い。その結果、開口部１９０ａ群が比較的疎である領域１９２では、開口部１９０ａ群が比較的密である領域１９１に比べて、リセス１７０に再成長されるｎ型半導体領域１８０の成長レートが速くなり易い。

ｎ型半導体領域１８０の成長レートが速くなると、ドーパント原料の原子、例えばＳｉ（シリコン）原子やＧｅ（ゲルマニウム）原子の取り込み量が減少し、得られるｎ型半導体領域１８０の抵抗が高くなり易い。即ち、マスク１９０の開口部１９０ａ群が比較的疎である領域１９２に再成長されるｎ型半導体領域１８０は、開口部１９０ａ群が比較的密である領域１９１に再成長されるｎ型半導体領域１８０に比べて、速い成長レートで再成長され易く、抵抗が高くなり易い。

尚、ＭＯＣＶＤ法を用いたｎ型半導体領域１８０の再成長時には、Ｇａ原子等の主原料の原子１８３のほか、Ｓｉ原子やＧｅ原子といったドーパント原料の原子も、マスク１９０上に供給され得る。但し、ドーパント原料の原子は、主原料の原子１８３に比べて、マスク１９０上での滞在（吸着）時間が短く、拡散距離が短い。そのため、マスク１９０上に供給されたドーパント原料の原子が開口部１９０ａに到達し、そこでの再成長に消費される確率は比較的低くなる。その結果、マスク１９０上に供給されて拡散する主原料の原子１８３の開口部１９０ａへの移動によって成長レートが速くなるｎ型半導体領域１８０では、ドーパント原料の原子の取り込み量が減少し、抵抗が高くなり易い。

図４は再成長領域の成長レートとトランジスタ素子のオン抵抗との関係の一例を示す図である。
図４において、横軸は活性領域に設けられてトランジスタ素子の電極（オーミック電極）と接続されるｎ型半導体領域（再成長領域）の成長レート［ｎｍ／ｍｉｎ］を表し、縦軸はトランジスタ素子のオン抵抗［Ω・ｍｍ］を表している。図４に示すように、ｎ型半導体領域の成長レートが速くなると、トランジスタ素子のオン抵抗が高くなる傾向が認められる。

以上述べたように、ＭＯＣＶＤ法を用いた再成長領域の形成時には、マスク上を拡散する主原料の原子の影響により、そのマスクの開口部の半導体層に再成長領域として形成されるｎ型半導体領域の成長レートに違いが生じることが起こり得る。尚、このようなｎ型半導体領域の成長レートの違いは、１つの半導体層に形成される異なるｎ型半導体領域間に限らず、異なる半導体層にそれぞれ形成されるｎ型半導体領域間でも起こり得る。ｎ型半導体領域の成長レートに違いが生じると、取り込まれるｎ型ドーパントの量が変動し、形成されるｎ型半導体領域の抵抗に違いが生じる。その結果、ソース電極やドレイン電極のような電極と接続される、十分に低抵抗なｎ型半導体領域を有する半導体装置を、安定して実現することができないことが起こり得る。

以上のような点に鑑み、ここでは以下に実施の形態として示すような手法を用い、電極の接続のために半導体層に再成長される半導体領域の成長レートに違いが生じることを抑え、電極と接続される低抵抗の半導体領域を有する半導体装置を安定して実現する。

［第１の実施の形態］
図５は第１の実施の形態に係る半導体装置の一例について説明する図である。図５には第１の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。

図５に示す半導体装置１は、ＨＥＭＴの一例である。半導体装置１は、半導体層１０、その活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２、並びに、ゲート電極３０、ソース電極４０及びドレイン電極５０を含む。半導体装置１は更に、半導体層１０の不活性領域ＡＲ２に設けられるｎ型半導体領域６１及びｎ型半導体領域６２を含む。

半導体層１０は、電子走行層１１及び電子供給層１２を含む。例えば、電子走行層１１にＧａＮが用いられ、電子供給層１２にＡｌＧａＮが用いられる。電子走行層１１の、電子供給層１２との接合界面近傍に、２ＤＥＧ１ａが生成される。２ＤＥＧ１ａは、半導体層１０に設けられた不活性領域ＡＲ２によって画定される活性領域ＡＲ１に生成される。不活性領域ＡＲ２は、半導体層１０へのＡｒのイオン注入等によって素子分離領域として形成される領域である。活性領域ＡＲ１は、そのような素子分離領域によって画定される素子領域として形成される領域である。

ｎ型半導体領域２１及びｎ型半導体領域２２は、活性領域ＡＲ１における半導体層１０の一方の面（電子供給層１２側の面）１０ａ側に設けられたリセス７１及びリセス７２にそれぞれ設けられる。リセス７１及びリセス７２は、例えば、電子供給層１２を貫通して電子走行層１１に達し、リセス７１及びリセス７２の底面が電子走行層１１に生成される２ＤＥＧ１ａよりも深い位置となるように、設けられる。このようなリセス７１及びリセス７２に、例えば、ＭＯＣＶＤ法を用いて、それぞれｎ型半導体領域２１及びｎ型半導体領域２２が再成長され、形成される。ｎ型半導体領域２１及びｎ型半導体領域２２には、例えば、ｎ型ＧａＮが用いられる。尚、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２を、再成長領域、再成長層等とも称する。

ゲート電極３０は、活性領域ＡＲ１における半導体層１０の面１０ａ側に設けられる。図５の例では、ゲート電極３０は、半導体層１０の面１０ａ（電子供給層１２）上に設けられる。ゲート電極３０は、活性領域ＡＲ１に設けられたｎ型半導体領域２１とｎ型半導体領域２２との間に位置し、ｎ型半導体領域２１及びｎ型半導体領域２２（並びにその上に設けられるソース電極４０及びドレイン電極５０）とは接続されないように、設けられる。ゲート電極３０には、Ｎｉ（ニッケル）、Ａｕ（金）等の金属が用いられる。ゲート電極３０は、ショットキー電極として機能するように設けられる。

ソース電極４０及びドレイン電極５０は、半導体層１０の面１０ａ側に、ゲート電極３０を挟むように設けられる。ソース電極４０は、半導体層１０のリセス７１に設けられたｎ型半導体領域２１上に位置し、ｎ型半導体領域２１と接続されるように、設けられる。ドレイン電極５０は、半導体層１０のリセス７２に設けられたｎ型半導体領域２２上に位置し、ｎ型半導体領域２２と接続されるように、設けられる。ソース電極４０及びドレイン電極５０には、Ｔｉ（チタン）、Ａｌ（アルミニウム）等の金属が用いられる。ソース電極４０及びドレイン電極５０は、オーミック電極として機能するように設けられる。

半導体装置１の動作時には、ソース電極４０とドレイン電極５０との間に所定電圧が供給され、ゲート電極３０に所定ゲート電圧が供給される。ソース電極４０とドレイン電極５０との間の電子走行層１１にキャリアの電子が輸送されるチャネルが形成され、半導体装置１のトランジスタ機能が実現される。

半導体装置１では、電子走行層１１に生成されるチャネルの２ＤＥＧ１ａが、比較的低抵抗のｎ型半導体領域２１及びｎ型半導体領域２２と接続され、２ＤＥＧ１ａとｎ型半導体領域２１及びｎ型半導体領域２２との間の抵抗が低減される。そして、比較的低抵抗のｎ型半導体領域２１及びｎ型半導体領域２２に、それぞれソース電極４０及びドレイン電極５０が接続される。これにより、２ＤＥＧ１ａと、ソース電極４０及びドレイン電極５０との間の抵抗が比較的低くなる。そのため、半導体装置１では、そのトランジスタ機能を有する素子（トランジスタ素子）の、チャネルを介したソース電極４０とドレイン電極５０との間のオン抵抗が比較的低くなる。オン抵抗が低くなることで、半導体装置１のソース電極４０とドレイン電極５０との間の大電流化が可能になり、半導体装置１の高出力化が可能になる。

半導体装置１では、トランジスタ素子が形成される活性領域ＡＲ１に隣接しその活性領域ＡＲ１を画定する不活性領域ＡＲ２に、ｎ型半導体領域６１及びｎ型半導体領域６２が設けられる。不活性領域ＡＲ２に設けられるｎ型半導体領域６１及びｎ型半導体領域６２には、例えば、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２と同様に、ｎ型ＧａＮが用いられる。尚、不活性領域ＡＲ２に設けられるｎ型半導体領域６１及びｎ型半導体領域６２を、ダミー再成長領域、ダミー再成長層等とも称する。

ｎ型半導体領域６１及びｎ型半導体領域６２は、不活性領域ＡＲ２における半導体層１０の面１０ａ側に設けられたリセス８１及びリセス８２にそれぞれ設けられる。リセス８１及びリセス８２は、例えば、活性領域ＡＲ１を囲むように、断続的又は連続的に設けられる。リセス８１及びリセス８２は、例えば、ｎ型半導体領域２１及びｎ型半導体領域２２がそれぞれ設けられるリセス７１及びリセス７２と同一或いは同等の深さで設けられる。このようなリセス８１及びリセス８２に、例えば、ＭＯＣＶＤ法を用いて、それぞれｎ型半導体領域６１及びｎ型半導体領域６２が再成長され、形成される。この時、ｎ型半導体領域６１及びｎ型半導体領域６２は、ｎ型半導体領域２１及びｎ型半導体領域２２と同時に形成される。後述のように、半導体層１０の面１０ａに対し、ｎ型半導体領域６１及びｎ型半導体領域６２の、面１０ａ側の端面６１ａ及び端面６２ａは、ｎ型半導体領域２１及びｎ型半導体領域２２の、面１０ａ側の端面２１ａ及び端面２２ａよりも、高い位置となる。

不活性領域ＡＲ２に設けられるｎ型半導体領域６１及びｎ型半導体領域６２は、活性領域ＡＲ１から離間して位置するように、設けられる。即ち、ｎ型半導体領域６１及びｎ型半導体領域６２は、半導体層１０内において、活性領域ＡＲ１（及びそこに設けられるｎ型半導体領域２１及びｎ型半導体領域２２）とは接触しないように、設けられる。ｎ型半導体領域６１及びｎ型半導体領域６２（リセス８１及びリセス８２）は、活性領域ＡＲ１に隣接する不活性領域ＡＲ２の、活性領域ＡＲ１からの距離Ｄ１が、５０μｍ以上の位置に、設けられることが好ましい。ｎ型半導体領域６１及びｎ型半導体領域６２が、活性領域ＡＲ１からの距離Ｄ１が５０μｍ未満の範囲に位置すると、次のような恐れがあるためである。即ち、半導体層１０内における、ｎ型半導体領域６１及びｎ型半導体領域６２と、活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２や２ＤＥＧ１ａとの電気的な作用（容量結合等）により、トランジスタ素子の動作に影響が出る恐れがあるためである。但し、後述のように、ｎ型半導体領域６１及びｎ型半導体領域６２は、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２（リセス７１及びリセス７２）からの距離、図５の例では活性領域ＡＲ１からの距離Ｄ１が、５００μｍ以内の位置に、設けられることが好ましい。

上記構成を有する半導体装置１のｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２の、ＭＯＣＶＤ法を用いた再成長時には、半導体層１０の面１０ａに、それらを再成長する部位に開口部群を有するマスクが形成される。このマスクの開口部群にリセス７１及びリセス７２並びにリセス８１及びリセス８２が形成され、これらにそれぞれｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２が再成長される。ｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２の主原料の原子（Ｇａ原子等）は、リセス７１及びリセス７２並びにリセス８１及びリセス８２のほか、マスク上にも供給される。マスク上に供給された主原料の原子は、マスク上を拡散し得る。

尚、ドーパント原料の原子は、主原料の原子に比べて、マスク上での滞在時間が短く、拡散距離も短いため、主原料の原子ほどのマスク上での拡散は生じない。
不活性領域ＡＲ２に対応したマスク上を拡散する主原料の原子は、不活性領域ＡＲ２に設けられたリセス８１及びリセス８２に対応したマスクの開口部群に移動し、ｎ型半導体領域６１及びｎ型半導体領域６２の再成長に消費され易くなる。その結果、不活性領域ＡＲ２に対応したマスク上を拡散する主原料の原子が、活性領域ＡＲ１に設けられたリセス７１及びリセス７２に対応したマスクの開口部群に移動することが抑えられ、ｎ型半導体領域２１及びｎ型半導体領域２２の再成長に消費されることが抑えられる。そのため、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２の成長レートが、不活性領域ＡＲ２に対応したマスク上を拡散する主原料の原子の影響によって速くなることが抑えられ、安定化される。

不活性領域ＡＲ２に対応したマスク上を拡散する主原料の原子を、ｎ型半導体領域６１及びｎ型半導体領域６２の再成長に消費され易くし、ｎ型半導体領域２１及びｎ型半導体領域２２の再成長に消費され難くするために、マスクの開口部群の配置が調整される。それにより、半導体層１０に形成されるリセス７１及びリセス７２並びにリセス８１及びリセス８２の配置が調整される。リセス８１及びリセス８２（ｎ型半導体領域６１及びｎ型半導体領域６２）は、リセス７１及びリセス７２（ｎ型半導体領域２１及びｎ型半導体領域２２）からの距離が５００μｍ以内の位置に、設けられることが好ましい。リセス８１及びリセス８２の、リセス７１及びリセス７２からの距離が、５００μｍを上回ると、次のようなことが起こり易くなるためである。即ち、不活性領域ＡＲ２に対応したマスク上を拡散する主原料の原子が、リセス７１及びリセス７２に対応したマスクの開口部群に移動し、ｎ型半導体領域２１及びｎ型半導体領域２２の再成長に消費され、それらの成長レートが速まり易くなるためである。

尚、不活性領域ＡＲ２に対応したマスク上を拡散する主原料の原子は、ｎ型半導体領域６１及びｎ型半導体領域６２の再成長に消費され易くなり、ｎ型半導体領域２１及びｎ型半導体領域２２の再成長に消費され難くなる。そのため、不活性領域ＡＲ２に設けられるｎ型半導体領域６１及びｎ型半導体領域６２の成長レートは、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２の成長レートに比べて、相対的に速くなる。その結果、半導体層１０の面１０ａに対し、ｎ型半導体領域６１及びｎ型半導体領域６２の、面１０ａ側の端面６１ａ及び端面６２ａは、ｎ型半導体領域２１及びｎ型半導体領域２２の、面１０ａ側の端面２１ａ及び端面２２ａよりも、高い位置となる。

上記のように、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２は、それらの成長レートが速くなることが抑えられ、安定化される。その結果、ｎ型半導体領域２１及びｎ型半導体領域２２のドーパントの取り込み量が減少することが抑えられ、それらの抵抗が高くなることが抑えられる。これにより、ソース電極４０及びドレイン電極５０と接続される、十分に低抵抗なｎ型半導体領域２１及びｎ型半導体領域２２を有する半導体装置１が、安定して実現される。

尚、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２に比べて成長レートが速い不活性領域ＡＲ２のｎ型半導体領域６１及びｎ型半導体領域６２は、ｎ型半導体領域２１及びｎ型半導体領域２２よりもドーパントの取り込み量は少なくなる。

以上のように不活性領域にｎ型半導体領域（ダミー再成長領域）を設け、活性領域に設けられるｎ型半導体領域（再成長領域）の成長レートを抑える手法は、活性領域に設けられるｎ型半導体領域の配置が疎の場合（成長レートが速くなり易い場合）に有効である。但し、当該手法は、活性領域に設けられるｎ型半導体領域の配置が密の場合にも、同様に適用可能である。不活性領域にｎ型半導体領域を設けることで、活性領域に設けられるｎ型半導体領域の配置が疎の場合に限らず、密の場合でも、活性領域に設けられるｎ型半導体領域の成長レートを抑え、安定化させることが可能になる。

また、不活性領域にｎ型半導体領域（ダミー再成長領域）を設けることで、活性領域に設けられる複数のｎ型半導体領域（再成長領域）の成長レートを安定化させ、活性領域に設けられる異なるｎ型半導体領域間に生じる成長レートの違いを抑えることが可能になる。更に、１つの半導体層の活性領域に設けられるｎ型半導体領域間に限らず、異なる半導体層の活性領域に設けられるｎ型半導体領域間に生じる成長レートの違いを抑えることも可能になる。

［第２の実施の形態］
図６及び図７は第２の実施の形態に係る半導体装置の一例について説明する図である。図６には第２の実施の形態に係る半導体装置の要部平面図を模式的に示している。図７には第２の実施の形態に係る半導体装置の要部断面図を模式的に示している。図７は図６のVII－VII断面模式図である。

図６及び図７に示す半導体装置１Ａは、ＨＥＭＴの一例である。半導体装置１Ａは、図６及び図７に示すように、半導体層１０Ａ、その活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２（再成長領域）、並びに、ゲート電極３０、ソース電極４０及びドレイン電極５０を含む。半導体装置１Ａは更に、半導体層１０Ａの不活性領域ＡＲ２に設けられるｎ型半導体領域６１及びｎ型半導体領域６２（ダミー再成長領域）を含む。

半導体装置１Ａの半導体層１０Ａには、図７に示すように、基板１３、初期層１４、電子走行層１１、スペーサ層１５及び電子供給層１２が含まれる。
ここで、基板１３には、ＳｉＣ（シリコンカーバイド）、Ｓｉ、サファイア、ＧａＮ、ＡｌＮ（アルミニウムナイトライド）、ダイヤモンド等の基板が用いられる。基板１３は、１種の基板の単層構造であってもよいし、２種以上の基板の積層構造であってもよい。

初期層１４は、基板１３の一方の面１３ａに設けられる。初期層１４には、ＡｌＮ、ＧａＮ、ＡｌＧａＮ等の窒化物半導体が用いられる。初期層１４は、１種の窒化物半導体の単層構造であってもよいし、２種以上の窒化物半導体の積層構造であってもよい。

電子走行層１１は、初期層１４の、基板１３側とは反対側の面１４ａに設けられる。電子走行層１１には、ＧａＮ、ＡｌＧａＮ等の窒化物半導体が用いられる。電子走行層１１は、１種の窒化物半導体の単層構造であってもよいし、２種以上の窒化物半導体の積層構造であってもよい。例えば、電子走行層１１には、ｉ型ＧａＮが用いられる。

スペーサ層１５は、電子走行層１１の、初期層１４側とは反対側の面１１ａに設けられる。スペーサ層１５には、ＡｌＮ、ＡｌＧａＮ等の窒化物半導体が用いられる。スペーサ層１５は、１種の窒化物半導体の単層構造であってもよいし、２種以上の窒化物半導体の積層構造であってもよい。

電子供給層１２は、スペーサ層１５の、電子走行層１１側とは反対側の面１５ａに設けられる。電子供給層１２には、ＡｌＧａＮ、ＩｎＡｌＮ（インジウムアルミニウムナイトライド）、ＩｎＡｌＧａＮ（インジウムアルミニウムガリウムナイトライド）、ＡｌＮ、ＳｃＡｌＮ（スカンジウムアルミニウムナイトライド）等の窒化物半導体が用いられる。電子供給層１２は、１種の窒化物半導体の単層構造であってもよいし、２種以上の窒化物半導体の積層構造であってもよい。

半導体装置１Ａでは、電子走行層１１の、スペーサ層１５との接合界面近傍に、２ＤＥＧ１ａが生成される。２ＤＥＧ１ａは、半導体層１０Ａに設けられた不活性領域ＡＲ２によって画定される活性領域ＡＲ１に生成される。不活性領域ＡＲ２は、半導体層１０ＡへのＡｒのイオン注入等によって素子分離領域として形成される領域である。活性領域ＡＲ１は、そのような素子分離領域によって画定される素子領域として形成される領域である。不活性領域ＡＲ２は、活性領域ＡＲ１を囲むように、活性領域ＡＲ１に隣接して、設けられる。２ＤＥＧ１ａが生成される活性領域ＡＲ１に、トランジスタ機能を有するトランジスタ素子が形成される。

半導体層１０Ａは、例えば、ＭＯＣＶＤ法を用いて、基板１３の面１３ａに初期層１４が成長され、その面１４ａに電子走行層１１が成長され、その面１１ａにスペーサ層１５が成長され、その面１５ａに電子供給層１２が成長されることで、形成される。

尚、ここでは図示を省略するが、半導体層１０Ａには、電子供給層１２の、スペーサ層１５側とは反対側の面１２ａに設けられる、ＧａＮ等の窒化物半導体を用いたキャップ層等の他の層が更に含まれてもよい。

活性領域ＡＲ１における半導体層１０Ａの面１０ａ（この例では電子供給層１２の面１２ａ）側に、ｎ型半導体領域２１及びｎ型半導体領域２２が設けられる。ｎ型半導体領域２１及びｎ型半導体領域２２は、活性領域ＡＲ１における半導体層１０Ａの面１０ａ側に設けられたリセス７１及びリセス７２にそれぞれ設けられる。リセス７１及びリセス７２は、例えば、図７に示すように、電子供給層１２及びスペーサ層１５を貫通して電子走行層１１に達し、リセス７１及びリセス７２の底面が電子走行層１１に生成される２ＤＥＧ１ａよりも深い位置となるように、設けられる。このようなリセス７１及びリセス７２に、例えば、ＭＯＣＶＤ法を用いて、それぞれｎ型半導体領域２１及びｎ型半導体領域２２が再成長され、形成される。ｎ型半導体領域２１及びｎ型半導体領域２２には、例えば、ｎ型ＧａＮが用いられる。

ゲート電極３０は、半導体層１０Ａの面１０ａ側に設けられる。図６及び図７の例では、ゲート電極３０は、活性領域ＡＲ１及び不活性領域ＡＲ２の半導体層１０Ａの面１０ａ（電子供給層１２）上に設けられる。ゲート電極３０は、その一部が、活性領域ＡＲ１に設けられたｎ型半導体領域２１とｎ型半導体領域２２との間に位置し、ｎ型半導体領域２１及びｎ型半導体領域２２（並びにその上に設けられるソース電極４０及びドレイン電極５０）とは接続されないように、設けられる。ゲート電極３０には、Ｎｉ、Ａｕ等の金属が用いられる。ゲート電極３０は、ショットキー電極として機能するように設けられる。尚、ゲート電極３０と半導体層１０Ａの面１０ａとの間には、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜（図示せず）が介在されてもよい。

ソース電極４０及びドレイン電極５０は、半導体層１０Ａの面１０ａ側に、ゲート電極３０を挟むように設けられる。ソース電極４０は、その一部が、半導体層１０Ａのリセス７１に設けられたｎ型半導体領域２１上に位置し、ｎ型半導体領域２１と接続されるように、設けられる。ドレイン電極５０は、その一部が、半導体層１０Ａのリセス７２に設けられたｎ型半導体領域２２上に位置し、ｎ型半導体領域２２と接続されるように、設けられる。ソース電極４０及びドレイン電極５０には、Ｔｉ、Ａｌ等の金属が用いられる。ソース電極４０及びドレイン電極５０は、オーミック電極として機能するように設けられる。

半導体装置１Ａの動作時には、ソース電極４０とドレイン電極５０との間に所定電圧が供給され、ゲート電極３０に所定ゲート電圧が供給される。ソース電極４０とドレイン電極５０との間の電子走行層１１にキャリアの電子が輸送されるチャネルが形成され、半導体装置１Ａのトランジスタ機能が実現される。

半導体装置１Ａでは、電子走行層１１に生成されるチャネルの２ＤＥＧ１ａが、比較的低抵抗のｎ型半導体領域２１及びｎ型半導体領域２２と接続され、２ＤＥＧ１ａとｎ型半導体領域２１及びｎ型半導体領域２２との間の抵抗が低減される。これにより、半導体装置１Ａでは、２ＤＥＧ１ａと、ｎ型半導体領域２１及びｎ型半導体領域２２を介して接続されるソース電極４０及びドレイン電極５０との間の抵抗が低減され、トランジスタ素子のオン抵抗が低減される。半導体装置１Ａでは、電子供給層１２を貫通し、更にスペーサ層１５を貫通して、電子走行層１１の２ＤＥＧ１ａに接続されるように、ｎ型半導体領域２１及びｎ型半導体領域２２が設けられる。２ＤＥＧ１ａと半導体層１０Ａの面１０ａとの間に、電子供給層１２に加え、更にスペーサ層１５が介在されても、ｎ型半導体領域２１及びｎ型半導体領域２２により、２ＤＥＧ１ａとソース電極４０及びドレイン電極５０との間の抵抗が効果的に低減される。

半導体装置１では、トランジスタ素子が形成される活性領域ＡＲ１に隣接しその活性領域ＡＲ１を画定する不活性領域ＡＲ２に、ｎ型半導体領域６１及びｎ型半導体領域６２が設けられる。不活性領域ＡＲ２に設けられるｎ型半導体領域６１及びｎ型半導体領域６２には、例えば、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２と同様に、ｎ型ＧａＮが用いられる。

ｎ型半導体領域６１及びｎ型半導体領域６２は、不活性領域ＡＲ２における半導体層１０Ａの面１０ａ側に設けられたリセス８１及びリセス８２にそれぞれ設けられる。リセス８１及びリセス８２は、例えば、活性領域ＡＲ１を囲むように、設けられる。図６及び図７の例では、不活性領域ＡＲ２の、活性領域ＡＲ１を挟んだ両側にそれぞれ、平面視でコ字形状のリセス８１及びリセス８２が設けられる。リセス８１及びリセス８２は、例えば、図７に示すように、ｎ型半導体領域２１及びｎ型半導体領域２２がそれぞれ設けられるリセス７１及びリセス７２と同一或いは同等の深さで設けられる。

このようなリセス８１及びリセス８２に、例えば、ＭＯＣＶＤ法を用いて、それぞれｎ型半導体領域６１及びｎ型半導体領域６２が再成長され、形成される。この時、ｎ型半導体領域６１及びｎ型半導体領域６２は、ｎ型半導体領域２１及びｎ型半導体領域２２と同時に形成される。半導体層１０Ａの面１０ａに対し、ｎ型半導体領域６１及びｎ型半導体領域６２の、面１０ａ側の端面６１ａ及び端面６２ａは、ｎ型半導体領域２１及びｎ型半導体領域２２の、面１０ａ側の端面２１ａ及び端面２２ａよりも、高い位置となる。

不活性領域ＡＲ２に設けられるｎ型半導体領域６１及びｎ型半導体領域６２は、活性領域ＡＲ１から離間して位置するように、設けられる。ｎ型半導体領域６１及びｎ型半導体領域６２（リセス８１及びリセス８２）は、活性領域ＡＲ１に隣接する不活性領域ＡＲ２の、活性領域ＡＲ１から５０μｍ以上離間した位置に、設けられることが好ましい。半導体層１０Ａ内における、ｎ型半導体領域６１及びｎ型半導体領域６２と、活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２や２ＤＥＧ１ａとの電気的な作用（容量結合等）を抑え、電気的な作用によるトランジスタ素子の動作への影響を抑えるためである。但し、後述のように、ｎ型半導体領域６１及びｎ型半導体領域６２（リセス８１及びリセス８２）は、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２（リセス７１及びリセス７２）からの距離が５００μｍ以内の位置に、設けられることが好ましい。

尚、ｎ型半導体領域６１及びｎ型半導体領域６２は、ゲート電極３０とは接触しないように、不活性領域ＡＲ２に設けられる。これにより、ｎ型半導体領域６１及びｎ型半導体領域６２のゲート電極３０への影響が抑えられ、ゲート電極３０への影響によるトランジスタ素子の動作への影響が抑えられる。

上記構成を有する半導体装置１Ａでは、活性領域ＡＲ１に、ソース電極４０及びドレイン電極５０と接続されるｎ型半導体領域２１及びｎ型半導体領域２２が設けられると共に、不活性領域ＡＲ２に、ｎ型半導体領域６１及びｎ型半導体領域６２が設けられる。不活性領域ＡＲ２にｎ型半導体領域６１及びｎ型半導体領域６２が設けられることで、それらと共に活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２の、再成長時の成長レートが速くなることが抑えられる。尚、再成長の詳細については後述する。再成長時に成長レートが速くなることが抑えられることで、ｎ型半導体領域２１及びｎ型半導体領域２２のドーパントの取り込み量が減少することが抑えられ、それらの抵抗が高くなることが抑えられる。これにより、ソース電極４０及びドレイン電極５０と接続される、十分に低抵抗なｎ型半導体領域２１及びｎ型半導体領域２２を有する半導体装置１Ａが、安定して実現される。

続いて、上記構成を有する半導体装置１Ａの形成方法について述べる。
図８～図１５は第２の実施の形態に係る半導体装置の形成方法の一例について説明する図である。以下、半導体装置形成の各工程の一例について、図８～図１５を参照して順に説明する。

図８は半導体層の準備工程の一例を示す図である。図８（Ａ）には半導体層の準備工程の一例の要部平面図を模式的に示している。図８（Ｂ）には半導体層の準備工程の一例の要部断面図を模式的に示している。図８（Ｂ）は図８（Ａ）のVIII－VIII断面模式図である。

例えば、図８（Ａ）及び図８（Ｂ）に示すような半導体層１０Ａが準備される。例えば、ＭＯＣＶＤ法を用いて、基板１３の面１３ａに初期層１４が成長され、その面１４ａに電子走行層１１が成長され、その面１１ａにスペーサ層１５が成長され、その面１５ａに電子供給層１２が成長される。電子走行層１１の、スペーサ層１５との接合界面近傍に、２ＤＥＧ１ａが生成される。

図９は不活性領域及び活性領域の形成工程の一例を示す図である。図９（Ａ）には不活性領域及び活性領域の形成工程の一例の要部平面図を模式的に示している。図９（Ｂ）には不活性領域及び活性領域の形成工程の一例の要部断面図を模式的に示している。図９（Ｂ）は図９（Ａ）のIX－IX断面模式図である。

半導体層１０Ａの準備後、例えば、図９（Ａ）及び図９（Ｂ）に示すように、不活性領域ＡＲ２が形成され、それにより、形成された不活性領域ＡＲ２によって画定される活性領域ＡＲ１が形成される。

例えば、半導体層１０Ａの面１０ａに、フォトリソグラフィ技術により、不活性領域ＡＲ２を形成する半導体層１０Ａの部位に開口部を有するレジストパターン（図示せず）が形成される。そして、そのレジストパターンの開口部から露出する半導体層１０Ａの部位に対し、Ａｒのイオン注入が行われる。半導体層１０Ａの、Ａｒのイオン注入が行われた部位に、不活性領域ＡＲ２が形成される。Ａｒのイオン注入は、電子走行層１１に生成される２ＤＥＧ１ａよりも深い位置まで延びるように、行われる。半導体層１０Ａの、Ａｒのイオン注入が行われなかった部位には、不活性領域ＡＲ２によって画定される活性領域ＡＲ１が形成される。Ａｒのイオン注入後、レジストパターンは、有機溶剤等を用いて除去される。

尚、Ａｒのイオン注入に代えて、レジストパターンの開口部から露出する半導体層１０Ａの部位を、Ｃｌ系ガスを用いたＲＩＥ等によりドライエッチングして除去することで、不活性領域を形成することもできる。

図１０はマスクの形成工程の一例を示す図である。図１０（Ａ）にはマスクの形成工程の一例の要部平面図を模式的に示している。図１０（Ｂ）にはマスクの形成工程の一例の要部断面図を模式的に示している。図１０（Ｂ）は図１０（Ａ）のX－X断面模式図である。

不活性領域ＡＲ２及び活性領域ＡＲ１の形成後、例えば、図１０（Ａ）及び図１０（Ｂ）に示すように、半導体層１０Ａの面１０ａに、半導体層１０Ａの所定部位に開口部９０ａ群を有するマスク９０が形成される。マスク９０の開口部９０ａ群は、半導体層１０Ａの、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２（又はリセス７１及びリセス７２）を形成する部位に、設けられる。マスク９０の開口部９０ａ群は更に、半導体層１０Ａの、不活性領域ＡＲ２に設けられるｎ型半導体領域６１及びｎ型半導体領域６２（又はリセス８１及びリセス８２）を形成する部位に、設けられる。

マスク９０には、ＳｉＮ等の絶縁膜が用いられる。例えば、半導体層１０Ａの面１０ａに、プラズマＣＶＤ法を用いて、ＳｉＮ等の絶縁膜が形成される。次いで、その絶縁膜上に、フォトリソグラフィ技術により、半導体層１０Ａのｎ型半導体領域２１及びｎ型半導体領域２２を形成する部位、並びにｎ型半導体領域６１及びｎ型半導体領域６２を形成する部位に対応する開口部群を有するレジストパターン（図示せず）が形成される。そして、そのレジストパターンの開口部群から露出する絶縁膜が、Ｆ系ガスを用いたＲＩＥ等によりドライエッチングされて除去される。これにより、図１０（Ａ）及び図１０（Ｂ）に示すようなマスク９０の開口部９０ａ群が形成される。

尚、ここでは図示を省略するが、開口部９０ａ群の形成後のマスク９０上には、開口部９０ａ群の形成時に用いられたレジストパターンが残存してもよい。
図１１はリセスの形成工程の一例を示す図である。図１１（Ａ）にはリセスの形成工程の一例の要部平面図を模式的に示している。図１１（Ｂ）にはリセスの形成工程の一例の要部断面図を模式的に示している。図１１（Ｂ）は図１１（Ａ）のXI－XI断面模式図である。

開口部９０ａ群を有するマスク９０の形成後、図１１（Ａ）及び図１１（Ｂ）に示すように、開口部９０ａ群から露出する半導体層１０Ａの部位が、Ｃｌ系ガスを用いたＲＩＥ等によりドライエッチングされて除去される。これにより、活性領域ＡＲ１の半導体層１０Ａの面１０ａ側に、マスク９０の開口部９０ａと連通するリセス７１及びリセス７２が形成される。不活性領域ＡＲ２の半導体層１０Ａの面１０ａ側に、マスク９０の開口部９０ａと連通するリセス８１及びリセス８２が形成される。

活性領域ＡＲ１のリセス７１及びリセス７２は、半導体層１０Ａの電子供給層１２及びスペーサ層１５を貫通して電子走行層１１に達し、リセス７１及びリセス７２の底面が電子走行層１１に生成される２ＤＥＧ１ａよりも深い位置となるように、形成される。一例として、リセス７１及びリセス７２は、それらの底面が、電子走行層１１の面１１ａから初期層１４側に向かって６０ｎｍ以内の深さに位置するように、形成される。不活性領域ＡＲ２のリセス８１及びリセス８２は、活性領域ＡＲ１のリセス７１及びリセス７２と同時に、同一或いは同等の深さで、不活性領域ＡＲ２における半導体層１０Ａの電子供給層１２及びスペーサ層１５を貫通して電子走行層１１に達するように、形成される。

リセス７１及びリセス７２並びにリセス８１及びリセス８２の形成後、マスク９０上にその開口部９０ａ群の形成時に用いられたレジストパターンが残存する場合には、そのレジストパターンは、有機溶剤等を用いて除去される。

図１２はｎ型半導体領域の形成工程の一例を示す図である。図１２（Ａ）にはｎ型半導体領域の形成工程の一例の要部平面図を模式的に示している。図１２（Ｂ）にはｎ型半導体領域の形成工程の一例の要部断面図を模式的に示している。図１２（Ｂ）は図１２（Ａ）のXII－XII断面模式図である。

リセス７１及びリセス７２並びにリセス８１及びリセス８２の形成後、図１２（Ａ）及び図１２（Ｂ）に示すように、それらにそれぞれ、ｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２が形成される。

例えば、ＭＯＣＶＤ法を用いて、マスク９０の開口部９０ａ群から露出するリセス７１及びリセス７２並びにリセス８１及びリセス８２に、ｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２がそれぞれ再成長される。ｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２として、例えば、ｎ型ＧａＮが再成長される。ｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２は、ＭＯＣＶＤ法を用いた同一の再成長工程で、リセス７１及びリセス７２並びにリセス８１及びリセス８２にそれぞれ再成長される。

ＭＯＣＶＤ法を用いたｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２の再成長時には、それらの主原料の原子が、リセス７１及びリセス７２並びにリセス８１及びリセス８２のほか、マスク９０上にも供給される。

尚、ドーパント原料の原子は、主原料の原子に比べて、マスク上での滞在時間が短く、拡散距離も短いため、主原料の原子ほどのマスク上での拡散は生じない。
不活性領域ＡＲ２に対応したマスク９０上に供給されてその上を拡散する主原料の原子は、不活性領域ＡＲ２のリセス８１及びリセス８２に対応したマスク９０の開口部９０ａ群に移動し、ｎ型半導体領域６１及びｎ型半導体領域６２の再成長に消費され易くなる。その結果、不活性領域ＡＲ２に対応したマスク９０上を拡散する主原料の原子が、活性領域ＡＲ１のリセス７１及びリセス７２に対応したマスク９０の開口部９０ａ群に移動し、ｎ型半導体領域２１及びｎ型半導体領域２２の再成長に消費されることが抑えられる。そのため、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２の成長レートが、不活性領域ＡＲ２に対応したマスク９０上を拡散する主原料の原子の影響によって速くなることが抑えられる。

不活性領域ＡＲ２に対応したマスク９０上を拡散する主原料の原子を、ｎ型半導体領域６１及びｎ型半導体領域６２の再成長に消費され易くし、ｎ型半導体領域２１及びｎ型半導体領域２２の再成長に消費され難くするために、開口部９０ａ群の配置が調整される（図１０）。それにより、リセス７１及びリセス７２並びにリセス８１及びリセス８２の配置が調整される（図１１）。リセス８１及びリセス８２（ｎ型半導体領域６１及びｎ型半導体領域６２）は、リセス７１及びリセス７２（ｎ型半導体領域２１及びｎ型半導体領域２２）からの距離が５００μｍ以内の位置に、設けられることが好ましい。リセス８１及びリセス８２の、リセス７１及びリセス７２からの距離が、５００μｍを上回ると、次のようなことが起こり易くなるためである。即ち、不活性領域ＡＲ２に対応したマスク９０上を拡散する主原料の原子が、リセス７１及びリセス７２に対応した開口部９０ａ群に移動し、ｎ型半導体領域２１及びｎ型半導体領域２２の再成長に消費され、それらの成長レートが速まり易くなるためである。

このような観点で、マスク９０の開口部９０ａ群の配置が調整され、リセス７１及びリセス７２並びにリセス８１及びリセス８２の配置が調整される。配置が調整されたリセス７１及びリセス７２並びにリセス８１及びリセス８２に、ＭＯＣＶＤ法を用いた同一の再成長工程で、ｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２がそれぞれ再成長される。これにより、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２の成長レートが、不活性領域ＡＲ２に対応したマスク９０上を拡散する主原料の原子の影響によって速くなることが抑えられ、安定化される。

尚、不活性領域ＡＲ２に対応したマスク９０上を拡散する主原料の原子は、ｎ型半導体領域６１及びｎ型半導体領域６２の再成長に消費され易くなり、ｎ型半導体領域２１及びｎ型半導体領域２２の再成長に消費され難くなる。そのため、不活性領域ＡＲ２に設けられるｎ型半導体領域６１及びｎ型半導体領域６２の成長レートは、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２の成長レートに比べて、相対的に速くなる。その結果、半導体層１０Ａの面１０ａに対し、ｎ型半導体領域６１及びｎ型半導体領域６２の、面１０ａ側の端面６１ａ及び端面６２ａは、ｎ型半導体領域２１及びｎ型半導体領域２２の、面１０ａ側の端面２１ａ及び端面２２ａよりも、高い位置となる。

上記のように、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２の成長レートが速くなることが抑えられ、安定化されることで、ｎ型半導体領域２１及びｎ型半導体領域２２のドーパントの取り込み量が減少することが抑えられる。ドーパントの取り込み量が減少することが抑えられることで、ｎ型半導体領域２１及びｎ型半導体領域２２の抵抗が高くなることが抑えられる。これにより、十分に低抵抗なｎ型半導体領域２１及びｎ型半導体領域２２が、安定して形成される。

尚、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２に比べて成長レートが速い不活性領域ＡＲ２のｎ型半導体領域６１及びｎ型半導体領域６２は、ｎ型半導体領域２１及びｎ型半導体領域２２よりもドーパントの取り込み量は少なくなる。

図１３はマスクの除去工程の一例を示す図である。図１３（Ａ）にはマスクの除去工程の一例の要部平面図を模式的に示している。図１３（Ｂ）にはマスクの除去工程の一例の要部断面図を模式的に示している。図１３（Ｂ）は図１３（Ａ）のXIII－XIII断面模式図である。

ｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２の形成後、図１３（Ａ）及び図１３（Ｂ）に示すように、マスク９０が除去される。例えば、ＨＦ等を用いたウェットエッチングによってマスク９０が除去される。

図１４はソース電極及びドレイン電極の形成工程の一例を示す図である。図１４（Ａ）にはソース電極及びドレイン電極の形成工程の一例の要部平面図を模式的に示している。図１４（Ｂ）にはソース電極及びドレイン電極の形成工程の一例の要部断面図を模式的に示している。図１４（Ｂ）は図１４（Ａ）のXIV－XIV断面模式図である。

マスク９０の除去後、図１４（Ａ）及び図１４（Ｂ）に示すように、ソース電極４０及びドレイン電極５０が形成される。例えば、まず、フォトリソグラフィ技術により、ソース電極４０及びドレイン電極５０を形成する部位に開口部を有するレジストパターン（図示せず）が形成される。このレジストパターンの開口部は、活性領域ＡＲ１の半導体層１０Ａのリセス７１及びリセス７２にそれぞれ再成長されたｎ型半導体領域２１及びｎ型半導体領域２２に通じるように、設けられる。レジストパターンの形成後、真空蒸着法により、レジストパターン上及びその開口部内に、金属が蒸着される。一例として、厚さ２ｎｍ～５０ｎｍのＴｉが蒸着され、その上に厚さ１００ｎｍ～３００ｎｍのＡｌが蒸着される。金属の蒸着後、リフトオフ技術により、レジストパターンがその上に蒸着された金属と共に除去される。これにより、ｎ型半導体領域２１及びｎ型半導体領域２２とそれぞれ接続されるソース電極４０及びドレイン電極５０が形成される。その後、窒素雰囲気中、５００℃～９００℃で熱処理（合金化処理）が行われることで、ソース電極４０及びドレイン電極５０におけるオーミック接続が確立される。

尚、ソース電極４０及びドレイン電極５０はそれぞれ、一部が活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２と接続されていれば、他部が不活性領域ＡＲ２に位置していてもよい。

図１５はゲート電極の形成工程の一例を示す図である。図１５（Ａ）にはゲート電極の形成工程の一例の要部平面図を模式的に示している。図１５（Ｂ）にはゲート電極の形成工程の一例の要部断面図を模式的に示している。図１５（Ｂ）は図１５（Ａ）のXV－XV断面模式図である。

ソース電極４０及びドレイン電極５０の形成後、図１５（Ａ）及び図１５（Ｂ）に示すように、ゲート電極３０が形成される。例えば、まず、フォトリソグラフィ技術により、ゲート電極３０を形成する部位に開口部を有するレジストパターン（図示せず）が形成される。このレジストパターンの開口部は、ソース電極４０とドレイン電極５０との間の、活性領域ＡＲ１の半導体層１０Ａ（ゲート絶縁膜が形成される場合にはそのゲート絶縁膜）に通じるように、設けられる。レジストパターンの形成後、真空蒸着法により、レジストパターン上及びその開口部内に、金属が蒸着される。一例として、厚さ５ｎｍ～３０ｎｍのＮｉが蒸着され、その上に厚さ１００ｎｍ～３００ｎｍのＡｕが蒸着される。金属の蒸着後、リフトオフ技術により、レジストパターンがその上に蒸着された金属と共に除去される。これにより、ゲート電極３０が形成される。ゲート電極３０の形成後には熱処理が行われてもよい。

尚、ゲート電極３０は、活性領域ＡＲ１内に限らず、活性領域ＡＲ１から外側に延ばされて一部が不活性領域ＡＲ２に設けられてもよい。
また、ゲート電極３０と半導体層１０Ａとの間にゲート絶縁膜を介在させる場合には、ゲート電極３０の形成前に、ゲート絶縁膜の形成が行われる。

以上の工程により、図１５（Ａ）及び図１５（Ｂ）に示すような構成を有する半導体装置１Ａが形成される。
半導体装置１Ａでは、活性領域ＡＲ１に設けられるｎ型半導体領域２１及びｎ型半導体領域２２の成長レートが速くなることが抑えられる（図１２）。その結果、ｎ型半導体領域２１及びｎ型半導体領域２２のドーパントの取り込み量が減少することが抑えられ、取り込み量が減少することによってそれらの抵抗が高くなることが抑えられる。これにより、十分に低抵抗なｎ型半導体領域２１及びｎ型半導体領域２２が、安定して形成される。十分に低抵抗なｎ型半導体領域２１及びｎ型半導体領域２２に、ソース電極４０及びドレイン電極５０がそれぞれ接続され、それらと２ＤＥＧ１ａとの間の抵抗が低減される。これにより、半導体装置１Ａの大電流化、高出力化が実現される。上記手法によれば、ソース電極４０及びドレイン電極５０と接続される、十分に低抵抗なｎ型半導体領域２１及びｎ型半導体領域２２を有する半導体装置１Ａが、安定して実現される。

図１６は第２の実施の形態に係る再成長領域の成長レートとトランジスタ素子のオン抵抗との関係の一例を示す図である。
図１６において、横軸は活性領域に設けられてトランジスタ素子の電極（オーミック電極）と接続されるｎ型半導体領域（再成長領域）の成長レート［ｎｍ／ｍｉｎ］を表し、縦軸はトランジスタ素子のオン抵抗［Ω・ｍｍ］を表している。図１６のＰ部には、不活性領域にｎ型半導体領域（ダミー再成長領域）を設ける場合の、活性領域のｎ型半導体領域（再成長領域）の成長レートと、トランジスタ素子のオン抵抗との関係の一例を示している。比較のため、図１６のＱ部には、不活性領域にｎ型半導体領域を設けない場合の、活性領域のｎ型半導体領域の成長レートと、トランジスタ素子のオン抵抗との関係の一例を示している。

図１６に示すように、活性領域のｎ型半導体領域と共に、不活性領域のｎ型半導体領域を設ける場合（Ｐ部）には、設けない場合（Ｑ部）に比べて、活性領域のｎ型半導体領域の成長レートが低減され、トランジスタ素子のオン抵抗が低い値で安定化される。上記手法によれば、活性領域のｎ型半導体領域の成長レートが速まることが抑えられ、成長レートが速まることによってその抵抗が高くなることを抑え、オン抵抗の低いトランジスタ素子を備える半導体装置を、安定して実現することが可能になる。

続いて、変形例について述べる。
図１７～図１９は第２の実施の形態に係る半導体装置の変形例について説明する図である。図１７（Ａ）及び図１７（Ｂ）にはそれぞれ、変形例に係る半導体装置の一例の要部平面図を模式的に示し、図１８（Ａ）、図１８（Ｂ）及び図１９にはそれぞれ、変形例に係る半導体装置の一例の要部断面図を模式的に示している。

図１７（Ａ）に示す半導体装置１Ａａは、不活性領域ＡＲ２に設けられるｎ型半導体領域６１が複数のセグメント６１ｂに分割され、ｎ型半導体領域６２が複数のセグメント６２ｂに分割された構成を有する点で、上記半導体装置１Ａ（図６等）と相違する。不活性領域ＡＲ２のセグメント６１ｂ群及びセグメント６２ｂ群は、上記図１０の工程において、それらに合わせてマスク９０の開口部９０ａ群の配置が調整され、以降は上記図１１～図１３の工程の例に従った工程が行われることで、形成される。セグメント６１ｂ群及びセグメント６２ｂ群の形成後は、上記図１４及び図１５の工程の例に従ってソース電極４０及びドレイン電極５０並びにゲート電極３０が形成される。例えば、このようにして半導体装置１Ａａが得られる。

半導体装置１Ａａでは、ＭＯＣＶＤ法を用いた再成長工程で、活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２と共に、不活性領域ＡＲ２のセグメント６１ｂ群及びセグメント６２ｂ群に、ｎ型半導体領域（ダミー再成長領域）が形成される。不活性領域ＡＲ２のセグメント６１ｂ群及びセグメント６２ｂ群に、ｎ型半導体領域が形成されることで、それらと共に再成長される活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２の成長レートが速くなることが抑えられ、それらの抵抗が高くなることが抑えられる。

半導体装置１Ａａのように、不活性領域ＡＲ２には、複数に分割されたセグメント６１ｂ群が断続的に配置されるｎ型半導体領域６１が設けられてもよく、複数に分割されたセグメント６２ｂ群が断続的に配置されるｎ型半導体領域６２が設けられてもよい。

また、図１７（Ｂ）に示す半導体装置１Ａｂは、不活性領域ＡＲ２に、活性領域ＡＲ１を切れ目なく囲む一続きのｎ型半導体領域６３が設けられた構成を有する点で、上記半導体装置１Ａ（図６等）と相違する。不活性領域ＡＲ２のｎ型半導体領域６３は、上記図１０の工程において、それに合わせてマスク９０の開口部９０ａの配置が調整され、以降は上記図１１～図１３の工程の例に従った工程が行われることで、形成される。ｎ型半導体領域６３の形成後は、上記図１４及び図１５の工程の例に従ってソース電極４０及びドレイン電極５０並びにゲート電極３０が形成される。例えば、このようにして半導体装置１Ａｂが得られる。

半導体装置１Ａｂでは、ＭＯＣＶＤ法を用いた再成長工程で、活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２と共に、不活性領域ＡＲ２の一続きのｎ型半導体領域６３（ダミー再成長領域）が形成される。不活性領域ＡＲ２にｎ型半導体領域６３が形成されることで、それと共に再成長される活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２の成長レートが速くなることが抑えられ、それらの抵抗が高くなることが抑えられる。

不活性領域ＡＲ２に、活性領域ＡＲ１を囲む一続きのｎ型半導体領域６３を設ける半導体装置１Ａｂでは、例えば、図１７（Ｂ）に示すように、レイアウト上、平面視でゲート電極３０をｎ型半導体領域６３と交差させることを要する場合もある。このような場合には、ｎ型半導体領域６３上の少なくともゲート電極３０との交差部分に絶縁層を設け、ｎ型半導体領域６３とゲート電極３０との間に絶縁層が介在されるようにすればよい。これにより、ｎ型半導体領域６３とゲート電極３０との接触が回避される。ｎ型半導体領域６３とゲート電極３０との接触が回避されることで、ｎ型半導体領域６３のゲート電極３０への影響が抑えられ、ゲート電極３０への影響によるトランジスタ素子の動作への影響が抑えられる。

尚、ソース電極４０及びドレイン電極５０についても同様とすることができる。即ち、レイアウト上、平面視でソース電極４０及びドレイン電極５０を、接触を回避してｎ型半導体領域６３と交差させることを要する場合には、ソース電極４０及びドレイン電極５０とｎ型半導体領域６３との間に絶縁層を介在させればよい。これにより、ｎ型半導体領域６３のソース電極４０及びドレイン電極５０への影響が抑えられる。

また、図１８（Ａ）に示す半導体装置１Ａｃは、活性領域ＡＲ１のｎ型半導体領域２１と、不活性領域ＡＲ２のｎ型半導体領域６１との間に、トレンチ６４が設けられた構成を有する。更に、半導体装置１Ａｃは、活性領域ＡＲ１のｎ型半導体領域２２と、不活性領域ＡＲ２のｎ型半導体領域６２との間に、トレンチ６５が設けられた構成を有する。図１８（Ａ）には、トレンチ６４及びトレンチ６５が、不活性領域ＡＲ２を分割するように設けられた例を示している。半導体装置１Ａｃは、このような構成を有する点で、上記半導体装置１Ａ（図７等）と相違する。トレンチ６４及びトレンチ６５は、上記図８～図１５の工程のうちのいずれかの工程後に、行うことができる。例えば、上記図９の工程において不活性領域ＡＲ２を形成した後、不活性領域ＡＲ２の所定部位を、Ｃｌ系ガスを用いたＲＩＥ等によりドライエッチングして除去し、トレンチ６４及びトレンチ６５を形成する。例えば、このようにして半導体装置１Ａｃが得られる。

半導体装置１Ａｃでは、ＭＯＣＶＤ法を用いた再成長工程で、活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２と共に、不活性領域ＡＲ２のｎ型半導体領域６１及びｎ型半導体領域６２が形成される。不活性領域ＡＲ２にｎ型半導体領域６１及びｎ型半導体領域６２が形成されることで、それらと共に再成長される活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２の成長レートが速くなることが抑えられ、それらの抵抗が高くなることが抑えられる。

半導体装置１Ａｃでは、ｎ型半導体領域２１とｎ型半導体領域６１との間にトレンチ６４が設けられ、ｎ型半導体領域２２とｎ型半導体領域６２との間にトレンチ６５が設けられる。これにより、不活性領域ＡＲ２のｎ型半導体領域６１及びｎ型半導体領域６２と、活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２や２ＤＥＧ１ａとの電気的な作用（容量結合等）が、効果的に抑えられる。

また、図１８（Ｂ）に示す半導体装置１Ａｄは、不活性領域ＡＲ２に、活性領域ＡＲ１を囲む凹部６６が形成され、その凹部６６の底にｎ型半導体領域６１及びｎ型半導体領域６２が設けられた構成を有する点で、上記半導体装置１Ａ（図７等）と相違する。凹部６６は、例えば、上記図９の工程において、Ａｒのイオン注入に代えて、レジストパターン（図示せず）の開口部から露出する半導体層１０Ａの部位を、Ｃｌ系ガスを用いたＲＩＥ等によりドライエッチングして除去することで、形成される。凹部６６は、電子走行層１１に生成される２ＤＥＧ１ａよりも深い位置が底となるように、形成される。

凹部６６が形成された半導体層１０Ａに対し、上記図１０～図１５の工程の例に従った工程が行われる。即ち、マスク９０の形成、活性領域ＡＲ１のリセス７１及びリセス７２並びに不活性領域ＡＲ２の凹部６６のリセス８１及びリセス８２の形成、ｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２の形成が行われる。そして、マスク９０の除去、ソース電極４０及びドレイン電極５０の形成、ゲート電極３０の形成が行われ、半導体装置１Ａｄが得られる。

半導体装置１Ａｄでは、ＭＯＣＶＤ法を用いた再成長工程で、活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２と共に、不活性領域ＡＲ２の凹部６６のｎ型半導体領域６１及びｎ型半導体領域６２が形成される。不活性領域ＡＲ２にｎ型半導体領域６１及びｎ型半導体領域６２が形成されることで、それらと共に再成長される活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２の成長レートが速くなることが抑えられ、それらの抵抗が高くなることが抑えられる。

半導体装置１Ａｄでは、不活性領域ＡＲ２の凹部６６にｎ型半導体領域６１及びｎ型半導体領域６２が設けられる。そのため、半導体装置１Ａｄでは、不活性領域ＡＲ２のｎ型半導体領域６１及びｎ型半導体領域６２と、活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２との、互いの側面同士の対向、互いの側面同士の大面積での対向が抑えられる。これにより、不活性領域ＡＲ２のｎ型半導体領域６１及びｎ型半導体領域６２と、活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２や２ＤＥＧ１ａとの電気的な作用（容量結合等）が、効果的に抑えられる。

また、図１９に示す半導体装置１Ａｅは、半導体層１０Ａの面１０ａに、ｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２が設けられた構成を有する。半導体装置１Ａｅでは、半導体層１０Ａに、上記のようなリセス７１及びリセス７２並びにリセス８１及びリセス８２は設けられない。半導体装置１Ａｅは、このような構成を有する点で、上記半導体装置１Ａ（図７等）と相違する。

例えば、上記図１０の工程の例に従ってマスク９０が形成された後、上記図１１の工程に示したリセス７１及びリセス７２並びにリセス８１及びリセス８２の形成が行われることなく、上記図１２の工程の例に従い、ＭＯＣＶＤ法を用いた再成長が行われる。即ち、ＭＯＣＶＤ法を用いて、半導体層１０Ａの面１０ａに、ｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２が再成長される。そして、このように面１０ａに再成長が行われた半導体層１０Ａについて、上記図１３～図１５の工程の例に従い、マスク９０の除去、ソース電極４０及びドレイン電極５０の形成、ゲート電極３０の形成が行われ、半導体装置１Ａｅが得られる。

半導体装置１Ａｅでは、ＭＯＣＶＤ法を用いた再成長工程で、活性領域ＡＲ１における半導体層１０Ａの面１０ａに、ｎ型半導体領域２１及びｎ型半導体領域２２が形成される。それらと共に、不活性領域ＡＲ２における半導体層１０Ａの面１０ａに、ｎ型半導体領域６１及びｎ型半導体領域６２が形成される。不活性領域ＡＲ２にｎ型半導体領域６１及びｎ型半導体領域６２が形成されることで、それらと共に再成長される活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２の成長レートが速くなることが抑えられ、それらの抵抗が高くなることが抑えられる。

半導体装置１Ａｅのように、ｎ型半導体領域２１及びｎ型半導体領域２２並びにｎ型半導体領域６１及びｎ型半導体領域６２は、必ずしもリセス７１及びリセス７２並びにリセス８１及びリセス８２に設けられることを要しない。半導体層１０Ａの面１０ａに設けられたｎ型半導体領域２１及びｎ型半導体領域２２にそれぞれ接続されるソース電極４０及びドレイン電極５０が、十分に低い抵抗で２ＤＥＧ１ａと接続されれば、半導体装置１Ａｅのような構成が採用されてもよい。

［第３の実施の形態］
図２０及び図２１は第３の実施の形態に係る半導体装置の一例について説明する図である。図２０には第３の実施の形態に係る半導体装置の要部平面図を模式的に示している。図２１には第３の実施の形態に係る半導体装置の要部断面図を模式的に示している。図２１は図２０のXXI－XXI断面模式図である。

図２０及び図２１に示す半導体装置１Ｂは、ＨＥＭＴの一例である。半導体装置１Ｂは、活性領域ＡＲ１に設けられたｎ型半導体領域２１と接続されるソース電極４０が、不活性領域ＡＲ２に延び、不活性領域ＡＲ２に設けられたｎ型半導体領域６１と接続された構成を有する。一例として、ソース電極４０は、ｎ型半導体領域６１を覆い、平面視でソース電極４０の一部がｎ型半導体領域６１と重なるように、設けられる。同様に、半導体装置１Ｂは、活性領域ＡＲ１に設けられたｎ型半導体領域２２と接続されるドレイン電極５０が、不活性領域ＡＲ２に延び、不活性領域ＡＲ２に設けられたｎ型半導体領域６２と接続された構成を有する。一例として、ドレイン電極５０は、ｎ型半導体領域６２を覆い、平面視でドレイン電極５０の一部がｎ型半導体領域６２と重なるように、設けられる。半導体装置１Ｂは、このような構成を有する点で、上記第２の実施の形態で述べた半導体装置１Ａ（図６及び図７等）と相違する。

半導体装置１Ｂの形成では、上記第２の実施の形態で述べた図１４の工程において、ソース電極４０が、活性領域ＡＲ１のｎ型半導体領域２１及び不活性領域ＡＲ２のｎ型半導体領域６１の両方と接続されるように形成される。ドレイン電極５０が、活性領域ＡＲ１のｎ型半導体領域２２及び不活性領域ＡＲ２のｎ型半導体領域６２の両方と接続されるように形成される。その他の工程は、上記第２の実施の形態で述べた図８～図１３及び図１５の工程の例に従って行われる。このような方法によって、図２０及び図２１に示すような半導体装置１Ｂが得られる。

尚、半導体層１０Ａの面１０ａに対し、ｎ型半導体領域６１及びｎ型半導体領域６２の端面６１ａ及び端面６２ａは、ｎ型半導体領域２１及びｎ型半導体領域２２の端面２１ａ及び端面２２ａよりも、高い位置となる。

図２０には一例として、ソース電極４０が、平面視で不活性領域ＡＲ２のｎ型半導体領域６１の全体を覆い、ドレイン電極５０が、平面視で不活性領域ＡＲ２のｎ型半導体領域６２の全体を覆うレイアウトとした半導体装置１Ｂを示している。このほか、ソース電極４０は、平面視で不活性領域ＡＲ２のｎ型半導体領域６１の一部を覆うレイアウトとされてもよく、ドレイン電極５０は、平面視で不活性領域ＡＲ２のｎ型半導体領域６２の一部を覆うレイアウトとされてもよい。

半導体装置１Ｂでは、上記第２の実施の形態で述べたのと同様に、ＭＯＣＶＤ法を用いた再成長工程で、活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２と共に、不活性領域ＡＲ２のｎ型半導体領域６１及びｎ型半導体領域６２が形成される。不活性領域ＡＲ２にｎ型半導体領域６１及びｎ型半導体領域６２が形成されることで、それらと共に再成長される活性領域ＡＲ１のｎ型半導体領域２１及びｎ型半導体領域２２の成長レートが速くなることが抑えられ、それらの抵抗が高くなることが抑えられる。

更に、半導体装置１Ｂでは、ソース電極４０が、不活性領域ＡＲ２のｎ型半導体領域６１の全体又は一部を覆い、ｎ型半導体領域６１と接続される。ドレイン電極５０が、不活性領域ＡＲ２のｎ型半導体領域６２の全体又は一部を覆い、ｎ型半導体領域６２と接続される。

ここで、不活性領域ＡＲ２のｎ型半導体領域６１及びｎ型半導体領域６２は、活性領域ＡＲ１から離間した位置、例えば、５０μｍ以上離間した位置に、設けられる。そのため、ソース電極４０と接続される不活性領域ＡＲ２のｎ型半導体領域６１が、半導体層１０Ａ内における、活性領域ＡＲ１のｎ型半導体領域２１や２ＤＥＧ１ａとの電気的な作用により、活性領域ＡＲ１のトランジスタ素子の動作に影響を及ぼすことが抑えられる。同様に、ドレイン電極５０と接続される不活性領域ＡＲ２のｎ型半導体領域６２が、半導体層１０Ａ内における、活性領域ＡＲ１のｎ型半導体領域２２や２ＤＥＧ１ａとの電気的な作用により、活性領域ＡＲ１のトランジスタ素子の動作に影響を及ぼすことが抑えられる。半導体装置１Ｂでは、このような電気的な作用を抑えて、ソース電極４０を、ｎ型半導体領域６１の全体又は一部を覆うレイアウトとし、ドレイン電極５０を、ｎ型半導体領域６２の全体又は一部を覆うレイアウトとすることができる。半導体装置１Ｂのような構成を採用することで、ソース電極４０及びドレイン電極５０のレイアウトの自由度、パターン設計の自由度を高めることが可能になる。

尚、ｎ型半導体領域６１及びｎ型半導体領域６２は、ゲート電極３０とは接触しないように、不活性領域ＡＲ２に設けられる。これにより、ｎ型半導体領域６１及びｎ型半導体領域６２のゲート電極３０への影響が抑えられ、ゲート電極３０への影響によるトランジスタ素子の動作への影響が抑えられる。

［第４の実施の形態］
図２２及び図２３は第４の実施の形態に係る半導体装置の一例について説明する図である。図２２には第４の実施の形態に係る半導体装置の要部平面図を模式的に示している。図２３には第４の実施の形態に係る半導体装置の要部断面図を模式的に示している。図２３は図２２のXXIII－XXIII断面模式図である。

図２２及び図２３に示す半導体装置１Ｃは、ＨＥＭＴの一例である。半導体装置１Ｃは、一対のソース電極４０群と、ソース電極４０群の間に設けられるドレイン電極５０と、ドレイン電極５０と各ソース電極４０との間にそれぞれ設けられるゲートフィンガー部３１を有するゲート電極３０とを含む。ソース電極４０群の各一部、ドレイン電極５０の一部、及びゲートフィンガー部３１の一部（図２２）は、活性領域ＡＲ１に設けられる。ソース電極４０群はそれぞれ、活性領域ＡＲ１に設けられたｎ型半導体領域２１及びｎ型半導体領域２２と接続され、更に、不活性領域ＡＲ２に延び、不活性領域ＡＲ２に設けられたｎ型半導体領域６１及びｎ型半導体領域６２と接続される。一例として、ソース電極４０群はそれぞれ、ｎ型半導体領域６１及びｎ型半導体領域６２を覆い、平面視でソース電極４０群の各一部がそれぞれｎ型半導体領域６１及びｎ型半導体領域６２と重なるように、設けられる。また、ドレイン電極５０は、活性領域ＡＲ１に設けられたｎ型半導体領域２３と接続され、更に、不活性領域ＡＲ２に延びるように（図２２）、設けられる。半導体装置１Ｃは、このような構成を有する点で、上記第２の実施の形態で述べた半導体装置１Ａ（図６及び図７等）と相違する。

半導体装置１Ｃの形成では、上記第２の実施の形態で述べた図１０～図１３の工程において、活性領域ＡＲ１にｎ型半導体領域２１、ｎ型半導体領域２２及びｎ型半導体領域２３が形成され、不活性領域ＡＲ２にｎ型半導体領域６１及びｎ型半導体領域６２が形成される。即ち、これらに対応する開口部９０ａ群を有するマスク９０が形成され、活性領域ＡＲ１のリセス７１、リセス７２及びリセス７３、並びに不活性領域ＡＲ２のリセス８１及びリセス８２が形成され、ＭＯＣＶＤ法を用いた再成長工程が行われる。その後、マスク９０が除去される。次いで、上記第２の実施の形態で述べた図１４及び図１５の工程の例に従い、図２２及び図２３に示すようなパターンとなるように、ソース電極４０群及びドレイン電極５０が形成され、更に、ゲートフィンガー部３１を有するゲート電極３０が形成される。このような方法によって、図２２及び図２３に示すような半導体装置１Ｃが得られる。

尚、半導体層１０Ａの面１０ａに対し、ｎ型半導体領域６１及びｎ型半導体領域６２の端面６１ａ及び端面６２ａは、ｎ型半導体領域２１、ｎ型半導体領域２２及びｎ型半導体領域２３の端面２１ａ、端面２２ａ及び端面２３ａよりも、高い位置となる。

また、ソース電極４０群のうちの一方は、平面視で不活性領域ＡＲ２のｎ型半導体領域６１の一部を覆うレイアウトとされてもよく、ソース電極４０群のうちの他方も同様に、ｎ型半導体領域６２の一部を覆うレイアウトとされてもよい。これにより、レイアウトの自由度、パターン設計の自由度を高めて、ソース電極４０群を設けることが可能になる。

半導体装置１Ｃでは、ＭＯＣＶＤ法を用いた再成長工程で、活性領域ＡＲ１のｎ型半導体領域２１、ｎ型半導体領域２２及びｎ型半導体領域２３と共に、不活性領域ＡＲ２のｎ型半導体領域６１及びｎ型半導体領域６２が形成される。不活性領域ＡＲ２にｎ型半導体領域６１及びｎ型半導体領域６２が形成されることで、それらと共に再成長される活性領域ＡＲ１のｎ型半導体領域２１、ｎ型半導体領域２２及びｎ型半導体領域２３の成長レートが速くなることが抑えられ、それらの抵抗が高くなることが抑えられる。

半導体装置１Ｃは、ソース電極４０群をグラウンド（ＧＮＤ）にしたソース接地式のトランジスタ、ディスクリートデバイス、マイクロ波モノリシック集積回路（Monolithic Microwave Integrated Circuit；ＭＭＩＣ）等に適用される。不活性領域ＡＲ２のｎ型半導体領域６１及びｎ型半導体領域６２は、信号の伝送線路として用いられるゲート電極３０及びドレイン電極５０とは離間された位置に、ゲート電極３０及びドレイン電極５０から分離されて、設けられる。ｎ型半導体領域６１及びｎ型半導体領域６２は、ＧＮＤとして用いられるソース電極４０群の直下又はその一部の不活性領域ＡＲ２、その他パッシブ素子等が設けられない不活性領域ＡＲ２に、設けられる。不活性領域ＡＲ２のｎ型半導体領域６１及びｎ型半導体領域６２は、活性領域ＡＲ１から離間した位置、例えば、５０μｍ以上離間した位置に設けられ、半導体層１０Ａ内における、活性領域ＡＲ１のｎ型半導体領域２１や２ＤＥＧ１ａとの電気的な作用が抑えられる。これにより、活性領域ＡＲ１のｎ型半導体領域２１、ｎ型半導体領域２２及びｎ型半導体領域２３の成長レートが速くなることを抑えるｎ型半導体領域６１及びｎ型半導体領域６２を設けることによる、トランジスタ素子の動作及び信号伝送への影響が抑えられる。

以上、第１～第４の実施の形態について説明した。
上記第１～第４の実施の形態で述べたような構成を有する半導体装置１，１Ａ，１Ｂ，１Ｃ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。

［第５の実施の形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第５の実施の形態として説明する。

図２４は第５の実施の形態に係る半導体パッケージの一例について説明する図である。図２４には第５の実施の形態に係る半導体パッケージの一例の要部平面図を模式的に示している。

図２４に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、上記第２の実施の形態で述べた半導体装置１Ａ、半導体装置１Ａが搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。

半導体装置１Ａは、例えば、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１Ａには、上記ゲート電極３０と接続されたパッド３０ａ、ソース電極４０と接続されたパッド４０ａ、及びドレイン電極５０と接続されたパッド５０ａが設けられる。パッド３０ａ、パッド４０ａ及びパッド５０ａはそれぞれ、Ａｕ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１Ａ及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。

半導体装置１Ａの、ゲート電極３０と接続されたパッド３０ａ及びドレイン電極５０と接続されたパッド５０ａが設けられる面とは反対側の面に、ソース電極４０と接続された外部接続用電極が設けられてよい。当該外部接続用電極を、ソースリード２１２に繋がるダイパッド２１０ａに、半田等の導電性接合材を用いて接続してもよい。

例えば、上記第２の実施の形態で述べた半導体装置１Ａが用いられ、このような構成を有する半導体パッケージ２００が得られる。
上記のように、半導体装置１Ａ（図６及び図７等）では、活性領域に、電極（ソース電極４０又はドレイン電極５０）と接続されるｎ型半導体領域（再成長領域）が設けられ、更に、不活性領域に、ｎ型半導体領域（ダミー再成長領域）が設けられる。不活性領域にｎ型半導体領域が設けられることで、それと共に活性領域に設けられるｎ型半導体領域の成長レートが速くなることが抑えられる。その結果、活性領域に設けられるｎ型半導体領域のドーパントの取り込み量が減少することが抑えられ、ドーパントの取り込み量が減少することによってその抵抗が高くなることが抑えられ、十分に低抵抗なｎ型半導体領域が活性領域に安定して形成される。これにより、電極と接続される十分に低抵抗なｎ型半導体領域を活性領域に有する半導体装置１Ａが、安定して実現される。このような半導体装置１Ａが用いられ、高性能の半導体パッケージ２００が実現される。

ここでは、半導体装置１Ａを例にしたが、他の半導体装置１，１Ｂ，１Ｃ等を用いて同様に半導体パッケージを得ることが可能である。
［第６の実施の形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第６の実施の形態として説明する。

図２５は第６の実施の形態に係る力率改善回路の一例について説明する図である。図２５には第６の実施の形態に係る力率改善回路の一例の等価回路図を示している。
図２５に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。

ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。

例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、上記半導体装置１，１Ａ，１Ｂ，１Ｃ等が用いられる。
上記のように、半導体装置１，１Ａ，１Ｂ，１Ｃ等では、活性領域に、電極と接続されるｎ型半導体領域（再成長領域）が設けられ、更に、不活性領域に、ｎ型半導体領域（ダミー再成長領域）が設けられる。不活性領域にｎ型半導体領域が設けられることで、それと共に活性領域に設けられるｎ型半導体領域の成長レートが速くなることが抑えられる。その結果、活性領域に設けられるｎ型半導体領域のドーパントの取り込み量が減少することが抑えられ、ドーパントの取り込み量が減少することによってその抵抗が高くなることが抑えられ、十分に低抵抗なｎ型半導体領域が活性領域に安定して形成される。これにより、電極と接続される十分に低抵抗なｎ型半導体領域を活性領域に有する半導体装置１，１Ａ，１Ｂ，１Ｃ等が、安定して実現される。このような半導体装置１，１Ａ，１Ｂ，１Ｃ等が用いられ、高性能のＰＦＣ回路３００が実現される。

［第７の実施の形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第７の実施の形態として説明する。

図２６は第７の実施の形態に係る電源装置の一例について説明する図である。図２６には第７の実施の形態に係る電源装置の一例の等価回路図を示している。
図２６に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。

一次側回路４１０には、上記第３の実施の形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数、ここでは一例として４つのスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。

二次側回路４２０には、複数、ここでは一例として３つのスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１～４４４に、上記半導体装置１，１Ａ，１Ｂ，１Ｃ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１～４２３には、シリコンを用いた通常のＭＩＳ（Metal Insulator Semiconductor）型ＦＥＴが用いられる。

上記のように、半導体装置１，１Ａ，１Ｂ，１Ｃ等では、活性領域に、電極と接続されるｎ型半導体領域（再成長領域）が設けられ、更に、不活性領域に、ｎ型半導体領域（ダミー再成長領域）が設けられる。不活性領域にｎ型半導体領域が設けられることで、それと共に活性領域に設けられるｎ型半導体領域の成長レートが速くなることが抑えられる。その結果、活性領域に設けられるｎ型半導体領域のドーパントの取り込み量が減少することが抑えられ、ドーパントの取り込み量が減少することによってその抵抗が高くなることが抑えられ、十分に低抵抗なｎ型半導体領域が活性領域に安定して形成される。これにより、電極と接続される十分に低抵抗なｎ型半導体領域を活性領域に有する半導体装置１，１Ａ，１Ｂ，１Ｃ等が、安定して実現される。このような半導体装置１，１Ａ，１Ｂ，１Ｃ等が用いられ、高性能の電源装置４００が実現される。

［第８の実施の形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第８の実施の形態として説明する。

図２７は第８の実施の形態に係る増幅器の一例について説明する図である。図２７には第８の実施の形態に係る増幅器の一例の等価回路図を示している。
図２７に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。

デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。

このような構成を有する増幅器５００のパワーアンプ５４０に、上記半導体装置１，１Ａ，１Ｂ，１Ｃ等が用いられる。
上記のように、半導体装置１，１Ａ，１Ｂ，１Ｃ等では、活性領域に、電極と接続されるｎ型半導体領域（再成長領域）が設けられ、更に、不活性領域に、ｎ型半導体領域（ダミー再成長領域）が設けられる。不活性領域にｎ型半導体領域が設けられることで、それと共に活性領域に設けられるｎ型半導体領域の成長レートが速くなることが抑えられる。その結果、活性領域に設けられるｎ型半導体領域のドーパントの取り込み量が減少することが抑えられ、ドーパントの取り込み量が減少することによってその抵抗が高くなることが抑えられ、十分に低抵抗なｎ型半導体領域が活性領域に安定して形成される。これにより、電極と接続される十分に低抵抗なｎ型半導体領域を活性領域に有する半導体装置１，１Ａ，１Ｂ，１Ｃ等が、安定して実現される。このような半導体装置１，１Ａ，１Ｂ，１Ｃ等が用いられ、高性能の増幅器５００が実現される。

上記半導体装置１，１Ａ，１Ｂ，１Ｃ等を適用した各種電子装置（上記第５～第８の実施の形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器又は電子装置に搭載することが可能である。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 半導体層と、
前記半導体層に設けられる活性領域と、
前記半導体層に設けられ、前記活性領域に隣接する不活性領域と、
前記活性領域における前記半導体層の第１面側に設けられる第１半導体領域と、
前記不活性領域における前記半導体層の前記第１面側に設けられる第２半導体領域と、
前記半導体層の前記第１面側に設けられ、前記第１半導体領域と接続される第１電極と
を含むことを特徴とする半導体装置。

（付記２） 前記第１半導体領域は、前記活性領域における前記半導体層の前記第１面側に設けられた第１リセスに設けられ、
前記第２半導体領域は、前記不活性領域における前記半導体層の前記第１面側に設けられた第２リセスに設けられることを特徴とする付記１に記載の半導体装置。

（付記３） 前記半導体層は、
前記第１面側に設けられた電子供給層と、
前記電子供給層の、前記第１面側とは反対側に設けられた電子走行層と
を含み、
前記第１半導体領域及び前記第２半導体領域は、前記電子供給層を貫通して前記電子走行層に達することを特徴とする付記１又は２に記載の半導体装置。

（付記４） 前記第２半導体領域は、前記活性領域から離間して位置することを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記５） 前記第２半導体領域は、前記活性領域からの距離が５０μｍ以上の位置に設けられることを特徴とする付記１乃至４のいずれかに記載の半導体装置。

（付記６） 前記第２半導体領域は、前記第１半導体領域からの距離が５００μｍ以内の位置に設けられることを特徴とする付記１乃至５のいずれかに記載の半導体装置。
（付記７） 前記半導体層の前記第１面に対し、前記第１半導体領域の、前記半導体層の前記第１面側の第１端面は、前記第２半導体領域の、前記半導体層の前記第１面側の第２端面よりも、低い位置にあることを特徴とする付記１乃至６のいずれかに記載の半導体装置。

（付記８） 前記第１電極は、前記第１半導体領域及び前記第２半導体領域と接続されることを特徴とする付記１乃至７のいずれかに記載の半導体装置。
（付記９） 前記半導体層の前記第１面側に設けられ、少なくとも一部が前記活性領域に位置し、前記第１半導体領域及び前記第２半導体領域とは分離された第２電極を含むことを特徴とする付記１乃至８のいずれかに記載の半導体装置。

（付記１０） 半導体層に、活性領域と、前記活性領域に隣接する不活性領域とを形成する工程と、
前記活性領域における前記半導体層の第１面側に、第１半導体領域を形成する工程と、
前記不活性領域における前記半導体層の前記第１面側に、第２半導体領域を形成する工程と、
前記半導体層の前記第１面側に、前記第１半導体領域と接続される第１電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。

（付記１１） 前記第１半導体領域を形成する工程、及び前記第２半導体領域を形成する工程では、
前記半導体層の前記第１面側に、前記活性領域に通じる第１開口部と、前記不活性領域に通じる第２開口部とを有するマスクを形成し、
有機金属気相成長法を用いて、前記マスクの前記第１開口部及び前記第２開口部に、それぞれ前記第１半導体領域及び前記第２半導体領域を成長することを特徴とする付記１０に記載の半導体装置の製造方法。

（付記１２） 前記マスクの形成後、前記第１開口部及び前記第２開口部の前記半導体層を部分的に除去し、前記半導体層に、前記第１開口部と連通する第１リセス、及び前記第２開口部と連通する第２リセスを形成し、
前記第１開口部及び前記第２開口部に、それぞれ前記第１半導体領域及び前記第２半導体領域を成長する際には、前記第１開口部と連通する前記第１リセス、及び前記第２開口部と連通する前記第２リセスに、それぞれ前記第１半導体領域及び前記第２半導体領域を成長することを特徴とする付記１１に記載の半導体装置の製造方法。

（付記１３） 半導体層と、
前記半導体層に設けられる活性領域と、
前記半導体層に設けられ、前記活性領域に隣接する不活性領域と、
前記活性領域における前記半導体層の第１面側に設けられる第１半導体領域と、
前記不活性領域における前記半導体層の前記第１面側に設けられる第２半導体領域と、
前記半導体層の前記第１面側に設けられ、前記第１半導体領域と接続される第１電極と
を含む半導体装置を備えることを特徴とする電子装置。

１，１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ａｄ，１Ａｅ，１Ｂ，１Ｃ，１００Ａ，１００Ｂ 半導体装置
１ａ ２ＤＥＧ
１０，１０Ａ，１１０ 半導体層
１０ａ，１１ａ，１２ａ，１３ａ，１４ａ，１５ａ 面
１１，１１１ 電子走行層
１２，１１２ 電子供給層
１３ 基板
１４ 初期層
１５ スペーサ層
２１，２２，２３，６１，６２，６３，１８０，１８１，１８２ ｎ型半導体領域
２１ａ，２２ａ，２３ａ，６１ａ，６２ａ 端面
３０，１２０ ゲート電極
３０ａ，４０ａ，５０ａ パッド
３１ ゲートフィンガー部
４０，１３０ ソース電極
５０，１４０ ドレイン電極
６１ｂ，６２ｂ セグメント
６４，６５ トレンチ
６６ 凹部
７１，７２，７３，８１，８２，１７０，１７１，１７２ リセス
９０，１９０ マスク
９０ａ，１９０ａ 開口部
１５０，ＡＲ２ 不活性領域
１６０，ＡＲ１ 活性領域
１８３ 原子
１９１，１９２ 領域
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０，４２１，４２２，４２３，４４１，４４２，４４３，４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０，３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０，５３０ ミキサー
５４０ パワーアンプ
Ｒ１，Ｒ２ 抵抗

Claims (8)

1. 電子供給層と電子走行層とを含む半導体層と、
   前記半導体層に設けられる活性領域と、
   前記半導体層に設けられ、前記活性領域に隣接する不活性領域と、
   前記活性領域における前記半導体層の前記電子供給層側の第１面側に設けられるｎ型の第１半導体領域と、
   前記不活性領域における前記半導体層の前記第１面側に設けられ、前記活性領域から離間して位置し、前記第１半導体領域からの距離が５００μｍ以内の位置に設けられるｎ型の第２半導体領域と、
   前記半導体層の前記第１面側に設けられ、前記第１半導体領域と接続される第１電極と
   を含むことを特徴とする半導体装置。
2. 前記第１半導体領域及び前記第２半導体領域は、前記電子供給層を貫通して前記電子走行層に達することを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体領域は、前記活性領域からの距離が５０μｍ以上の位置に設けられることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記半導体層の前記第１面に対し、前記第１半導体領域の、前記半導体層の前記第１面側の第１端面は、前記第２半導体領域の、前記半導体層の前記第１面側の第２端面よりも、低い位置にあることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記第１電極は、前記第１半導体領域及び前記第２半導体領域と接続されることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
6. 電子供給層と電子走行層とを含む半導体層に、活性領域と、前記活性領域に隣接する不活性領域とを形成する工程と、
   前記活性領域における前記半導体層の前記電子供給層側の第１面側に、ｎ型の第１半導体領域を形成する工程と、
   前記不活性領域における前記半導体層の前記第１面側に、前記活性領域から離間して位置し、前記第１半導体領域からの距離が５００μｍ以内の位置に設けられるｎ型の第２半導体領域を形成する工程と、
   前記半導体層の前記第１面側に、前記第１半導体領域と接続される第１電極を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
7. 前記第１半導体領域を形成する工程、及び前記第２半導体領域を形成する工程では、
   前記半導体層の前記第１面側に、前記活性領域に通じる第１開口部と、前記不活性領域に通じる第２開口部とを有するマスクを形成し、
   有機金属気相成長法を用いて、前記マスクの前記第１開口部及び前記第２開口部に、それぞれ前記第１半導体領域及び前記第２半導体領域を成長することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 電子供給層と電子走行層とを含む半導体層と、
   前記半導体層に設けられる活性領域と、
   前記半導体層に設けられ、前記活性領域に隣接する不活性領域と、
   前記活性領域における前記半導体層の前記電子供給層側の第１面側に設けられるｎ型の第１半導体領域と、
   前記不活性領域における前記半導体層の前記第１面側に設けられ、前記活性領域から離間して位置し、前記第１半導体領域からの距離が５００μｍ以内の位置に設けられるｎ型の第２半導体領域と、
   前記半導体層の前記第１面側に設けられ、前記第１半導体領域と接続される第１電極と
   を含む半導体装置を備えることを特徴とする電子装置。
   

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