JP7721391B2 - 撮像装置およびその制御方法 - Google Patents

Description

本発明は、撮像装置におけるアナログデジタル変換処理の技術に関する。

撮像装置が備えるＣＭＯＳ（相補型金属酸化膜半導体）イメージセンサは多画素化や高速撮像化が進み、より高速に画素信号を読み出せる方式が求められる。画素信号の高速読み出しの方策として、撮像素子内にアナログデジタル変換（以下、「ＡＤ変換」という）回路部を列ごとに配置してデジタル出力を行う方式がある。以下ではＡＤ変換回路部を「ＡＤＣ」と略記する。

特許文献１では、列ＡＤ変換方式として、比較器とカウンタを用いたスロープ方式の構成が開示されている。比較器の一方の入力端子にアナログ画素信号が入力された状態で、他方の入力端子には参照信号として、時刻とともに傾きをもって変動するスロープ電圧が入力される。画素信号と参照信号との大小関係が反転する時刻で比較器の出力が反転する。カウンタは時間経過とともにカウントを進め、比較器の出力が反転すると、カウントの進行が停止する。カウントが停止したときのカウンタの出力はアナログ画素信号のデジタル値を示す。

さらに、信号出力に応じて低ビット分解能ＡＤＣと高ビット分解能ＡＤＣとを切り替えることで、より高速な読み出しを可能としている。大振幅信号についてはＳ／Ｎ比（信号対ノイズ比）を確保できるだけの分解能があればよいので、ＡＤＣ内の選択回路が大振幅信号のＡＤ変換時には傾きの大きなスロープ電圧を選択して低ビット分解能ＡＤ変換が行われる。一方、小振幅信号のＡＤ変換時には、傾きの小さなスロープ電圧を選択して高ビット分解能ＡＤ変換が行われる。つまりデュアルスロープ方式であり、大振幅信号のＡＤ変換時間を短縮することが可能である。

特開２０１３－９０８７号公報

ところで、デュアルスロープ方式は高速化に優れた方式ではあるが、画素信号のＡＤ変換にかかる時間と、デジタル信号に変換された画素信号の転送にかかる時間によっては、その高速化の効果が得られない場合がある。例えば、ＡＤ変換された画素信号の転送にかかる時間が長い場合には、デュアルスロープ方式を用いた高速化の効果が得られない。

加えて、デュアルスロープ方式のＡＤ変換には、異なる分解能で変換された結果を繋ぎ合わせる際に発生する階調差が問題となる可能性がある。つなぎ段差に関してはＡＤ変換の分解能が低い方が顕著に発生する。

本発明の目的は、動作条件に応じたモードに適合するＡＤ変換方式を選択することで、高画質化と読み出し速度の高速化との両立を可能とする撮像装置を提供することである。

本発明の実施形態の撮像装置は、撮像素子が有する複数の画素から出力される画素信号と、電位が時間的に変化するスロープ電圧とを比較することにより、前記画素信号をデジタル信号に変換する変換手段と、前記画素信号の読み出す際の動作条件に対応する複数のモードで前記変換手段を制御する制御手段と、を備える。前記制御手段は、第１のモードにて、複数のスロープ電圧から選択したスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行い、第２のモードにて、あらかじめ定められたスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行うとともに、前記撮像素子の画素信号の読み出しから前記変換手段による変換までにかかる第１の期間と、前記変換手段により変換された画像信号の転送にかかる第２の期間とを比較することで前記第１または第２のモードを選択する。

本発明によれば、動作条件に応じたモードに適合するＡＤ変換方式を選択することで、高画質化と読み出し速度の高速化との両立を可能とする撮像装置を提供することができる。

本実施形態に係る撮像装置の構成を示すブロック図である。 本実施形態に係る撮像素子の構成を示すブロック図である。 本実施形態に係る画素の回路構成を示す回路図である。 本実施形態に係る列信号処理部の回路構成を示す図である。 複数スロープＡＤ変換モード時のタイミングチャートである。 単一スロープＡＤ変換モード時のタイミングチャートである。 第１実施例の動作を説明するフローチャートである。 第２実施例の動作を説明するフローチャートである。

以下に、本発明の好ましい実施形態を、添付図面に基づいて詳細に説明する。図１は、本発明に係る撮像装置の構成を示すブロック図である。撮像装置１はデジタルスチルカメラやデジタルビデオカメラ等である。撮像装置１は、撮像光学系１１、撮像素子１２、信号処理部１３、圧縮伸長部１４、同期制御部１５、操作部１６、画像表示部１７、および画像記録部１８を備える。

撮像光学系１１は、レンズ、レンズ駆動機構、メカニカルシャッタ機構、絞り機構等を備える。これらのうちの可動部は、同期制御部１５からの制御信号に基づいて駆動される。

撮像素子１２は、ＸＹアドレス方式のＣＭＯＳイメージセンサであり、同期制御部１５からの制御信号により撮像動作が実施される。撮像素子１２は、その内部のＡＤ変換回路部によりデジタル化された画像信号を信号処理部１３に出力する。撮像素子１２の構成の詳細については後述する。

信号処理部１３は、同期制御部１５の制御下で、撮像素子１２から入力されるデジタル化された画像信号に対して、信号処理や、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）、ＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）等の制御情報の取得を行う。信号処理部１３は信号処理を行った画像信号や、制御情報を同期制御部１５に出力する。

圧縮伸長部１４は、同期制御部１５の制御下で動作し、画像信号の圧縮符号化処理を実行する他、静止画像の符号化データの伸長復号化処理を実行する。また圧縮伸長部１４は、動画像の圧縮符号化／伸長復号化処理を実行してもよい。

同期制御部１５は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等から構成されるマイクロコントローラである。同期制御部１５はＲＯＭ等に記憶されたプログラムを実行することにより、撮像装置１の各部を統括的に制御する。

操作部１６は、シャッタレリーズボタン等の各種操作部材から構成される。操作部１６はユーザによる入力操作に応じた操作指示信号を同期制御部１５に出力する。同期制御部１５は操作指示信号にしたがって各部の制御を行う。

画像表示部１７はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）等の表示デバイスを有し、画像信号にしたがって画像を表示する。画像記録部１８は、例えば、可搬型の記録媒体を備え、圧縮符号化された画像データファイルを記録媒体に記録する。

次に、撮像装置１の基本的な動作について説明する。静止画像の撮像前に撮像素子１２から出力された画像信号は信号処理部１３に順次供給される。信号処理部１３は撮像素子１２からの画像信号に対して信号処理を施し、カメラスルー画像の信号として、同期制御部１５を通じて画像表示部１７に供給する。画像表示部１７はカメラスルー画像を表示し、ユーザは表示画像を見て画角合わせ等を行うことが可能となる。操作部１６に含まれるシャッタレリーズボタンが押下されると、同期制御部１５の制御により、撮像素子１２からの１フレーム分の画像信号が信号処理部１３に取り込まれる。

信号処理部１３は、取り込まれた１フレーム分の画像信号に信号処理を施し、信号処理後の画像信号を圧縮伸長部１４に供給する。圧縮伸長部１４は、入力された画像信号の圧縮符号化を行う。生成された符号化データは同期制御部１５を通じて画像記録部１８に供給される。撮像された静止画像のデータファイルは画像記録部１８に記録される。

一方、画像記録部１８に記録された静止画像のデータファイルを再生する場合、同期制御部１５は、操作部１６を用いたユーザの操作入力に応じて、選択されたデータファイルを画像記録部１８から読み込む処理を行う。圧縮伸長部１４はデータの伸長復号化処理を実行する。復号化された画像信号は、同期制御部１５を介して画像表示部１７に供給されて、静止画像の再生表示が行われる。

動画像の記録を行う場合には、信号処理部１３が順次処理した画像信号に対して圧縮伸長部１４が圧縮符号化処理を施す。生成された動画像の符号化データは画像記録部１８に順次転送されて記録処理が行われる。また動画像を再生する場合、画像記録部１８から動画像のデータファイルが読み出されて圧縮伸長部１４が伸長復号化処理を行う。処理されたデータが画像表示部１７に供給されることで、動画像が表示される。

図２を参照して、撮像素子１２の構成について説明する。図２は、撮像素子１２の概略構成を示すブロック図である。撮像素子１２は複数の画素２００からなる画素領域２０１、垂直走査部２０２、複数の列信号処理部２０３、スロープ電圧発生部２０４、水平走査部２０５、ＤＳＰ２０６、およびタイミング部２０７を備える。ＤＳＰは“Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ”の略号である。以下、画素数をｎ×ｍとする画素配列として説明する。

画素領域２０１は複数の画素２００によって構成され、それぞれの画素２００はＰ１１～Ｐｎｍ（ｎ、ｍは自然数の変数）で示すように、水平方向および垂直方向にてマトリクス状に配列されている。１行目の画素を、Ｐ１１～Ｐ１ｍと表記し、ｎ行目の画素を、Ｐｎ１～Ｐｎｍと表記する。また複数の画素２００には、奇数行がＲ（赤）フィルタとＧ（緑）フィルタの繰り返し、偶数行がＧ（緑）フィルタとＢ（青）フィルタの繰り返しとなる２×２配列の色フィルタが配置されているものとする。

垂直走査部２０２は、画素領域２０１の画素配列を１行ずつ選択し、選択した画素行のリセット動作や読み出し動作の駆動制御を行う。画素制御線２１１は、画素行ごとに共通して各画素に接続され、垂直走査部２０２による行単位の駆動制御信号を伝達する。垂直信号線２１２は、画素列ごとに共通して各画素に接続される。画素制御線２１１により選択された行の画素信号は、それぞれ対応する垂直信号線２１２に読み出される。

スロープ電圧発生部２０４は、複数の列信号処理部２０３が行うＡＤ変換に使用されるスロープ電圧を生成する。スロープ電圧は電位が時間的に変化するランプ波状の電圧である。つまりスロープ電圧発生部２０４は、時間に対して一定の変化率で電位が変化するスロープ電圧を生成し、傾きが異なるスロープ電圧を同時に複数のパターンで生成することができる。また、スロープ電圧発生部２０４は基準電圧ＶＲＥＦを生成する。

複数の列信号処理部２０３はそれぞれ対応する垂直信号線２１２ごとに設けられ、垂直信号線２１２を通して送られてくる行単位の画素の信号それぞれに対して、スロープ電圧に基づいて後述の信号処理を行う。

水平走査部２０５は、複数の列選択線２１３をそれぞれ介して列信号処理部２０３を列ごとに選択し、記憶されている画素信号を水平出力線２１４に転送する。ＤＳＰ２０６は、水平出力線２１４から転送された画像信号に対して信号処理を行い、外部の信号処理部１３へ出力する。タイミング部２０７は、同期制御部１５からの制御信号に基づいて、撮像素子１２の各部の動作に必要な各種のクロック信号や制御信号等を出力する。制御線２１５から２１９は、それぞれ垂直走査部２０２、列信号処理部２０３、スロープ電圧発生部２０４、水平走査部２０５、およびＤＳＰ２０６に対して、タイミング部２０７からクロック信号や制御信号等を送る制御線である。

図３は、撮像素子１２の画素２００の回路構成を示す図である。点線の矩形枠で囲まれた画素２００については、画素領域２０１を構成する画素の１つを代表して示す。また、画素２００は画素制御線２１１および垂直信号線２１２により他の回路と接続される。本実施形態では、Ｐ１１画素が垂直信号線２１２に接続されているとして説明する。

垂直信号線２１２は、負荷回路（Ｔｌｏｄ参照）および列信号処理部２０３に接続されると共に、垂直画素列に共通して接続され、画素２００の信号を出力する。画素制御線２１１は、垂直走査部２０２に接続されると共に、水平１行の画素に共通して接続される。水平１行の画素を同時に制御することで、リセットや信号読み出しが可能である。図３には画素制御線２１１として、リセット制御線ＰＲＥＳ、転送制御線ＰＴＸ、垂直選択線ＰＳＥＬをまとめて示す。

光電変換素子（Ｄ１と記す）はフォトダイオード（ＰＤともいう）であり、光を電荷に変換すると共に変換された電荷を蓄積する。光電変換素子Ｄ１は、ＰＮ接合のＰ側（アノード）がＧＮＤに接続され（接地）、ＰＮ接合のＮ側（カソード）が転送トランジスタＴ１のソースに接続されている。

転送トランジスタＴ１は転送スイッチ素子として機能する。転送トランジスタＴ１は、ゲートが転送制御線ＰＴＸに接続され、ドレインがフローティングディフュージョン（以下、ＦＤと略記する）容量Ｃｆｄに接続されている。転送トランジスタＴ１は光電変換素子Ｄ１からＦＤ容量Ｃｆｄへの電荷転送を制御する。ＦＤ容量Ｃｆｄは、一端子がＧＮＤに接続されており（接地）、光電変換素子Ｄ１から転送された電荷を電圧に変換する。以下、転送トランジスタＴ１のドレインとＦＤ容量Ｃｆｄとの接続点を、ＦＤノード３０１と呼ぶことにする。

リセットトランジスタＴ２はリセットスイッチ素子として機能する。リセットトランジスタＴ２は、ゲートがリセット制御線ＰＲＥＳに接続され、ドレインが電源電圧ＶＤＤの端子に接続され、ソースがＦＤノード３０１に接続されており、ＦＤノード３０１の電位を電源電圧ＶＤＤにリセットする。

駆動トランジスタＴｄｒｖは画素内アンプを構成するトランジスタである。駆動トランジスタＴｄｒｖはゲートがＦＤノード３０１に接続され、ドレインが電源電圧ＶＤＤの端子に接続され、ソースが選択トランジスタＴ３のドレインに接続されており、ＦＤ容量Ｃｆｄの電圧に応じた電圧を出力する。

選択トランジスタＴ３は選択スイッチ素子として機能する。選択トランジスタＴ３は、ゲートが垂直選択線ＰＳＥＬに接続され、ソースが垂直信号線２１２に接続されており、駆動トランジスタＴｄｒｖの出力を画素２００の出力信号として、垂直信号線２１２に出力する。

垂直信号線２１２ごとに設けられている負荷回路は負荷トランジスタＴｌｏｄにより構成される。負荷トランジスタＴｌｏｄはソースとゲートが接地され、ドレインが垂直信号線２１２に接続されている。負荷トランジスタＴｌｏｄは垂直信号線２１２で接続されている列の画素２００の駆動トランジスタＴｄｒｖとともに画素内アンプとなるソースフォロア回路を構成している。画素２００の信号が出力されるときには、負荷トランジスタＴｌｏｄはゲート接地の定電流源として動作する。

駆動トランジスタＴｄｒｖおよび負荷トランジスタＴｌｏｄ以外のトランジスタは、スイッチ素子として働く。当該トランジスタはゲートに接続されている制御線の信号レベルがハイレベルのときに導通（ＯＮ）し、ローレベルのときに遮断（ＯＦＦ）する。

図４は、撮像素子１２の列信号処理部２０３の回路構成を示す図である。列信号処理部２０３では、垂直信号線２１２から出力された画像信号がアンプ４０１に入力される。アンプ４０１は、垂直信号線２１２からの画像信号を増幅する。アンプ４０１の出力端子にはスイッチ４０２が接続されており、スイッチ４０２には容量４０３が接続されている。スイッチ４０２のオン／オフ状態は制御信号ＰＳＨによって決定される。容量４０３は画像信号電圧を保持するために用いられる。容量４０３への信号電圧の書き込みは、制御信号ＰＳＨによりオン／オフされるスイッチ４０２により制御される。

比較器４０５は第１および第２の入力端子を有する。第１の入力端子には選択回路４０４の選択結果に応じた信号が入力される。選択回路４０４は、図２のスロープ電圧発生部２０４から供給される基準電圧ＶＲＥＦもしくは参照電圧であるスロープ電圧ＶＲｍｐＬまたはＶＲｍｐＨを選択して出力する。選択回路４０４の動作に関する詳細については後述する。また比較器４０５の第２の入力端子には、容量４０３に書き込まれたアンプ４０１の出力が入力される。

比較器４０５は、アンプ４０１の出力と、基準電圧ＶＲＥＦや参照電圧であるスロープ電圧とを比較し、その大小関係によってローレベル、ハイレベルの２値のいずれかを出力する。具体的には、選択回路４０４から比較器４０５に入力された電圧がアンプ４０１の出力に対して小さい場合、比較器４０５はローレベルを出力する。また選択回路４０４から比較器４０５に入力された電圧がアンプ４０１の出力に対して大きい場合、比較器４０５はハイレベルを出力する。比較器４０５の出力はカウンタ４０６、判定値メモリ４０７、選択回路４０４にそれぞれ供給される。

参照電圧であるスロープ電圧の遷移開始と同時にクロック（その信号をＣＬＫと記す）が作動を開始し、カウンタ４０６はＣＬＫの計数動作を行う。カウンタ４０６は比較器４０５の出力がハイレベルのときに、ＣＬＫに対応してカウントアップ動作を行い、比較器４０５の出力がローレベルに反転する（大小関係が逆転する）と同時にカウント動作を停止する。

判定値メモリ４０７は、比較器４０５の判定結果の信号を記憶保持する。例えば、基準電圧ＶＲＥＦとアンプ４０１からの出力とが比較器４０５で判定された結果を示す信号が保持される。

ＮメモリＨ４０８、ＮメモリＬ４０９、Ｓメモリ４１０はカウンタ４０６に接続されている。ＮメモリＨ４０８には、例えばＦＤのリセットレベルの信号（以下、Ｎ信号という）を、スロープ電圧ＶＲｍｐＨを用いてＡＤ変換したデジタル信号が保持される。またＮメモリＬ４０９には、例えばＦＤ３０４のＮ信号を、スロープ電圧ＶＲｍｐＬを用いてＡＤ変換したデジタル信号が保持される。また、Ｓメモリ４１０には、光電変換素子Ｄ１の信号をＦＤのＮ信号に重畳した信号（以下、Ｓ信号という）を、スロープ電圧ＶＲｍｐＬまたはＶＲｍｐＨを用いてＡＤ変換したデジタル信号が保持される。判定値メモリ４０７、ＮメモリＨ４０８、ＮメモリＬ４０９、Ｓメモリ４１０に保持される信号に関する詳細については後述する。

判定値メモリ４０７、ＮメモリＨ４０８、ＮメモリＬ４０９、Ｓメモリ４１０に保持された信号は水平走査部２０５からの制御信号によってそれぞれ水平出力線４１１，４１２，４１３，４１４を介してＤＳＰ２０６へ送られる。ＤＳＰ２０６において、Ｓ信号からＮ信号が減算され、ノイズの要因となるＦＤのリセットノイズ成分が除去された信号が出力される。なお、ＤＳＰ２０６の処理については後述する。

続いて、撮像素子１２の１行分の画素２００からの電荷の読み出し動作について説明する。本実施形態の撮像素子１２は、２つのＡＤ変換モードを有する。第１のＡＤ変換モードは、信号の出力レベルに応じてスロープ電圧を複数種類から選択してＡＤ変換を行うモードである。以下では、２つのスロープ電圧を用いたデュアルスロープ方式の例を説明する。第２のＡＤ変換モードは、信号の出力レベルによらず単一のスロープ電圧を使用してＡＤ変換を行うモードである。

図５および図６は、各ＡＤ変換モードにおける電荷読み出し動作の例を示すタイミングチャートである。水平同期信号、制御線ＰＳＥＬ，ＰＲＥＳ，ＰＴＸの各信号、制御信号ＰＳＨ、スロープ電圧ＶＲｍｐ、アンプ４０１から出力された電位Ｖｌ、比較器４０５の出力レベルＣＯＭＰ、ＣＬＫ、水平走査信号の時間的変化を模式的に示している。スロープ電圧ＶＲｍｐは基準電圧ＶＲＥＦを含む。また図５、図６にてそれぞれ時刻ｔ５００からｔ５１８までの期間、時刻ｔ６００からｔ６１３までの期間は、画素信号のＡＤ変換までの垂直転送期間（Ｔｖｄ，Ｔｖｓ参照）を示す。図５、図６にてそれぞれ時刻ｔ５１８からｔ５１９までの期間、時刻ｔ６１３からｔ６１４までの期間は、ＡＤ変換された信号を外部へ読み出す水平転送期間（Ｔｈｄ，Ｔｈｓ参照）を示す。

図５は、第１のＡＤ変換モード（複数スロープ方式のＡＤ変換モード）における電荷読み出し動作の例を示すタイミングチャートである。以下、２値信号のレベルに関してハイレベルをＨｉと表記し、ローレベルをＬｏと表記する。時刻ｔ５００では、ＰＤ（光電変換素子Ｄ１）からの信号の読み出しに先立って、リセットトランジスタＴ２の制御信号ＰＲＥＳがＨｉとなる。これによって、ＦＤノード３０１の電圧がリセット電源電圧ＶＤＤにリセットされる。

時刻ｔ５０１から時刻ｔ５０２までの期間中に制御信号ＰＳＥＬはＨｉとなり、駆動トランジスタＴｄｒｖが動作状態となる。そして、時刻ｔ５０２で制御信号ＰＲＥＳがＬｏとなることでＦＤ容量Ｃｆｄのリセットが解除される。このときのＦＤの電位は垂直信号線２１２にリセット信号レベル（Ｎ信号）として読み出され、読み出し回路を構成する列信号処理部２０３に入力される。

制御信号ＰＳＨは時刻ｔ５０３でＨｉとなり、時刻ｔ５０４でＬｏとなる。制御信号ＰＳＨはタイミング部２０７から列信号処理部２０３に入力される信号である。スイッチ４０２（図４）は時刻ｔ５０３でオンとなり、時刻ｔ５０４でオフする。これにより、垂直信号線２１２に読み出されたＮ信号は、アンプ４０１において所望のゲインで増幅された後で容量４０３に保持される。容量４０３に保持されたＮ信号は比較器４０５の一方の入力として供給される。

時刻ｔ５０４でスイッチ４０２がオフとなった後、時刻ｔ５０５から時刻ｔ５０７までの期間中、スロープ電圧発生部２０４は、スロープ電圧ＶＲｍｐＨ（実線参照）を時間経過につれて初期値から減少させていく。なお、スロープ電圧発生部２０４は、傾きが異なる複数のスロープ電圧を同時に生成して列信号処理部２０３に供給することができる。傾きの絶対値が相対的に大きいスロープ電圧をＶＲｍｐＨと表記し、傾きの絶対値が相対的に小さいスロープ電圧をＶＲｍｐＬと表記する。本実施形態では、まずスロープ電圧ＶＲｍｐＨが生成され、列信号処理部２０３の選択回路４０４を介して比較器４０５に入力される。

時刻ｔ５０５にてスロープ電圧ＶＲｍｐＨの遷移開始と共に、ＣＬＫがカウンタ４０６に供給される。計数されたＣＬＫの数に応じてカウンタ４０６の値は増加していく。時刻ｔ５０６では、比較器４０５に入力されたスロープ電圧ＶＲｍｐＨがＮ信号と同じレベルになる。このとき、比較器４０５の出力ＣＯＭＰはＬｏとなり、同時にカウンタ４０６の動作が停止する。カウンタ４０６の動作が停止した時のカウント値は、Ｎ信号がスロープ電圧ＶＲｍｐＨを参照してＡＤ変換された値となり、スロープ電圧ＶＲｍｐＨ用のＮ信号として、ＮメモリＨ４０８に保持される。

時刻ｔ５０７にてスロープ電圧ＶＲｍｐＨ用のＮ信号の期間が終了する。カウンタ４０６がリセットされた後、スロープ電圧発生部２０４はスロープ電圧ＶＲｍｐＬを生成する。スロープ電圧ＶＲｍｐＬは、列信号処理部２０３の選択回路４０４を介して比較器４０５に入力される。時刻ｔ５０８から時刻ｔ５１０までの期間中、スロープ電圧発生部２０４は、スロープ電圧ＶＲｍｐＬ（破線参照）を時間経過につれて初期値から減少させていく。

時刻ｔ５０８にてスロープ電圧ＶＲｍｐＬの遷移開始と共に、ＣＬＫがカウンタ４０６に供給される。計数されるＣＬＫの数に応じてカウンタ４０６の値は増加していく。時刻ｔ５０９では、比較器４０５に入力されたスロープ電圧ＶＲｍｐＬがＮ信号と同じレベルになる。このとき、比較器４０５の出力ＣＯＭＰはＬｏとなり、同時にカウンタ４０６の動作が停止する。カウンタ４０６の動作が停止した時のカウント値は、Ｎ信号がスロープ電圧ＶＲｍｐＬを参照してＡＤ変換された値となり、スロープ電圧ＶＲｍｐＬ用のＮ信号として、ＮメモリＬ４０９に保持される。

デジタル化されたＮ信号が各Ｎメモリ（４０８，４０９）に保持された後、時刻ｔ５１０で制御信号ＰＴＸがＨｉとなり、時刻ｔ５１１で制御信号ＰＴＸがＬｏとなってＰＤに蓄積された光電荷がＦＤに転送される。電荷量に応じたＦＤの電位変動は垂直信号線２１２にＳ信号レベル（光成分＋リセットノイズ成分（Ｎ信号））として読み出され、列信号処理部２０３に入力される。

アンプ４０１はＳ信号を所望のゲインで増幅する。時刻ｔ５１２で制御信号ＰＳＨはＨｉとなってスイッチ４０２がオンし、時刻ｔ５１３で制御信号ＰＳＨはＬｏとなってスイッチ４０２がオフする。これにより、容量４０３に保持された電位は比較器４０５の一方の端子に入力される。

時刻ｔ５１３でスイッチ４０２がオフになった後、時刻ｔ５１４から時刻ｔ５１５までの期間中には、比較器４０５のもう一方の端子に基準電圧ＶＲＥＦが入力される。基準電圧ＶＲＥＦはスロープ電圧発生部２０４によって生成され、列信号処理部２０３の選択回路４０４を介して比較器４０５に入力される。

続いて、時刻ｔ５１６から時刻ｔ５１８までの期間中、スロープ電圧発生部２０４は、スロープ電圧ＶＲｍｐＬおよびＶＲｍｐＨを、時間経過につれてそれぞれの初期値から減少させていく。

列信号処理部２０３において、スロープ電圧ＶＲｍｐＨおよびＶＲｍｐＬのうち、どちらを比較器４０５に入力するかについては、時刻ｔ５１４から時刻ｔ５１５までの期間での比較器４０５の出力ＣＯＭＰの値に応じて決定される。以下、比較器４０５の出力ＣＯＭＰの値を論理値「１」または「０」として説明する。

例えば、図５の場合、出力Ｖｌと基準電圧ＶＲＥＦ（基準値）のレベルとを比較すると、時刻ｔ５１４から時刻ｔ５１５までの期間にて「基準電圧ＶＲＥＦ＞出力Ｖｌ」である。よって、出力ＣＯＭＰはＨｉ（論理値「１」）となる。出力ＣＯＭＰは選択回路４０４に入力され（図４参照）、出力ＣＯＭＰの値が論理値「１」の場合、選択回路４０４は相対的に傾きの大きいスロープ電圧ＶＲｍｐＨを選択して比較器４０５に供給する。

一方、出力Ｖｌが基準電圧ＶＲＥＦ以上（基準値以上）、つまり出力ＣＯＭＰがＬｏ（論理値「０」）の場合、選択回路４０４は相対的に傾きの小さいスロープ電圧ＶＲｍｐＬを選択して比較器４０５に供給する。ここで、時刻ｔ５１４から時刻ｔ５１５までの期間における出力ＣＯＭＰの値である論理値を判定値Ｊと表記する。判定値Ｊの信号は、選択回路４０４に入力されるとともに、判定値メモリ４０７に保持される。

図４では図示していないが、別途にスイッチを設けて時刻ｔ５１４から時刻ｔ５１５までの期間のみ、比較器４０５の出力を選択回路４０４および判定値メモリ４０７に入力する制御が行われてもよい。

図５において、時刻ｔ５１６ではスロープ電圧ＶＲｍｐＨの遷移開始と共に、ＣＬＫがカウンタ４０６に供給される。計数されるＣＬＫの数に応じてカウンタ４０６の値は増加していく。時刻ｔ５１７にて、比較器４０５に入力された参照電圧であるスロープ電圧ＶＲｍｐＨがＳ信号と同じレベルになる。このとき、比較器４０５の出力ＣＯＭＰはＬｏとなり、同時にカウンタ４０６の動作が停止する。カウンタ４０６の動作が停止した時のカウント値は、Ｓ信号がＡＤ変換された値となり、Ｓメモリ４１０に保持される。

続いて時刻ｔ５１８から、判定値メモリ４０７、ＮメモリＨ４０８、ＮメモリＬ４０９、Ｓメモリ４１０に保持されている信号が水平走査部２０５により読み出される。各メモリ４０７から４１０に保持されている信号はそれぞれ、水平出力線４１１，４１２，４１３，４１４を介してＤＳＰ２０６に送られる。

ＤＳＰ２０６は、Ｓ信号からＮ信号を減算した差動信号（光成分の画素信号）を算出する。このとき、判定値メモリ４０７に保持されている判定値Ｊに基づいて、Ｓ信号から減算するＮ信号値として、ＮメモリＨ４０８またはＮメモリＬ４０９のＮ信号値が選択される。判定値Ｊが論理値「１」である場合、スロープ電圧ＶＲｍｐＨが選択されており、ＤＳＰ２０６はＮメモリＨ４０８のＮ信号値を、Ｓメモリ４１０のＳ信号値から減算する。また判定値Ｊが論理値「０」である場合、スロープ電圧ＶＲｍｐＬが選択されており、ＤＳＰ２０６はＮメモリＬ４０９のＮ信号値を、Ｓメモリ４１０のＳ信号値から減算する。ＤＳＰ２０６は上記の減算後、Ｓ信号のＡＤ変換時に選択されたスロープ電圧に応じてＡＤ変換結果の補正処理を行う。

ここで、ＡＤ変換結果の補正処理について説明する。例えば、スロープ電圧ＶＲｍｐＨの傾きが、スロープ電圧ＶＲｍｐＬの傾きの４倍である場合を想定する。この場合、１ＣＬＫすなわち出力１カウントに対応する信号振幅はＶＲｍｐＨの場合の方が４倍大きい。そこでＤＳＰ２０６は、信号の電位レベルに対するデジタル出力を合わせる調整のために、ＶＲｍｐＨから求められた差動信号の値に対してデジタルゲインを４倍にする処理を行う。

ＤＳＰ２０６は、算出された差動信号に対して、補正処理が必要かどうかを判断する。判定値メモリ４０７に保持された判定値Ｊに基づいて判断することができる。判定値Ｊが論理値「１」である場合、スロープ電圧ＶＲｍｐＨが選択されているので、差動信号に対してデジタルゲインを４倍にする処理が実行される。判定値Ｊが論理値「０」である場合には、スロープ電圧ＶＲｍｐＬが選択されているので、４倍のゲイン設定処理は行われない。

ＤＳＰ２０６で演算処理が行われた後、時刻ｔ５１８から時刻ｔ５１９までの期間では１行分の画素信号のデータが撮像素子１２の外部に出力される。

本実施形態において、判定値Ｊを求めるための基準電圧ＶＲＥＦのレベルについては任意に設定可能である。例えば、スロープ電圧ＶＲｍｐＨの傾きがスロープ電圧ＶＲｍｐＬの傾きの４倍である場合、基準電圧ＶＲＥＦを、ＡＤ変換したい出力信号振幅の１／４以上に設定するとよい。基準電圧ＶＲＥＦを出力信号振幅の１／４とした場合、ＡＤ変換したい出力信号の振幅が１［Ｖ］であったとすると、基準電圧ＶＲＥＦは振幅０．２５［Ｖ］相当に設定される。

例えばＡＤ変換時のカウンタを１２ビットカウンタとし、４０９５までカウントする構成の場合、スロープ電圧ＶＲｍｐＬは４０９５カウントで振幅０．２５［Ｖ］となるように制御が行われる。そして、スロープ電圧ＶＲｍｐＨは４０９５カウントで振幅１［Ｖ］となるように制御が行われる。このような構成でＡＤ変換が行われる場合、補正処理後の結果は、０．２５［Ｖ］以下の小振幅、すなわち低輝度の出力では０から４０９５まで１カウント刻みで出力結果が得られる。また、０．２５［Ｖ］より大きく１［Ｖ］以下の大振幅、すなわち高輝度の出力では４０９６から１６３８０まで４カウント刻みで出力結果が得られる。このように、高輝度出力の分解能は低輝度出力の分解能より粗くなるものの、１４ビット相当のカウントまで時間をかけることなく、ＡＤ変換を行うことができる。

時刻ｔ５１８では該当行に与えられている制御線ＰＳＥＬの信号レベルがＬｏとなり、垂直転送が完了し、次の行における垂直転送の読み出しが開始される。

次に図６を参照して、第２のＡＤ変換モード（単一スロープ方式のＡＤ変換モード）における電荷読み出し動作について説明する。図６は、第２のＡＤ変換モードにおける電荷読み出し動作の一例を示すタイミングチャートである。なお、時刻ｔ６００から時刻ｔ６０５までの期間における動作は、図５の時刻ｔ５００から時刻ｔ５０５までの期間における動作と同様であるので、それらの説明を省略する。また、単一のスロープ電圧ＶＲｍｐをＶＲｍｐＬとして説明する。

時刻ｔ６０５にてスロープ電圧ＶＲｍｐＬへの遷移開始と共に、ＣＬＫがカウンタ４０６に供給され、計数されたＣＬＫの数に応じてカウンタ４０６の値が増加していく。時刻ｔ６０６にて、比較器４０５に入力されたスロープ電圧ＶＲｍｐＬがＮ信号と同じレベルになる。このとき、比較器４０５の出力ＣＯＭＰはＬｏとなり、同時にカウンタ４０６の動作が停止する。カウンタ４０６の動作が停止した時のカウント値は、Ｎ信号がスロープ電圧ＶＲｍｐＬを参照してＡＤ変換された値となり、スロープ電圧ＶＲｍｐＬ用のＮ信号として、ＮメモリＬ４０９に保持される

デジタル化されたＮ信号がＮメモリＬ４０９に保持された後、時刻ｔ６０７で制御線ＰＴＸの信号がＨｉとなり、時刻ｔ６０８で制御線ＰＴＸの信号がＬｏとなって、ＰＤに蓄積された光電荷がＦＤに転送される。電荷量に応じたＦＤの電位変動が垂直信号線２１２にＳ信号レベル（光成分＋リセットノイズ成分（Ｎ信号））として読み出され、列信号処理部２０３に入力される。Ｓ信号はアンプ４０１において所望のゲインで増幅される。

時刻ｔ６０９で制御信号ＰＳＨがＨｉとなってスイッチ４０２がオンとなり、時刻ｔ６１０で制御信号ＰＳＨがＬｏとなってスイッチ４０２がオフとなる。容量４０３に保持された電位は比較器４０５の一方の端子に入力される。

時刻ｔ６１１から時刻ｔ６１３までの期間中、スロープ電圧発生部２０４はスロープ電圧ＶＲｍｐＬを時間経過につれて初期値から減少させていく。第２のＡＤ変換モードでは、単一のスロープ電圧を参照電圧としてＡＤ変換が行われる。よって、第１のＡＤ変換モードのように、選択されていないスロープ電圧（ＶＲｍｐＨ）でのＮ信号のＡＤ変換や、基準電圧ＶＲＥＦを入力とする判定および駆動を行う必要がない。

また、第２のＡＤ変換モードにてスロープ電圧発生部２０４は、１種類のスロープ電圧のみを生成して列信号処理部２０３に供給する。つまり、スロープ電圧ＶＲｍｐＬは選択回路４０４を介して比較器４０５の一方の端子に入力される。

スロープ電圧ＶＲｍｐＬの遷移開始と共に、ＣＬＫがカウンタ４０６に供給される。計数されるＣＬＫの数に応じてカウンタ４０６の値は増加していく。時刻ｔ６１２にて、比較器４０５に入力された参照電圧であるスロープ電圧ＶＲｍｐＬがＳ信号と同じレベルになる。このとき、比較器４０５の出力ＣＯＭＰはＬｏとなり、同時にカウンタ４０６の動作が停止する。カウンタ４０６の動作が停止した時のカウント値は、Ｓ信号がＡＤ変換された値となり、Ｓ信号用のメモリであるＳメモリ４１０に保持される。

続いて、ＮメモリＬ４０９、Ｓメモリ４１０に保持された信号が水平走査部２０５により読み出される。時刻ｔ６１３から時刻ｔ６１４にかけて、列信号処理部２０３を順次動作させることにより、ＮメモリＬ４０９、Ｓメモリ４１０に保持された信号はそれぞれ水平出力線４１２，４１３を介してＤＳＰ２０６に送られる。ＤＳＰ２０６はＳ信号からＮ信号を減算して差動信号（光成分の画素信号）を算出する処理等を行う。ＤＳＰ２０６による処理後の信号は撮像素子１２の外部に出力される。

以上のように本実施形態の撮像装置１は撮像素子１２に関し、複数スロープ方式のＡＤ変換モードと単一スロープ方式のＡＤ変換モードを有する。動作条件に応じた駆動モードに適合したＡＤ変換方式を選択することで、高画質化と読み出し速度の高速化とを両立させることが可能である。

［第１実施例］
本実施例では、垂直転送期間と水平転送期間との関係から、複数のＡＤ変換モードを選択することで高速化に適した読み出しを可能とする制御について説明する。図５および図６を用いて説明した、垂直転送期間と水平転送期間での読み出し動作は、各行について順次行われる。例えば、図２に示すＰ１１画素を含む行を１行目、Ｐ２１画素を含む行を２行目とする。この場合、１行目の垂直転送期間後に垂直走査部２０２の制御によって画素領域２０１の２行目の垂直転送動作が開始される。

本実施例において、１行目の水平転送と２行目の垂直転送は同時期に行われ、ｎ行目の水平転送が終了するまで順次動作が行われる。このとき、垂直転送期間の長さ（垂直転送時間）は、画素信号のＡＤ変換にかかる時間であることから、読み出す水平画素数には依存しない。一方で、水平転送期間の長さ（水平転送時間）は、水平１行分の画素信号を外部に転送するまでにかかる時間であることから、読み出す画素数によってかかる時間が異なる。つまり、読み出す水平画素数に応じて、垂直転送時間と水平転送時間との大小関係が変化する。

図５に示す時刻ｔ５００から時刻ｔ５１８までの期間である、画素信号をＡＤ変換するまでの垂直転送期間の長さをＴｖｄと表記する。図５に示す時刻５１８から時刻ｔ５１９までの期間である、ＡＤ変換された信号を外部へ読み出す水平転送期間の長さをＴｈｄと表記する。また図６に示す時刻ｔ６００から時刻ｔ６１３までの期間である、画素信号をＡＤ変換するまでの垂直転送期間の長さをＴｖｓと表記する。図６に示す時刻ｔ６１３から時刻ｔ６１４までの期間である、ＡＤ変換された信号を外部へ読み出す水平転送期間の長さをＴｈｓと表記する。

図６において、「Ｔｖｓ＞Ｔｈｓ」である場合には、第２のＡＤ変換モードから第１のＡＤ変換モードに切り替えることで、画素信号を読み出す時間を短縮できるので、読み出し速度の高速化が可能となる。また「Ｔｖｓ≦Ｔｈｓ」である場合には、水平転送期間に律速するため、第２のＡＤ変換モードから第１のＡＤ変換モードに切り替えても高速化の実現には至らない。

昨今のデジタルカメラ等の撮像装置は、様々な駆動モードを有する。例えば、静止画や４Ｋ動画、ＦＨＤ動画等のモードがあり、ユーザ操作によって任意に設定することができる。それぞれの駆動モードに応じて撮像素子から読み出す画素数を変更することで最適化を図ることが一般的である。本実施例では、駆動モードにおける垂直転送期間と水平転送期間との関係に応じてＡＤ変換モードを選択することにより、高速化に適した画素信号の読み出し制御が行われる。

図７のフローチャートを参照して、本実施例の動作を説明する。Ｓ１００で処理が開始する。ユーザは、撮像装置の操作部１６に含まれる、電源釦のＯＮ操作を行う。次のＳ１０１で各種初期設定が行われた後、ユーザ操作にしたがって駆動モードが選択される（Ｓ１０２）。

Ｓ１０３で同期制御部１５は、Ｓ１０２で選択された駆動モードに応じて、あらかじめ設定されている水平転送期間の長さＴｈｓと垂直転送期間の長さＴｖｓとの大小関係について判定する。選択された駆動モードにおける垂直転送期間の長さＴｖｓが水平転送期間の長さＴｈｓよりも大きい場合、Ｓ１０４の処理に進む。またＴｖｓがＴｈｓ以下である場合、Ｓ１０５の処理に進む。

Ｓ１０４で同期制御部１５は、第１のＡＤ変換モードを選択する。またＳ１０５で同期制御部１５は、第２のＡＤ変換モードを選択する。Ｓ１０４、Ｓ１０５の後、Ｓ１０６の処理に進む。

Ｓ１０６で同期制御部１５は、Ｓ１０４またはＳ１０５で選択されたＡＤ変換モードにしたがい、Ｓ１０２で選択された駆動モードの制御を行い、撮影処理（現像処理や記録処理等）を実行する。

Ｓ１０７で同期制御部１５は撮影終了の判定を行う。撮影の継続が判定された場合、Ｓ１０２に戻って処理が継続される。撮影の終了が判定された場合には、Ｓ１０８へ進む。電源がＯＦＦされて撮影が終了する。

本実施例では、垂直転送期間と水平転送期間との関係に応じてＡＤ変換モードを選択することで、高速化に適した読み出し制御を実現することができる。なお、本実施例において水平転送期間の長さが変わる制御の一例として、水平方向の読み出し画素数を用いて説明した。その他には、撮像素子から出力する際の画素信号の出力ビット数や、出力する際の出力ビットレートを変えることでも同様の制御の適用が可能である。

［第２実施例］
次に第２実施例として、ＡＤ変換の分解能に応じてＡＤ変換モードを選択することで、階調差の影響を低減することが可能な撮像装置について説明する。本実施例では、同期制御部１５によりＡＤ変換時の分解能を切り替えることが可能である。

昨今のデジタルカメラ等の撮像装置は、静止画や動画等に係る複数の駆動モードを有する。例えば画質に比重が置かれる静止画駆動モードと、高速度が求められる動画駆動モードがあり、駆動モードに応じてＡＤ変換の分解能が切り替えられる。静止画駆動モード時にはＡＤ変換のビット分解能を１４ビット以上とすることで、画素信号のダイナミックレンジを確保可能である。また動画駆動モード時には処理速度やフレームレートの向上を目的としてＡＤ変換のビット分解能を１２ビット以下とすることが一般的である。

また、第１のＡＤ変換モードにおける課題の一つとして、スロープが切り替わる前後で階調が変化した場合、階調差が画像に対して影響を及ぼす可能性がある。特に、ＡＤ変換の分解能が低い場合、階調差が顕著に発生する。

例えば、ＡＤ変換のビット分解能として１４ビットを想定する。この場合の画素信号のダイナミックレンジは１６３８３ＬＳＢとなる。第１のＡＤ変換モードにおいて、ＶＲｍｐＬとＶＲｍｐＨ（ＶＲｍｐＬの４倍の傾きとする）とを切り替えるときの値を１６３８４／４＝４０９６ＬＳＢとする。４０９６ＬＳＢ以上の信号値のビット精度が４倍粗くなり、切り替えポイント付近の４０９６ＬＳＢ付近では、ＶＲｍｐＬとＶＲｍｐＨとの切り替えにより最大４ＬＳＢの差が発生する。

また、ＡＤ変換のビット分解能として１２ビットを想定する。この場合の画素信号のダイナミックレンジは４０９５ＬＳＢとなる。第１のＡＤ変換モードにおいて、ＶＲｍｐＬとＶＲｍｐＨ（ＶＲｍｐＬの４倍の傾きとする）とを切り替えるときの値を４０９６／４＝５１２ＬＳＢとする。５１２ＬＳＢ以上の信号値のビット精度が４倍粗くなり、切り替えポイント付近の５１２ＬＳＢ付近では、ＶＲｍｐＬとＶＲｍｐＨとの切り替えにより最大４ＬＳＢの差が発生する。

ＶＲｍｐＬの傾きとＶＲｍｐＨの傾きとの関係が一定である（本実施例では４倍としている）場合、ＡＤ変換の分解能によらず、ＶＲｍｐの切り替えポイントでは同じ量の階調差が発生する。そのため、ＡＤ変換の分解能が低い場合の方が、階調差が占める割合が大きくなるので、画像に対して階調の粗さが目立ってしまう。そこで本実施例では、ＡＤ変換の分解能に応じてＡＤ変換モードを選択することで、階調差（つなぎ段差）による画像への影響を抑制可能な撮像装置について説明する。

図８のフローチャートを参照して、本実施例の動作を説明する。なお、図７と同様の処理については説明を省略し、第１実施例との相違点を説明する。Ｓ１０２において、ユーザ操作にしたがって駆動モードが選択された後、Ｓ２０１の処理に進む。

Ｓ２０１で同期制御部１５は、Ｓ１０２で選択された駆動モードにおけるＡＤ変換のビット分解能が閾値（例えば１４ビット）以上であるか否かを判定する。Ｓ１０２で選択された駆動モードにおけるＡＤ変換のビット分解能が閾値以上であると判定された場合、Ｓ１０４の処理に進み、第１のＡＤ変換モードが選択される。また、Ｓ１０２で選択された駆動モードにおけるＡＤ変換のビット分解能が閾値より小さいと判定された場合、Ｓ１０５の処理に進み、第２のＡＤ変換モードが選択される。その後、Ｓ１０６からＳ１０８の処理が実行される。

本実施例では、ＡＤ変換の分解能に応じて第１または第２のＡＤ変換モードを選択することで、画像に対する階調差の影響を抑制可能な読み出し制御を行うことができる。

前記実施形態によれば、動作条件に適したＡＤ変換方式を選択することで、高画質化と読み出し速度の高速化とを両立させることが可能な撮像装置を提供できる。

以上、本実施形態に係る撮像装置について説明したが、本発明は前記実施例に限定されることなく、様々な形態が可能である。例えば、垂直転送期間と水平転送期間との時間的な大小関係や、ＡＤ変換の分解能に限定されることなく、垂直読み出しライン数の大小関係等に応じて駆動モードに適合するＡＤ変換モードを選択する構成としてもよい。例えば、垂直読み出しライン数に関する間引き数が閾値以上である場合、第１のＡＤ変換モードが選択され、間引き数が閾値未満である場合、第２のＡＤ変換モードが選択される。

１ 撮像装置
１２ 撮像素子
２００ 画素
２０３ 列信号処理部
２０４ スロープ電圧発生部
４０１ アンプ
４０４ 選択回路
４０５ 比較器
４０６ カウンタ

Claims (12)

1. 撮像素子が有する複数の画素から出力される画素信号と、電位が時間的に変化するスロープ電圧とを比較することにより、前記画素信号をデジタル信号に変換する変換手段と、
   前記画素信号の読み出す際の動作条件に対応する複数のモードで前記変換手段を制御する制御手段と、を備え、
   前記制御手段は、
   第１のモードにて、複数のスロープ電圧から選択したスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行い、
   第２のモードにて、あらかじめ定められたスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行うとともに、
   前記撮像素子の画素信号の読み出しから前記変換手段による変換までにかかる第１の期間と、前記変換手段により変換された画像信号の転送にかかる第２の期間とを比較することで前記第１または第２のモードを選択する
   ことを特徴とする撮像装置。
2. 前記制御手段は、前記第１の期間の長さが前記第２の期間の長さよりも長い場合、前記第１のモードを選択し、前記第１の期間の長さが前記第２の期間の長さよりも短い場合、前記第２のモードを選択する
   ことを特徴とする請求項１に記載の撮像装置。
3. 前記第１の期間は前記画素信号に係る垂直転送期間であり、前記第２の期間は前記画像信号に係る水平転送期間であり、
   前記制御手段は、前記撮像素子から前記画素信号を読み出すモードによって前記第１または第２のモードを選択する
   ことを特徴とする請求項２に記載の撮像装置。
4. 撮像素子が有する複数の画素から出力される画素信号と、電位が時間的に変化するスロープ電圧とを比較することにより、前記画素信号をデジタル信号に変換する変換手段と、
   前記画素信号の読み出す際の動作条件に対応する複数のモードで前記変換手段を制御する制御手段と、を備え、
   前記制御手段は、
   第１のモードにて、複数のスロープ電圧から選択したスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行い、
   第２のモードにて、あらかじめ定められたスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行うとともに、
   前記変換手段が変換を行う際の分解能によって前記第１または第２のモードを選択する
   ことを特徴とする撮像装置。
5. 前記制御手段は、前記分解能が閾値以上である場合、前記第１のモードを選択し、前記分解能が閾値より小さい場合、前記第２のモードを選択する
   ことを特徴とする請求項４に記載の撮像装置。
6. 前記制御手段は、前記撮像素子から前記画素信号を読み出すモードによって前記分解能を切り替える制御を行う
   ことを特徴とする請求項５に記載の撮像装置。
7. 前記制御手段は、静止画像に係る駆動モードにて前記第１のモードに切り替え、動画像に係る駆動モードにて前記第２のモードに切り替える制御を行う
   ことを特徴とする請求項６に記載の撮像装置。
8. 撮像素子が有する複数の画素から出力される画素信号と、電位が時間的に変化するスロープ電圧とを比較することにより、前記画素信号をデジタル信号に変換する変換手段と、
   前記画素信号の読み出す際の動作条件に対応する複数のモードで前記変換手段を制御する制御手段と、を備え、
   前記制御手段は、
   第１のモードにて、複数のスロープ電圧から選択したスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行い、
   第２のモードにて、あらかじめ定められたスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行うとともに、
   前記撮像素子の垂直読み出しライン数によって前記第１または第２のモードを選択する
   ことを特徴とする記載の撮像装置。
9. 前記変換手段は、
   前記複数のスロープ電圧のうち、いずれかのスロープ電圧の信号を選択する選択回路と、
   前記画素信号と、前記選択回路により選択された信号とを比較する比較器と、
   前記比較器の出力の計数を行うカウンタと、を備え、
   前記選択回路は、前記比較器の出力に対応する前記スロープ電圧の信号を選択する
   ことを特徴とする請求項１から８のいずれか１項に記載の撮像装置。
10. 撮像素子を備える撮像装置にて実行される制御方法であって、
    前記撮像素子が有する複数の画素から出力される画素信号と、電位が時間的に変化するスロープ電圧とを比較することにより、変換手段が前記画素信号をデジタル信号に変換する工程と、
    前記画素信号の読み出す際の動作条件に対応する複数のモードで前記変換手段を制御手段が制御する制御工程と、を有し、
    前記制御工程にて前記制御手段は、
    第１のモードにて、複数のスロープ電圧から選択したスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行い、
    第２のモードにて、あらかじめ定められたスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行うとともに、
    前記撮像素子の画素信号の読み出しから前記変換手段による変換までにかかる第１の期間と、前記変換手段により変換された画像信号の転送にかかる第２の期間とを比較することで前記第１または第２のモードを選択する
    ことを特徴とする撮像装置の制御方法。
11. 撮像素子を備える撮像装置にて実行される制御方法であって、
    前記撮像素子が有する複数の画素から出力される画素信号と、電位が時間的に変化するスロープ電圧とを比較することにより、変換手段が前記画素信号をデジタル信号に変換する工程と、
    前記画素信号の読み出す際の動作条件に対応する複数のモードで前記変換手段を制御手段が制御する制御工程と、を有し、
    前記制御工程にて前記制御手段は、
    第１のモードにて、複数のスロープ電圧から選択したスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行い、
    第２のモードにて、あらかじめ定められたスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行うとともに、
    前記変換手段が変換を行う際の分解能によって前記第１または第２のモードを選択する
    ことを特徴とする撮像装置の制御方法。
12. 撮像素子を備える撮像装置にて実行される制御方法であって、
    前記撮像素子が有する複数の画素から出力される画素信号と、電位が時間的に変化するスロープ電圧とを比較することにより、変換手段が前記画素信号をデジタル信号に変換する工程と、
    前記画素信号の読み出す際の動作条件に対応する複数のモードで前記変換手段を制御手段が制御する制御工程と、を有し、
    前記制御工程にて前記制御手段は、
    第１のモードにて、複数のスロープ電圧から選択したスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行い、
    第２のモードにて、あらかじめ定められたスロープ電圧と前記画素信号との比較によって前記変換手段が行う前記画素信号の変換の制御を行うとともに、
    前記撮像素子の垂直読み出しライン数によって前記第１または第２のモードを選択する
    ことを特徴とする撮像装置の制御方法。