JP7738802B2

JP7738802B2 - 帯域通過フィルタ

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Publication number: JP7738802B2
Application number: JP2025518398A
Authority: JP
Inventors: 晋平山下; 暁人平井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2023-09-14
Filing date: 2023-09-14
Publication date: 2025-09-12
Anticipated expiration: 2043-09-14
Also published as: WO2025057351A1; JPWO2025057351A1

Description

本開示は、帯域通過フィルタに関する。

無線通信においては、妨害波または不要波を除去するために帯域通過フィルタが用いられる。特許文献１には、バンドパスフィルタ回路に関する技術が開示されている。より具体的には、特許文献１には、入出力間に接続され、入力信号電圧をシステムクロック周波数で切り替えるスイッチと、前記スイッチと接地電位間に接続されるスイッチト・キャパシタと、出力と接地電位間に接続される複数のサンプル・ホールドキャパシタと、出力と接地電位間に接続され、前記サンプル・ホールドキャパシタのそれぞれに直列接続された複数のサンプル・ホールドスイッチとを備え、前記サンプル・ホールドスイッチは、サンプリングクロック周波数で１個ずつ順次にオンにされて、前記サンプル・ホールドキャパシタにサンプル時間に現れる信号電圧を保持し、前記サンプル・ホールドスイッチを巡回的に順次に切り替えることを特徴とするバンドパスフィルタ回路が開示されている。

特開２０１１－８２８７５号公報

しかしながら、特許文献１のようなサンプル・ホールドスイッチを巡回的に順次に切り替える構成には、複数のサンプル・ホールドスイッチを短い信号周期で切り替えるクロック信号を生成することが困難であるという問題がある。

本開示は、このような問題を解決するためになされたものであり、複数のスイッチを巡回的に順次に切り替えないで、所望の帯域のＲＦ信号を通過させる帯域通過フィルタを提供することを目的とする。

本開示の実施形態による帯域通過フィルタの一側面は、ｎを１以上の自然数として、ＲＦ信号を入力として受け付ける入力端子と、前記入力端子に入力されるＲＦ信号を３６０度／ｎずつ位相の異なるｎのＲＦ信号に分配する複相分配器と、前記複相分配器に接続されたｎの信号経路であって、各信号経路は、２つのスイッチを含むサンプルホールド要素を備え、前記３６０度／ｎずつ位相の異なるｎのＲＦ信号のうちの１つを前記複相分配器から受け付けてサンプルおよびホールドし、ホールドした信号を出力するｎの信号経路と、前記ｎの信号経路に接続され、前記ｎの信号経路から出力されるｎの信号を合成する複相合成器と、前記複相合成器により合成される信号を出力する出力端子と、全スイッチを駆動するクロック信号を出力するクロック信号源と、を備える。

本開示の実施形態による帯域通過フィルタによれば、複数のスイッチを巡回的に順次に切り替えないで、所望の帯域のＲＦ信号を通過させることができる。

図１Ａは、実施の形態１による帯域通過フィルタの構成を示す図である。図１Ｂは、図１Ａの帯域通過フィルタが用いるクロック信号の波形の例を示す図である。図２は、実施の形態１による帯域通過フィルタの変形例１を示す図である。図３は、実施の形態１による帯域通過フィルタの変形例２を示す図である。図４Ａは、実施の形態２による帯域通過フィルタの構成を示す図である。図４Ｂは、図４Ａの帯域通過フィルタが用いるクロック信号の波形の例を示す図である。図５Ａは、実施の形態２において、ｎ＝２の場合の帯域通過フィルタの構成を示す図である。図５Ｂは、図５Ａの帯域通過フィルタが用いるクロック信号の波形の例を示す図である。図６Ａは、ｎ＝２の場合において、入力されるＲＦ信号の波形の例を示す図である。図６Ｂは、ｎ＝２の場合において、ＲＦ信号が各信号経路で信号処理された波形の例を示す図である。図６Ｃは、ｎ＝２の場合において、合成処理後に出力されるＲＦ信号の波形の例を示す図である。図７Ａは、実施の形態３による帯域通過フィルタの構成を示す図である。図７Ｂは、図７Ａの帯域通過フィルタが用いるクロック信号の波形の例を示す図である。図８Ａは、実施の形態３において、ｎ＝２の場合の帯域通過フィルタの構成を示す図である。図８Ｂは、図８Ａの帯域通過フィルタが用いるクロック信号の波形の例を示す図である。図９Ａは、実施の形態４による帯域通過フィルタの構成を示す図である。図９Ｂは、図９Ａの帯域通過フィルタが用いるクロック信号の波形の例を示す図である。図１０Ａは、実施の形態４において、ｎ＝２の場合の帯域通過フィルタの構成を示す図である。図１０Ｂは、図１０Ａの帯域通過フィルタが用いるクロック信号の波形の例を示す図である。図１１は、実施の形態４による帯域通過フィルタが備える電流制御型増幅回路の構成例を示す図である。図１２は、実施の形態４による帯域通過フィルタが備える電流制御型増幅回路の通過特性の周波数特性を示す図である。図１３は、実施の形態４による帯域通過フィルタの通過特性の周波数特性を示す図である。

以下、添付の図面を参照して、本開示における種々の実施形態について詳細に説明する。なお、図面において同一または類似の符号を付された構成要素は、同一または類似の構成または機能を有するものであり、そのような構成要素についての重複する説明は省略する。また、本開示において、「または」との用語は、別段の記載が無い限り、包括的論理和の意味で用いる。

実施の形態１．
＜構成＞
図１から図３を参照して、本開示の実施の形態１による帯域通過フィルタについて説明する。図１は、この開示に係る帯域通過フィルタの第１の実施の形態を示す回路図である。図１Ａに示されているように、実施の形態１による帯域通過フィルタは、ｎを１以上の自然数として、ＲＦ（Radio Frequency）信号を入力として受け付ける入力端子１と、入力端子１に入力されるＲＦ信号を３６０度／ｎずつ位相の異なるｎのＲＦ信号に分配する複相分配器３と、複相分配器３に接続されたｎの信号経路１７～２０であって、各信号経路は、２つのスイッチを含むサンプルホールド要素を備え、３６０度／ｎずつ位相の異なるｎのＲＦ信号のうちの１つを複相分配器３から受け付けてサンプルおよびホールドし、ホールドした信号を出力するｎの信号経路１７～２０と、ｎの信号経路１７～２０に接続され、ｎの信号経路１７～２０から出力されるｎの信号を合成する複相合成器４と、複相合成器４により合成される信号を出力する出力端子２と、全スイッチを駆動するクロック信号Ｓ１を出力するクロック信号源２１と、を備える。

（クロック信号源）
クロック信号源２１は、全スイッチを駆動するために、例えば、図１Ｂに示された周期Ｔ_ＬＯでデューティ比５０％の矩形波のクロック信号Ｓ１を出力する。なお、帯域通過フィルタが所望のフィルタとして動作する限り、デューティ比は５０％でなくてもよく、正弦波またはのこぎり波などの周期性を有する他の波形を用いても良い。

（スイッチ）
スイッチ５～１２はクロック信号源２１から出力されるクロック信号Ｓ１で駆動される。スイッチ５～１２はクロック信号Ｓ１がＨＩＧＨのときＯＮになる。スイッチ５～１２は同一の特性である。

（複相分配器）
複相分配器３は、入力端子１に入力されたＲＦ信号を３６０度／ｎずつ位相の異なるｎの信号に分配する。複相分配器３は、分配後のｎの信号を出力するｎの出力ポートを備える。

（信号経路）
ｎの信号経路の各信号経路は、サンプルホールド要素を備える。一例として、図１Ａに示されているように、各信号経路は、サンプルホールド要素として、２つのスイッチと、１つのキャパシタとを備える。図１Ａでは、ｎの信号経路のうちの信号経路１７～２０を具体的に図示している。なお、図１Ａの例はｎを４以上の任意の整数に限定する趣旨でなく、ｎは上述のとおり１以上の自然数であってよい。信号経路１７は、複相分配器３の出力のうち０°のＲＦ信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ５、６と、スイッチ５、６間の接続点と接地の間に接続されたキャパシタ１３とから構成される。信号経路１８は、複相分配器３の出力のうち３６０／ｎｘ１度のＲＦ信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ７、８と、スイッチ７、８間の接続点と接地の間に接続されたキャパシタ１４とから構成される。信号経路１９は、複相分配器３の出力のうち３６０／ｎｘ２度のＲＦ信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ９、１０と、スイッチ９、１０間の接続点と接地の間に接続されたキャパシタ１５とから構成される。信号経路２０は、複相分配器３の出力のうち３６０／ｎｘ（ｎ－１）度のＲＦ信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ１１、１２と、スイッチ１１、１２間の接続点と接地の間に接続されたキャパシタ１６とから構成される。キャパシタ１３～１６は同一の特性を有する。

（複相合成器）
複相合成器４は、信号経路１７、１８、１９、・・・、２０から出力された、各位相が３６０度／ｎずつ異なるｎの信号を合成する。複相合成器４で合成された信号は出力端子２に出力される。

＜動作＞
入力端子１から入力されたＲＦ信号は、複相分配器３により３６０度／ｎずつ位相の異なる複数の位相のＲＦ信号に分配される。例えば、ｎ＝３の場合、入力端子１から入力されたＲＦ信号は、１２０度ずつ位相の異なる３相のＲＦ信号に分配される。

分配された位相０°のＲＦ信号はクロック信号Ｓ１がＨＩＧＨのとき（スイッチ５がＯＮのとき）クロック周波数でダウンコンバートされる。その後、キャパシタ１３に電圧がチャージ（低域ろ波）され、チャージされた信号はクロック信号Ｓ１がＨＩＧＨのとき（スイッチ６がＯＮのとき）アップコンバートされる。これらの動作を信号経路１８、１９、・・・、２０に対しても行う。

各信号経路から出力される信号は、複相合成器４により加算され、出力信号が得られる。

本実施の形態では複相の入力信号（ＲＦ信号）を１相のクロック信号Ｓ１によりダウンコンバートまたはアップコンバートしている点が、特許文献１に記載されている動作手順と異なる。すなわち、本実施の形態では、特許文献１と異なり、複数のスイッチが巡回的に順次に切り替えられない、換言すれば、１相の入力信号が複相のクロック信号でダウンコンバートまたはアップコンバートされない。本実施の形態による帯域通過フィルタは、クロック信号周波数を中心周波数とした狭帯域なバンドパスフィルタ特性を得ることができる。なお、ダウンコンバート時とアップコンバート時のクロック信号の位相は一致していなくてもよい。ただし、ダウンコンバート用のクロック信号の位相は全経路で一致する必要があるほか、アップコンバート用のクロック信号の位相は全経路で一致する必要がある。ダウンコンバート用のクロック信号の位相が全経路で一致していない場合、ダウンコンバートされる区間がずれることにより、キャパシタにチャージされる電圧値が変化し通過特性が劣化する。また、アップコンバート用のクロック信号の位相が全経路で一致していない場合はサンプル区間とホールド区間がずれ通過特性が劣化する。

＜変形例１＞
図１Ａではサンプルホールド要素をキャパシタにより構成する例を示したが、サンプルホールド要素を他の電子部品または回路により構成してもよい。例えば、図２に示されているように、キャパシタに代えて、１次遅れ系の能動回路（１３ｂ～１６ｂ）を用いてサンプルホールド要素を構成してもよい。１次遅れ系の能動回路１３ｂ～１６ｂは、例えば、バラクタダイオードまたはアンプである。なお、各信号経路に使用する能動回路は同一の特性である。図２では、ｎの信号経路のうちの信号経路１７ｂ～２０ｂを具体的に図示している。信号経路１７ｂは、複相分配器３の出力のうち０°の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ５、６と、スイッチ５、６間に接続された１次遅れ系の能動回路１３ｂとから構成される。信号経路１８ｂは、複相分配器３の出力のうち３６０／ｎｘ１度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ７、８と、スイッチ７、８間に接続された１次遅れ系の能動回路１４ｂとから構成される。信号経路１９ｂは、複相分配器３の出力のうち３６０／ｎｘ２度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ９、１０と、スイッチ９、１０間に接続された１次遅れ系の能動回路１５ｂとから構成される。信号経路２０ｂは、複相分配器３の出力のうち３６０／ｎｘ（ｎ－１）度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ１１、１２と、スイッチ１１、１２間に接続された１次遅れ系の能動回路１６ｂとから構成される。

＜変形例２＞
更なる他の例として、図３に示されているように、キャパシタに代えて、電流制御型増幅回路（１３ｃ～１６ｃ）を用いてサンプルホールド要素を構成してもよい。図３では、ｎの信号経路のうちの信号経路１７ｃ～２０ｃを具体的に図示している。図３に示されているように、信号経路１７ｃは、複相分配器３の出力のうち０°の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ５、６と、スイッチ５、６間に接続された電流制御型増幅回路１３ｃとから構成される。信号経路１８ｃは、複相分配器３の出力のうち３６０／ｎｘ１度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ７、８と、スイッチ７、８間に接続された電流制御型増幅回路１４ｃとから構成される。信号経路１９ｃは、複相分配器３の出力のうち３６０／ｎｘ２度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ９、１０と、スイッチ９、１０間に接続された電流制御型増幅回路１５ｃとから構成される。信号経路２０ｃは、複相分配器３の出力のうち３６０／ｎｘ（ｎ－１）度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ１１、１２と、スイッチ１１、１２間に接続された電流制御型増幅回路１６ｃとから構成される。各信号経路に使用する電流制御型増幅回路は同一の特性を有する。各電流制御型増幅回路として、図１１に示されているような回路を用いて良い。図１１に示された構成例については、実施の形態４に即して後述する。

実施の形態２．
＜構成＞
図４から図６を参照して、本開示の実施の形態２による帯域通過フィルタについて説明する。図４は、この開示に係る帯域通過フィルタの第２の実施の形態を示す回路図である。図４Ａに示されているように、実施の形態２による帯域通過フィルタは、ｎを１以上の自然数として、ＲＦ（Radio Frequency）信号を入力として受け付ける入力端子１と、入力端子１に入力されるＲＦ信号を３６０度／２^ｎずつ位相の異なる２^ｎのＲＦ信号に分配する複相分配器３と、複相分配器３に接続された２^ｎの信号経路１７～２０であって、各信号経路は、２つのスイッチを含むサンプルホールド要素を備え、３６０度／２^ｎずつ位相の異なる２^ｎのＲＦ信号のうちの１つを複相分配器３から受け付けてサンプルおよびホールドし、ホールドした信号を出力する２^ｎの信号経路１７～２０と、２^ｎの信号経路１７～２０に接続され、２^ｎの信号経路１７～２０から出力される２^ｎの信号を合成する複相合成器４と、複相合成器４により合成される信号を出力する出力端子２と、等長の信号経路で全スイッチを駆動するクロック信号Ｓ１を出力するクロック信号源２１と、を備える。

（クロック信号源）
クロック信号源２１は、全スイッチを駆動するために、例えば、図４Ｂに示された周期Ｔ_ＬＯでデューティ比５０％の矩形波のクロック信号Ｓ１を出力する。なお、帯域通過フィルタが所望のフィルタとして動作する限り、デューティ比は５０％でなくてもよく、正弦波またはのこぎり波などの周期性を有する他の波形を用いても良い。クロック信号源２１からスイッチ５～１２までの信号経路は等長とする。

（複相分配器）
複相分配器３は、入力端子１に入力されたＲＦ信号を３６０度／２^ｎずつ位相の異なる２^ｎの信号に分配する。複相分配器３内の線路の長さを調節することにより位相差を付与することができる。複相分配器３は、分配後の２^ｎの信号を出力する２^ｎの出力ポートを備える。

（信号経路）
２^ｎの信号経路の各信号経路は、サンプルホールド要素を備える。一例として、図４Ａに示されているように、各信号経路は、サンプルホールド要素として、２つのスイッチと、１つのキャパシタとを備える。図４Ａでは、２^ｎの信号経路のうちの信号経路１７～２０を具体的に図示している。信号経路１７は、複相分配器３の出力のうち０°のＲＦ信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ５、６と、スイッチ５、６間の接続点と接地の間に接続されたキャパシタ１３とから構成される。信号経路１８は、複相分配器３の出力のうち３６０／２^ｎｘ１度のＲＦ信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ７、８と、スイッチ７、８間の接続点と接地の間に接続されたキャパシタ１４とから構成される。信号経路１９は、複相分配器３の出力のうち３６０／２^ｎｘ２度のＲＦ信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ９、１０と、スイッチ９、１０間の接続点と接地の間に接続されたキャパシタ１５とから構成される。信号経路２０は、複相分配器３の出力のうち３６０／２^ｎｘ（２^ｎ－１）度のＲＦ信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ１１、１２と、スイッチ１１、１２間の接続点と接地の間に接続されたキャパシタ１６とから構成される。キャパシタ１３～１６は同一の特性を有する。

（複相合成器）
複相合成器４は、信号経路１７、１８、１９、・・・、２０から出力された、各位相が３６０度／２^ｎずつ異なる２^ｎの信号を合成する。複相合成器４で合成された信号は出力端子２に出力される。

一例として、実施の形態２においてｎ＝２のときの回路図を図５Ａに示す。ｎ＝２であるので、信号経路の経路数は４（＝２^２）である。具体的な経路数以外の接続関係は、図４Ａの場合と同様である。また、図５Ｂは、図５Ａの帯域通過フィルタが用いるクロック信号の波形の例を示す図である。

＜動作＞
図６は、実施の形態２において、ｎ＝２のときの各段階での波形の例を示す図である。
図６Ａは、入力されるＲＦ信号の波形の例を示す図である。図６Ｂは、ＲＦ信号が各信号経路で信号処理された波形の例を示す図である。図６Ｃは、合成処理後に出力されるＲＦ信号の波形の例を示す図である。

ｎ＝２の場合、入力信号が複相分配器３ａにより４相に分配された後、分配された位相０°のＲＦ信号はクロック信号Ｓ１がＨＩＧＨのとき（スイッチ５がＯＮのとき）クロック周波数でダウンコンバートされる。その後、キャパシタ１３に電圧がチャージ（低域ろ波）され、チャージされた信号はクロック信号Ｓ１がＨＩＧＨのとき（スイッチ６がＯＮのとき）アップコンバートされる。

これらの動作を信号経路１８、１９、・・・、２０に対しても行う。図６Ｂはダウンコンバート、低域ろ波、およびアップコンバート後の各信号経路の信号の波形を示す。各信号経路から出力される信号を複相合成器４ａにより加算することで、図６Ｃに示された出力信号が得られる。

本実施の形態では４相の入力信号（ＲＦ信号）を１相のクロック信号Ｓ１によりダウンコンバート・アップコンバートしている点が、特許文献１に記載されている動作手順と異なる。本実施の形態による帯域通過フィルタは、クロック信号周波数を中心周波数とした狭帯域なバンドパスフィルタ特性を得ることができる。なお、ダウンコンバート時とアップコンバート時のクロック信号の位相は一致していなくてもよい。ただし、ダウンコンバート用のクロック信号の位相は全経路で一致する必要があるほか、アップコンバート用のクロック信号の位相は全経路で一致する必要がある。ダウンコンバート用のクロック信号の位相が全経路で一致していない場合、ダウンコンバートされる区間がずれることにより、キャパシタにチャージされる電圧値が変化し通過特性が劣化する。また、アップコンバート用のクロック信号の位相が全経路で一致していない場合はサンプル区間とホールド区間がずれ通過特性が劣化する。

本実施の形態では、クロック信号源から各スイッチまでの信号経路が一致しているため１８０°位相差のある信号経路間の各ダウンコンバート用スイッチの寄生容量を通してクロック信号経路端でバーチャルショート（仮想短絡）が生じる。これによりクロック信号源による損失が見えなくなり入力信号の高周波通過特性が向上する帯域通過フィルタを提供することが可能となる。

実施の形態３．
＜構成＞
次に、図７および図８を参照して、本開示の実施の形態３による帯域通過フィルタについて説明する。図７Ａは、この開示に係る帯域通過フィルタの第３の実施の形態を示す回路図である。図７Ａに示されているように、実施の形態３による帯域通過フィルタは、入力端子１、出力端子２、複相分配器３、複相合成器４、２^ｎの信号経路１７ｂ～２０ｂから構成される。信号経路１７ｂ～２０ｂは、スイッチ５～１２、１次遅れ系の能動回路１３ｂ～１６ｂとから構成される。

（クロック信号源）
クロック信号源２１は、例えば、図７Ｂに示された周期Ｔ_ＬＯでデューティ比５０％の矩形波のクロック信号Ｓ１を出力する。なお、帯域通過フィルタが所望のフィルタとして動作する限り、デューティ比は５０％でなくてもよく、正弦波またはのこぎり波などの周期性を有する他の波形を用いても良い。クロック信号源２１からスイッチ５～１２までの信号経路は等長とする。

（スイッチ）
スイッチ５～１２はクロック信号源２１から出力されるクロック信号Ｓ１で制御される。スイッチ５～１２はクロック信号Ｓ１がＨＩＧＨのときＯＮになる。スイッチ５～１２は同一の特性である。

１次遅れ系の能動回路１３ｂ～１６ｂは、例えば、バラクタダイオードまたはアンプである。なお、各信号経路に使用する能動回路は同一の特性である。

（信号経路）
２^ｎの信号経路の各信号経路は、サンプルホールド要素を備える。一例として、図７Ａに示されているように、各信号経路は、２つのスイッチと、１つの１次遅れ系の能動回路とを備える。図７Ａでは、２^ｎの信号経路のうちの信号経路１７ｂ～２０ｂを具体的に図示している。信号経路１７ｂは、複相分配器３の出力のうち０°の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ５、６と、スイッチ５、６間に接続された１次遅れ系の能動回路１３ｂとから構成される。信号経路１８ｂは、複相分配器３の出力のうち３６０／２^ｎｘ１度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ７、８と、スイッチ７、８間に接続された１次遅れ系の能動回路１４ｂとから構成される。信号経路１９ｂは、複相分配器３の出力のうち３６０／２^ｎｘ２度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ９、１０と、スイッチ９、１０間に接続された１次遅れ系の能動回路１５ｂとから構成される。信号経路２０ｂは、複相分配器３の出力のうち３６０／２^ｎｘ（２^ｎ－１）度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ１１、１２と、スイッチ１１、１２間に接続された１次遅れ系の能動回路１６ｂとから構成される。

（複相合成器）
複相合成器４は、信号経路１７ｂ、１８ｂ、１９ｂ、・・・、２０ｂから出力された、各位相が３６０度／２^ｎずつ異なる２^ｎの信号を合成する。複相合成器４で合成された信号は出力端子２に出力される。

一例として、実施の形態３においてｎ＝２のときの回路図を図８Ａに示す。ｎ＝２であるので、信号経路の経路数は４（＝２^２）である。具体的な経路数以外の接続関係は、図７Ａの場合と同様である。また、図８Ｂは、図８Ａの帯域通過フィルタが用いるクロック信号の波形の例を示す図である。

＜動作＞
入力波形、各信号経路で信号処理された波形、および出力波形の概形は、図６の場合と同様である。１次遅れ系の能動回路はキャパシタと同様の働きをするため、実施の形態３による帯域通過フィルタは実施の形態２の場合と同様に動作する。なお、通過帯域幅は１次遅れ系の能動回路の容量に相当する値から決定される。

ｎ＝２の場合、入力信号が複相分配器３ａにより４相に分配された後、分配された位相０°のＲＦ信号はクロック信号Ｓ１がＨＩＧＨのとき（スイッチ５がＯＮのとき）クロック周波数でダウンコンバートされる。その後、１次遅れ系の能動回路１３ｂに電圧がチャージ（低域ろ波）され、チャージされた信号はクロック信号Ｓ１がＨＩＧＨのとき（スイッチ６がＯＮのとき）のときアップコンバートされる。

これらの動作を信号経路１８ｂ、１９ｂ、・・・、２０ｂに対して行う。アップコンバート後の各信号経路の波形は図６Ｂのようになり、各信号経路から出力される信号を複相合成器４ａにより加算することで、図６Ｃに示された出力信号が得られる。

特許文献１では１相の入力信号を４相のクロック信号でダウンコンバート・アップコンバートしているが、本実施の形態では４相の入力信号を１相のクロック信号によりダウンコンバート・アップコンバートしている点で、本実施の形態は特許文献１の技術とは異なる。本実施の形態による帯域通過フィルタは、特許文献１のフィルタと同様に、クロック信号周波数を中心周波数とした狭帯域なバンドパスフィルタ特性を得ることができる。なお、ダウンコンバート時とアップコンバート時のクロック信号の位相は一致していなくてもよい。ただし、ダウンコンバート用のクロック信号の位相は全経路で一致する必要があるほか、アップコンバート用のクロック信号の位相は全経路で一致する必要がある。ダウンコンバート用のクロック信号の位相が全経路で一致していない場合、ダウンコンバートされる区間がずれることにより、１次遅れ系の能動回路にチャージされる電圧値が変化し通過特性が劣化する。また、アップコンバート用のクロック信号の位相が全経路で一致していない場合はサンプル区間とホールド区間がずれ通過特性が劣化する。

本実施の形態では、クロック信号源から各スイッチまでの信号経路が一致しているため１８０°位相差のある信号経路間の各ダウンコンバート用スイッチの寄生容量を通してクロック信号経路端でバーチャルショート（仮想短絡）が生じる。これによりクロック信号源による損失が見えなくなり入力信号の高周波通過特性が向上する帯域通過フィルタを提供することが可能となる。加えて、１次遅れ系の能動回路としてバラクタダイオードを使用した場合は容量値を電圧制御できるため通過帯域幅の可変性を実現できる。バラクタダイオードをアンプに替えた場合は通過特性を向上させることが可能となる。

実施の形態４．
＜構成＞
次に、図９から図１３を参照して、本開示の実施の形態４による帯域通過フィルタについて説明する。図９Ａは、この開示に係る帯域通過フィルタの第４の実施の形態を示す回路図である。図９Ａの回路図は、図７Ａの１次遅れ系の能動回路を電流制御型増幅回路に置換した点で図７Ａの回路図と異なる。図９Ａに示されているように、実施の形態４による帯域通過フィルタは、入力端子１、出力端子２、複相分配器３、複相合成器４、２^ｎの信号経路１７ｃ～２０ｃから構成される。信号経路１７ｃ～２０ｃは、スイッチ５～１２、電流制御型増幅回路１３ｃ～１６ｃとから構成される。電流制御型増幅回路１３ｃ～１６ｃは、１次遅れ系であって、かつ電流制御によって通過帯域幅を可変しても通過利得が一定となる増幅回路である。

（クロック信号源）
クロック信号源２１は、例えば、図９Ｂに示された周期Ｔ_ＬＯでデューティ比５０％の矩形波のクロック信号Ｓ１を出力する。なお、帯域通過フィルタが所望のフィルタとして動作する限り、デューティ比は５０％でなくてもよく、正弦波またはのこぎり波などの周期性を有する他の波形を用いても良い。クロック信号源２１からスイッチ５～１２までの信号経路は等長とする。

（複相分配器）
複相分配器３は、入力端子１に入力された信号を３６０度／２^ｎずつ位相の異なる２^ｎの信号に分配する。複相分配器３内の線路の長さを調節することにより位相差を付与することができる。複相分配器３は、分配後の２^ｎの信号を出力する２^ｎの出力ポートを備える。

（信号経路）
２^ｎの信号経路の各信号経路は、サンプルホールド要素を備える。一例として、図９Ａおよび図１１に示されているように、各信号経路は、２つのスイッチと、１つの電流制御型増幅回路とから構成される。図９Ａでは、２^ｎの信号経路のうちの信号経路１７ｃ～２０ｃを具体的に図示している。図１１は、電流制御型増幅回路の例を示す。図９Ａに示されているように、信号経路１７ｃは、複相分配器３の出力のうち０°の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ５、６と、スイッチ５、６間に接続された電流制御型増幅回路１３ｃとから構成される。信号経路１８ｃは、複相分配器３の出力のうち３６０／２^ｎｘ１度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ７、８と、スイッチ７、８間に接続された電流制御型増幅回路１４ｃとから構成される。信号経路１９ｃは、複相分配器３の出力のうち３６０／２^ｎｘ２度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ９、１０と、スイッチ９、１０間に接続された電流制御型増幅回路１５ｃとから構成される。信号経路２０ｃは、複相分配器３の出力のうち３６０／２^ｎｘ（２^ｎ－１）度の信号が出力される出力ポートに接続され、直列に接続された２つのスイッチ１１、１２と、スイッチ１１、１２間に接続された電流制御型増幅回路１６ｃとから構成される。各信号経路に使用する電流制御型増幅回路は同一の特性を有する。

（複相合成器）
複相合成器４は、信号経路１７ｃ、１８ｃ、１９ｃ、・・・、２０ｃから出力された、各位相が３６０度／２^ｎずつ異なる２^ｎの信号を合成する。複相合成器４で合成された信号は出力端子２に出力される。

一例として、実施の形態４においてｎ＝２のときの回路図を図１０Ａに示す。ｎ＝２であるので、信号経路の経路数は４（＝２^２）である。具体的な経路数以外の接続関係は、図９Ａの場合と同様である。また、図１０Ｂは、図１０Ａの帯域通過フィルタが用いるクロック信号の波形の例を示す図である。

実施の形態４にかかる電流制御型増幅回路の一例を図１１に示す。入力端子３１（第２の入力端子）に入力された入力電圧Ｖｉｎは、Ｎ型トランジスタ３６（第１のＮ型トランジスタ）のゲート端子に接続される。抵抗３５は、電源端子３３とＮ型トランジスタ３６のドレイン端子間に接続される。可変電流源３７（第１の電流源）は、Ｎ型トランジスタ３６のソース端子と接地間に接続される。Ｎ型トランジスタ３９（第２のＮ型トランジスタ）のゲート端子は、Ｎ型トランジスタ３６のドレイン端子に接続される。電流源４０（第２の電流源）は、Ｎ型トランジスタ３９のソース端子と接地間に接続される。Ｐ型トランジスタ３８のソース端子は電源端子３３に接続され、Ｐ型トランジスタ３８のゲート端子はバイアス端子３４に接続され、Ｐ型トランジスタ３８のドレイン端子はＮ型トランジスタ３９のドレイン端子に接続される。出力端子３２（第２の出力端子）にはＮ型トランジスタの３９のドレイン端子とＰ型トランジスタ３８のドレイン端子が接続される。

図１１の増幅回路の出力電圧Ｖｏｕｔは、抵抗３５の抵抗値Ｒ、Ｎ型トランジスタ３６、３９のトランスコンダクタンスｇｍ、Ｐ型トランジスタ３８の出力抵抗Ｒｏ、可変電流源３７、４０の供給する電流Ｉ、入力電圧Ｖｉｎから、次式（１）で表される。式（１）において、βはＮ型トランジスタ３６、３９の利得係数、λはＰ型トランジスタ３８のチャネル変調効果係数である。

高域遮断周波数ｆｃは、以下の式（２）で表される。ＣｏはＰ型トランジスタ３８のドレイン‐ソース間の寄生容量である。

通過帯域可変範囲は次式（３）で表される。式（３）において、ＩｍｉｎとＩｍａｘは、それぞれ可変電流源の最小電流と最大電流である。

以上のように、電圧利得は、可変電流源３７、４０の電流制御に依らず、Ｎ型トランジスタ３６、３９とＰ型トランジスタ３８のサイズと抵抗値Ｒによって決まる。また、高域遮断周波数ｆｃは、可変電流源３７、４０の電流制御によって可変可能となる。たとえば、可変電流源３７および４０の電流Ｉに１ｕＡ～１ｍＡ程度の１０００倍のダイナミックレンジを持たせた場合、広域遮断周波数の式より、通過帯域の可変量も１０００倍程度のダイナミックレンジを有する広帯域な帯域可変が実現できる。

図１２、図１３に本増幅回路の電圧利得と本帯域通過フィルタの通過特性を示す。帯域通過フィルタの３ｄＢ帯域は増幅回路の高域遮断周波数ｆｃの２倍となる。

＜動作＞
入力波形、各信号経路で信号処理された波形、および出力波形の概形は、図６の場合と同様である。

ｎ＝２の場合、入力信号が複相分配器３ａにより４相に分配された後、分配された位相０°のＲＦ信号はクロック信号Ｓ１がＨＩＧＨのとき（スイッチ５がＯＮのとき）クロック周波数でダウンコンバートされる。その後、電流制御型増幅回路１３ｃに電圧がチャージ（低域ろ波）され、チャージされた信号はクロック信号Ｓ１がＨＩＧＨのとき（スイッチ６がＯＮのとき）アップコンバートされる。

これらの動作を信号経路１８ｃ、１９ｃ、・・・、２０ｃに対して行う。アップコンバート後の各信号経路の波形は図６Ｂのようになり、各信号経路から出力される信号を複相合成器４ａにより加算することで、図６Ｃに示された出力信号が得られる。

特許文献１では１相の入力信号を４相のクロック信号でダウンコンバート・アップコンバートしているが、本実施の形態では４相の入力信号を１相のクロック信号によりダウンコンバート・アップコンバートしている点で、本実施の形態は特許文献１の技術とは異なる。本実施の形態による帯域通過フィルタは、特許文献１のフィルタと同様に、クロック信号周波数を中心とした狭帯域なバンドパスフィルタ特性を得ることができる。なお、ダウンコンバート時とアップコンバート時のクロック信号の位相は一致していなくてもよい。ただし、ダウンコンバート用のクロック信号の位相は全経路で一致する必要があるほか、アップコンバート用のクロック信号の位相は全経路で一致する必要がある。一致していない場合、ダウンコンバートされる区間がずれることにより、電流制御型増幅回路にチャージされる電圧値が変化し通過特性が劣化する。また、アップコンバート用のクロック信号の位相が全経路で一致していない場合はサンプル区間とホールド区間がずれ通過特性が劣化する。

なお、図１１の例では、トランジスタとして、電界効果トランジスタ（Field Effect Transistor）を使用しているが、トランスコンダクタンスｇｍを有する半導体素子であればよく、バイポーラトランジスタなどの半導体素子を用いても良い。

なお、実施形態を組み合わせたり、各実施形態を適宜、変形、省略したりすることが可能である。

本開示の帯域通過フィルタは、無線通信装置において用いることができる。

１入力端子、２出力端子、３複相分配器、３ａ複相分配器、４複相合成器、４ａ複相合成器、５～１２スイッチ、１３キャパシタ、１３ｂ能動回路、１３ｃ電流制御型増幅回路、１４キャパシタ、１４ｂ能動回路、１４ｃ電流制御型増幅回路、１５キャパシタ、１５ｂ能動回路、１５ｃ電流制御型増幅回路、１６キャパシタ、１６ｂ能動回路、１６ｃ電流制御型増幅回路、１７（ｂ、ｃ）～２０（ｂ、ｃ）信号経路、２１クロック信号源、３１入力端子、３２出力端子、３３電源端子、３４バイアス端子、３５抵抗、３６Ｎ型トランジスタ、３７可変電流源、３８Ｐ型トランジスタ、３９Ｎ型トランジスタ、４０可変電流源。

Claims

ｎを１以上の自然数として、
ＲＦ信号を入力として受け付ける入力端子と、
前記入力端子に入力されるＲＦ信号を３６０度／ｎずつ位相の異なるｎのＲＦ信号に分配する複相分配器と、
前記複相分配器に接続されたｎの信号経路であって、各信号経路は、２つのスイッチを含むサンプルホールド要素を備え、前記３６０度／ｎずつ位相の異なるｎのＲＦ信号のうちの１つを前記複相分配器から受け付けてサンプルおよびホールドし、ホールドした信号を出力するｎの信号経路と、
前記ｎの信号経路に接続され、前記ｎの信号経路から出力されるｎの信号を合成する複相合成器と、
前記複相合成器により合成される信号を出力する出力端子と、
クロック信号の位相が前記ｎの信号経路の全てで一致するように全スイッチを駆動するクロック信号を出力するクロック信号源と、
を備える、
帯域通過フィルタ。
前記複相分配器は、前記入力端子に入力されるＲＦ信号を、３６０度／ｎずつ位相の異なるｎのＲＦ信号に分配することに代えて、３６０度／２^ｎずつ位相の異なる２^ｎのＲＦ信号に分配し、
前記信号経路の数は２^ｎであって、各信号経路は、前記３６０度／２^ｎずつ位相の異なる２^ｎのＲＦ信号のうちの１つを前記複相分配器から受け付けてサンプルおよびホールドし、ホールドした信号を出力し、
前記複相合成器は、前記２^ｎの信号経路に接続され、前記２^ｎの信号経路から出力される２^ｎの信号を合成し、
前記クロック信号源と全スイッチとの間の信号経路は等長である、
請求項１に記載された帯域通過フィルタ。
前記サンプルホールド要素は、直列に接続された２つのスイッチと、前記２つのスイッチ間の接続点と接地とに接続されたキャパシタとを備える、
請求項１に記載された帯域通過フィルタ。
前記サンプルホールド要素は、直列に接続された２つのスイッチと、前記２つのスイッチの間に配置され、前記２つのスイッチに接続された１次遅れ系の能動回路とを備える、
請求項１に記載された帯域通過フィルタ。
前記サンプルホールド要素は、直列に接続された２つのスイッチと、前記２つのスイッチの間に配置され、前記２つのスイッチに接続された電流制御型増幅回路とを備え、
前記電流制御型増幅回路は、１次遅れ系であって、かつ電流制御によって通過帯域幅を可変しても通過利得が一定となる増幅回路である、
請求項１に記載された帯域通過フィルタ。
前記電流制御型増幅回路は、
第２の入力端子と、
電源端子と、
バイアス端子と、
ゲート端子、ドレイン端子およびソース端子を備える第１のＮ型トランジスタであって、前記第１のＮ型トランジスタのゲート端子が前記第２の入力端子に接続された第１のＮ型トランジスタと、
前記電源端子と前記第１のＮ型トランジスタのドレイン端子間に接続された抵抗と、
前記第１のＮ型トランジスタのソース端子と接地間に接続された第１の電流源と、
ゲート端子、ドレイン端子およびソース端子を備える第２のＮ型トランジスタであって、前記第２のＮ型トランジスタのゲート端子が前記第１のＮ型トランジスタのドレイン端子に接続された第２のＮ型トランジスタと、
前記第２のＮ型トランジスタのソース端子と接地間に接続された第２の電流源と、
ゲート端子、ドレイン端子およびソース端子を備えるＰ型トランジスタであって、前記Ｐ型トランジスタのソース端子が前記電源端子に接続され、前記Ｐ型トランジスタのゲート端子が前記バイアス端子に接続され、前記Ｐ型トランジスタのドレイン端子が前記第２のＮ型トランジスタのドレイン端子に接続されたＰ型トランジスタと、
前記第２のＮ型トランジスタのドレイン端子と前記Ｐ型トランジスタのドレイン端子に接続された第２の出力端子と、
を備える、
請求項５に記載された帯域通過フィルタ。
前記クロック信号はデューティ比が５０％である、請求項１から６のいずれか１項に記載された帯域通過フィルタ。