JPS5913058B2 - アレイ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明＆Ａアレイオペランドが主記憶上に非連続に配置
されている場合のアレイ演算の高速処理を可能にするア
レイ処理装置に関するものである。

一般的にプログラムループに依つて実現される様なアレ
イ演算に於いて、１回のループで使用するアレイオペラ
ンドエレメントは主記憶装置上に或るアドレス間隔をも
つて配置されている。このアドレス間隔がアレイオペラ
ンドエレメント長と等しければアレイオペランドが連続
であると見做し、等しくなければ非連続であると見做す
。従来、アレイオペランド非連続ケースのアレイ演算処
理は、逐次実行すべきアレイオペランドエレメントが主
記憶装置アドレス上で飛び飛びに配置されている為、演
算の都度、必要となつた時点で該当オペランドを主記憶
装置からフェッチしていた。従つて、演算装置での処理
は、アレイオペランドエレメントが主記憶装置から取出
され演算装置に送り込まれる迄待たされ、主記憶装置の
アクセス持ち時間による性能低下が著しくなつていた。
これの改善にはバッファ記憶装置を備え、必要とするア
レイオペランドエレメントの近傍をｌブロックとしての
ブロック転送機能により、バッファ記憶に写しを持つて
おくことが考えられるが、アレイオペランドエレメント
の非連続ケースに於いては処理されるエレメントのアド
レスに逐次性が無い為、写しである近傍のデータがアレ
イオペランドエレメントとして参照されることによる性
能向上に大きな期待をかけることはできないし、バッフ
ァ記憶装置の使用効率低下を招く恐れもあつた。本発明
の目的は、アレイオペランドエレメントが連続的である
場合はブロック転送機能によりーー定ブロックのアレイ
オペランドエレメントを先取りするが、アレイオペラン
ドエレメントが非連続的である場合にも、先行するアレ
ィオペランドエレメントアドレスの先行生成を実現し、
該生成したアドレスによつて主記憶装置から先行するア
レイオペランドエレメントを先行フエツチして、オペラ
ンドスタツカに格納しておき、演算装置が該当アレイオ
ペランドエレメントを必要とした時点にそのエレメント
をスタツカから高速に供給し、アレイ演算の実質的な性
能向上を図る事にある。

しかして、本発明は、アレイオペランドエレメントが連
続する場合は装置に具備されているプロツク転送機能を
用いてアレィオペランドエレメントの先取りを行うが、
アレィオペランドエレメントが非連続の場合にも先取り
を行うため、アレイオペランドエレメントの連続／非連
続を検出する手段と、アレイ演算で必要なオペランド数
に等しい複数のオペランドアドレスレジスタと遂次実行
されるべきアレイオペランドエレメント間のアドレスの
差を表わすインクリメント値を保持する複数のインクリ
メントレジスタを持ち、且つ、アレイオペランドエレメ
ントが主記憶装置に非連続に格納されていることが検出
されると、オペランドアドレスとインクリメント値とか
ら先行する複数のアレイオペランドエレメントアドレス
を生成し、演算装置のアレイ演算と並列に先行するアレ
イエレメントの先行フエツチとスタツクを行ない、演算
装置がアレイエレメントを必要とした場合に、あらかじ
めスタツクされている該当エレメントを高速に演算装置
に供給できる機能を持つことを特徴とする。以下、図面
により本発明の内容を詳細に説明することにする。

第１図は主記憶装置上にアレイオペランドエレメントが
遂次実行の順に連続して置かれている場合に、１つのエ
レメント長がインクリメント値と等しいことを示してい
る。

こ＼で、アレイオペランドエレメント長は逐次実行され
るアレイエレメントの一つのエレメントの長さを示し、
アレイオペランドエレメントインクリメント値は当該エ
レメントが置かれている場所から次のエレメントが置か
れている場所までのアドレス増加分を示す。第１図に示
すように、エレメント長とインクリメント値が等しいと
、各エレメントは連続して置かれていることになり、例
えばエレメント０とエレメント１の間、エレメント１と
エレメント２の間等に不用領域は存在しない。この場合
の勇ペランドエレメント先行フエツチはアドレスが連続
しているのでプロツク転送機能により容易に実現できる
。第２図は主記憶装置上に置かれているアレイオペラン
ドエレメントが遂次実行の順に非連続に置かれている場
合であり、エレメント長よりインクリメント値が大きい
ことを示している。第２図から明らかなように、エレメ
Ｚ卜長よりインクリメント値が大きいと、各エレメント
は主記憶装置上で非連続となり、例えばエレメント０と
エレメント１の間、エレメント１とエレメント２の間等
に不用領域が存在する。本発明は、このアレイオペラン
ドエレメントが主記憶装置上に非連続に配置されている
場合のアレイ演算の高速処理を対象とするものである。
第３図に本発明の一実施例のプロツク図を示す。

図において、オペランドアドレスレジスタ１、２はそれ
ぞれ第１オペランドエレメント、第２オペランドエレメ
ントのアドレスを保持しておくレジスタであり、インク
リメＺトレジスタ３、４はそれぞれ第１及び第２オペラ
ンドのインクリメント値を保持するレジスタである。こ
れはアレイ演算で扱うオペランド数を２とした例である
が、オペランド数は任意の数に設定でき、実際はそれに
対応した数のオペランドアドレスレジスタとインクリメ
ントレジスタが用意される。命令の実行の昌頭で第１オ
ペランドアドレスレジスタ１、第２オペランドアドレス
レジスタ２、第１オペランドインクリメントレジスタ３
、第２オペランドインクリメントレジスタ４を初期設定
し、以後のアレィオペランドエレメントの先行フエツチ
アドレス生成に使用する。すなわち、アレイ演算の実行
に先立ち、第１オペランドインクリメントレジスタ３及
び第２オペランドインクリメントレジスタ４の内容をア
ドレス連続チエツク装置５に送り、アレイエレメントの
連続、非連続を第１オペランド、第２オペランド毎に調
べる。このアレイエレメントの連続、非連続の検出は、
第１図及び第２図に示したように、各オペランドのイン
クリメント値が各対応するオペランドエレメント長に等
しいか否かを調べることで行なう。アドレス連続チエツ
ク装置５は連続、非連続の結果を制御装置１４に送出す
る。制御装置１４は、連続の場合は図示しないプロツク
転送機能に先行フエツチ制御を渡すが、その制御は周知
であり、又、本発明の要旨とする所でないので、説明は
省略する。非連続の場合、制御装置１４からの指令によ
り、第１オペランドエレメントのフエツチであれば、第
１オペランドアドレスレジスタ１の第１オベランドエレ
メントアドレスと第１オベランドインクリメントレジス
タ３の第１オペランドインクリメント値及び第１オペラ
ンドフエツチポインタ６の内容が第１オペランドアドレ
ス生成器７に送られる。

第１オペランドフエツチポインタ６の初期値は第１オペ
ランドアドレスレジスタ１で示されるアドレスに存在す
るアレイエレメントから起算して第ｎ番目のアレイエレ
メントから演算が開始されるのであれば、ｎに設定され
る。第１オペランドアドレス生成器７では送られて来た
第１オペランドインクリメント値と第１オペランドフエ
ツチポインタ値との積をとり、その積と第１オペランド
アドレスとの和を第１オペランドエレメントアドレスと
して生成する。第１オペランドエレメントアドレスが生
成できれば、そのアドレスを用いて主記憶装置１６に対
しフエツチ要求を出す。フエツチ要求を受けた主記憶装
置１６は、該当アドレスから目的とするアレイエレメン
トを取り出して第１オペランドスタツカ１１に送出し、
該第１オペランドスタツカ１１はそのアレイオペランド
を演算装置１５が使用する時点迄保持しておく。以上で
第１オペランドの１つのアレイエレメントフエツチの動
作が終了することになるが、制御装置１４は引続き第１
オペランドフエツチボインタ６の内容を更新させ、更新
されたポインタを用いて第１オペランドアドレス生成器
７はアドレスを生成しフエツチ要求を主記憶装置１６に
発する。この動作を繰り返し、第１オペランドエレメン
トのフエツチは演算装置１５が使用要求を出す以前に自
動的に行なわれ、非連続アドレスの複数の第１オペラン
ドエレメントが第１オペランドスタツカ１１に蓄えられ
る。第２オペランドエレメントの先行フエツチも第１オ
ペランドエレメントのフエツチと同様に行われ、且つ第
１オペランドエレメントのフエツチ動作と並行して行な
われる。

第２オペランドの先行フエツチには、第１オペランドフ
エツチで使用したのと同じ機能を持つ第２オペランドア
ドレスレジスタ２、第２オペランドインクリメントレジ
スタ４、第２オペランドフエツチポインタ８、第２オペ
ランドアドレス生成器９が用いられ、フエツチされた第
２オペランドアレイエレメントは第２オペランドスタツ
カ１３に順次蓄えられる。演算装置１５にて演算の為、
アレイエレメントを必要とする場合は、演算装置１５よ
り制御装置１４に要求を出す。この時、第１オペランド
エレメントの要求であれば、第１オペランドポインタ１
０で示される第１オペランドスタツカ１１内の該当位置
から、蓄えられているアレイエレメントを演算装置１５
に送り出す。該当アレイエレメントを送り出すと、第１
オペランドポインタ１０の値は次に使用されるべき第１
オペランドエレメントが蓄えられている第１オペランド
スタツカ１１内の該当位置を指す様更新される。演算装
置１５にて第２オペランドエレメントを必要とする場合
も、第１オペランドアレィエレメントを必要として送ら
れる動作と同じである。，，，第ａ・オペランドア／レ
イエレメントを必要とする場合Ｚ第２オペランドポイン
タ１２及び第２オペランドスタツカ１３が使用され、第
２オペランドスタツカ１３から該当アレイオペランドエ
レメントが演算装置１５に送られる。

第３図において、制御装置１４により、第１及び第２オ
ペランドエレメントの先行フエツチと演算装置１５に対
するオペランドエレメントの送出は独立且つ並列に行な
われ、又、演算結果の主記憶装置１６に対する格納も、
これら２つの動作と独立に行なわれる。

以上説明したように、本発明によれば、アレイオペラン
ドエレメントが主記憶上に非連続に配置されている場合
に於いても、その非連続性からもたらされる性能低下を
最小限に抑えることが可能となり、連続、非連続エレメ
ント配置のアレイ演算処理に対する性能差を縮めること
が可能となる。

又、演算装置に於けるアレイエレメント持ち時間による
遊びを最小限に抑えることができ、演算装置の使用効率
をより向上させることが可能となる。

【図面の簡単な説明】

第１図は主記憶装置上にアレイオペランドエレメントが
連続配置されている場合を示し、第２図は同様に非連続
配置されている場合を示す。 第３図は本発明の実施例のプロツク図を示したものであ
り、オペランドが２組のものを図示したものである。１
，２・・・オペランドアドレスレジスタ、３，４・・・
オペランドインクリメントレジスタ、５・・・アドレス
連続チエツク装置、６，８・・・オペランドフエツチポ
インタ、７，９・・・オペランドアドレス生成器、１０
，１２・・・オペランドポィンタ、１１，１３・・・オ
ペランドスタツカ、１４・・・制御装置、１５・・・演
算装置、１６・・・主記憶装置。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置上に格納されている複数のアレイオペラ
   ンドのそれぞれのアレイエレメントオペランドアドレス
   を保持しておくアドレスレジスタと、遂次実行されるべ
   くアレイエレメント間のアドレスの差を示すインクリメ
   ント値を保持するインクリメントレジスタと、前記イン
   クリメント値を入力とし、各々のアレイオペランドエレ
   メントが主記憶装置アドレスに対して連続に格納されて
   いるか否かを検出するアドレス連続チェック手段とを具
   備し、もし連続していない場合には、前記インクリメン
   ト値とアレイオペランドアドレスとから先行するアレイ
   オペランドエレメントアドレスを作成し、演算装置が該
   当オペランドを必要とする以前に主記憶装置から該オペ
   ランドを次々に先行フェッチして所望オペランドスタツ
   カに蓄えておき、前記演算装置がオペランドを必要とし
   た場合にその演算装置に対し該当オペランドスタツカか
   ら該当オペランドを供給することを特徴とするアレイ処
   理装置。