JPS5933980B2 - 半導体基体の製造方法 - Google Patents

Description

【発明の詳細な説明】 この発明は、絶縁物質上に単結晶半導体層を形成する方
法に関し、とくに高速の相補性絶縁ゲート型集積回路（
ＣＭＯＳ−工Ｃ）に関する。

絶縁物質上に単結晶半導体層を有する半導体基体は半導
体層中に形成する半導体素子の寄生容量が小さいため小
電力・高速の集積回路の実現に有利である。とくに半導
体層の膜厚が１μｍ以下であるような基体は高性能のＣ
ＭＯＳ−ＩＣに有利である。従来、適用し得る技術はサ
フアイヤ基板上にシリコンをエピタキシャル成長して得
られる５０５基体か、もしくは工ピック（ＥＰＩＣ）と
呼ぱれるバイポーラ型半導体装置用の誘電体分離技術で
ある。

しかし、かゝる従来の半導体基体＆ＬＳＯＳ基体では薄
い半導体層が得られるが異物質上に半導体層を成長する
ために半導体中に応力、欠陥が含まれて品質が悪く、且
つ生産性が低いために経済性を改善できない。

又、工ピック法は半導体層の品質が良好でも、研摩・蝕
刻精度が悪いために膜厚で５μｍ以下の半導体層が実現
されない。これらの欠点はいずれも電気的特性の良好な
集積回路用半導体基体には不適当である。この発明の目
的は、品質の優れた薄い単結晶半導体層を有し高性能の
集積回路を実現することのできる半導体基体の製造方法
を提供することにある。

この発明の半導体基体の製造方法は、単結晶半導体の主
表面に絶縁膜を形成する工程と、前記主表面を分割する
溝を形成する工程と、前記主表面の一面の絶縁膜上面に
基板部材を形成する工程と前記主表面の分割された一方
から前記溝の付近を通して電流を供給し、他方を蝕刻す
る工程と、前記他方に所定の半導体素子を形成する工程
とを含む。

郷の形成は基板部材の形成の前後に成し得る。

溝の形成は電解蝕刻や化成法による酸化蝕刻により精密
に行なわれ、この溝の深さが最終的な半導体層の膜厚と
なる。基板部材には所定の半導体素子の作成工程に要す
る熱処理に耐えるような多結晶シリコン、モリブデン等
の高融点金属が用いられる。この発明の製造方法は、溝
の深さが最終的な単結晶半導体層の膜厚を制御するため
、極めて精度の高い薄い膜厚を実現する。

半導体層は半導体母体から蝕刻して得られるため高品質
である。従つてこの発明で得られる半導体基体は小電力
・高速の半導体集積回路を実現するものである。次にこ
の発明の特徴をより良く理解するためにこの発明の実施
例につき図面を用いて説明する。

第１図ａ〜第１図ｈはこの発明の一実施例の主要工程に
おける断面図である。この実施例は厚さ２００μｍ比抵
抗１Ω一礪のＮ型単結晶母体１０１の表面に熱酸化によ
り約２μｍのシリコン酸化膜（ＳｉＯ２膜）１０２を成
長する（第１図ａ）。

ＳｉＯ２膜１０２の上面にさらに厚さ２００μｍの多結
晶シリコン１０３を基板部材として成長する（第１図ｂ
）。

次に、母体１０１の裏面を機械研摩し、さらに化学腐蝕
液で処理して厚さ１０μｍ程度の単結晶層１０１′とす
る（第１図ｃ）。

単結晶層１０１′の研摩面には面を分割する溝１０４を
写真蝕刻法により選択的に形成する（第１図ｄ）。

この溝１０４は研摩面を少くとも周縁部Ａと中心部Ｂに
分割する。

溝１０４の写真蝕刻はフオトレジストをマスクとして硝
酸一弗酸混合液で蝕刻するか、もしくは予め研摩面上に
１０００Ａ程度のＳｉＯ２膜（図示しない）を設けて写
真蝕刻しこのＳｉＯ２膜をマスクとして６０〜８『Ｃ２
規定の可性カリ溶液中に浸漬して行うことができる。分
割された周縁部Ａには電源の陽極を取りつけ、陰極を溶
液に漬けて試料への陽極化成を行う。シリコンの化成は
、しゆう酸、クロム酸、硫酸の希釈液もしくは硼酸アン
モニウムのエチレングリコール飽和液で行い定電圧化成
法を用いる。化成電流は周縁部Ａから溝１０４の下部を
通つて中央部Ｂに供給され、溝１０４の付近および中央
部Ｂの表面に化成膜を成長する。この化成膜はシリコン
を酸化蝕刻して得られるため、化成膜を弗酸液で除去す
ることにより中央部Ｂおよび溝１０４の研摩面は沈降す
る。２％の硫酸液の中で１００Ｖの定電圧化成を行つた
のちの化成膜の除去で沈降は０．１μｍ程度である。

この化成と除去工程の繰り返しにより、溝１０４および
中央部Ｂの研摩面の沈降を繰り返し、溝１０４の底部が
ＳｉＯ２膜１０２に到達すると沈降が停止する。即ち、
中央部Ｂには溝１０４の深さとほマ等しい約１μｍの厚
さのシリコン層１０１′が形成される。上述の酸化蝕刻
はより早い処理のために電解蝕刻で置き替えることがで
きる。

即ち、４９％の弗酸中で第１図ｄの試料と定電流で電解
処理すると液中の溝１０４および中央部Ｂには表面から
多孔質のシリコンへの変化が生じ、溝１０４の底部がＳ
ｉＯ２膜１０２に到達する直前に定電圧電解に切り換え
て終止点を制御する。多孔質のシリコンは前述の可性カ
リ溶液中で極めて急速に化学蝕刻されるため中央部Ｂに
１μｍ程度の単結晶のシリコン層１０１′を形成できる
（第１図ｅ）。次に、電流供給に用いた周縁部Ａを研摩
し除去して、この実施例の半導体基体を完成する（第１
図ｆ）。即ち、この基体は厚い多結晶シリコン台１０３
の上面にＳｉＯ２膜１０２を介して所定の半導体素子を
形成すべき薄い単結晶シリコン層１０１′を形成してい
る。第１図ｆに示した半導体基体は、例えば、第１図ｇ
に示すようにシリコン上に選択的にシリコン窒化膜１０
５，１０６および１０７を被着し、これを選択酸化マス
クとして熱酸化処理して間隔部のシリコン層をＳｌＯ２
膜１０８に変化し、各素子間を絶縁分離する。

このＳｉＯ２膜１０８は底部がＳｉＯ２膜１０２に到達
しこれによつて互いに分離されたシリコン層１０９，１
１０および１１１は完全に誘電体分離された活性領域と
なる。それぞれのシリコン層１０９，１１０および１１
１には選択拡散孔形成、電極形成等の周知の写真蝕刻技
術を駆使し、それぞれＮ型領域１１２および１１３と、
Ｐ型領域１１４から成るＮナヤンネル型電界効果トラン
ジスタＱＮ，Ｐ型領域１１５および１１６とＮ型領域１
１７とから成るＰチヤンネル型電界効果トランジスタＱ
ｐ，Ｎ型領域１１８とＰ型領域１１９とから成るＰＮ接
合ダイオードＤを含むＣＭＯＳ−１Ｃを形成することが
できる。（第１図ｈ）上述の実施例によれば、１μｍ以
下の薄い高品位の単結晶シリコン層を絶縁物質上に有す
る半導体基体が得られる。

この半導体基体は第１図ｈに示したように各半導体素子
間を絶縁物質で分離し寄生容量を減少した高速小電力の
ＣＭＯＳ−１Ｃを実現することができる。第２図ａ〜第
２図ｆはこの発明の他の実施例の主たる製造工程の断面
図である。

この実施例は厚さ２００μｍ、比抵抗１Ω一儂のＮ型シ
リコン単結晶母体２０１の平坦な一主表面に約２μＭｆ
）ＳｉＯ２膜２・０２を熱酸化成長し、このＳｉＯ２膜
２０２を選択蝕刻して溝２０３で２個のＳＯＯ，膜２０
２，２０２′に分割する（第２図ａ）。

再度の熱酸化処理で溝２０３の部分に約２μｍのＳｉＯ
２膜２０４を成長することにより母体２０１のこの部分
におよそ１μｍの深さの溝２０３′を酸化蝕刻する。

母体の周縁部のＳｉＯ２膜２０２′の一部を選択蝕刻し
この部分の母体表面２０５で露呈する（第２図ｂ）。

これらの前処理の後、母体の一主表面に厚さ３００Ｉｔ
ｍの導電性の多結晶シリコン２０６を基板部材として成
長する（第２図ｃ）。

この実施例では、第２図ｄに示すように多結晶シリコン
２０６に正電極を結合して前述の弗酸を用いた陽極化成
蝕刻を行い、多結晶シリコン２０６と母体２０１との接
触部２０７を通して矢印の方向に電流を供給する。

この電流は接触部２０７および溝２０３′の上部の母体
２０１の内部を流れて、母体２０１の周縁部Ａおよび中
央部Ｂの露呈面を一様に蝕刻する。この電解蝕刻は溝２
０３′に成長されるＳｉＯ２膜２０４が障壁となるまで
中央部Ｂの母体を蝕刻しＳｉＯ２膜２０４の部分で中央
部Ｂに約１μｍの単結晶シリコン層２０Ｖを残留せしめ
て半導体基体を完成する（第２図ｅ）。以後は前実施例
の第１図ｇ〜第１図ｈを用いて述べたと同様な方法で、
単結晶シリコン層２０ＶにＮ型領域２０７，２０８とＰ
型領域２０９とから成るＮチヤンネル型電界効果トラン
ジスタＱＮ，及びＰ型領域２１０．２１１とＮ型領域２
１２とから成るＰチヤンネル型電界効果トランジスタＱ
ｐを含むＣＭＯＳ−１Ｃを実現する。この実施例では前
実施例に比して溝の形成が酸化蝕刻で行われ、ＳｉＯ２
膜２０４で蝕刻が確実に停止されるため０．５〜１．０
μｍのような極めて薄い単結晶シリコン層を有する絶縁
物質分離形の半導体基体が得られる。

【図面の簡単な説明】

第１図ａ〜第１図ｈはこの発明の一実施例の主要工程に
おけるそれぞれの断面図、第２図ａ〜第２図ｆはこの発
明の他の実施例の主要工程におけるそれぞれの断面図で
ある。 １０１・・・・・・Ｎ型シリコン単結晶母体、１０２・
・・・・・ＳｌＯ２膜、１０３・・・・・・多結晶シリ
コン、１０４・・・・・・溝、１０５，１０６，１０７
・・・・・・シリコン窒化膜、１０８・・・・・・Ｓｌ
Ｏ２膜、１０９，１１０・・・・・・活性領域、１１１
，１１２，１１７，１１８・・・・・・Ｎ型領域、１１
３，１１５，１１６．１１９・・・・・・Ｐ型領域、２
０１・・・・・・Ｎ型シリコン単結晶母体、２０２・・
・・・・ＳｌＯ２膜、２０３・・・・・・溝、２０４・
・・・・・ＳｌＯ２膜、２０５・・・・・・母体表面、
２０６・・・・・・多結晶シリコン、２０７，２０８，
２１２・・・・・・Ｎ型領域、２０９，２１０，２１１
・・・・・・Ｐ型領賊。

Claims (1)

1. 【特許請求の範囲】 １ 単結晶半導体の一主面上に絶縁膜を形成する工程と
   、前記絶縁膜上に基板部材を形成する工程と、前記絶縁
   膜が設けられていない方の前記単結晶半導体の他主面の
   表面に溝を形成することによつて該単結晶半導体を中央
   部と周縁部とに分割する工程と、前記周縁部から前記中
   央部へ前記溝の底部と前記絶縁膜が設けられた一主面と
   の間の前記単結晶半導体の部分を通して電流を供給し前
   記単結晶半導体の中央部の他主面側をその表面から化成
   し蝕刻することによつて除去していく工程と、該化成し
   蝕刻により表面が除去されて所定の厚さになつた前記中
   央部に半導体素子を形成する工程とを含むことを特徴と
   する半導体基体の製造方法。 ２ 単結晶半導体の一主面に溝に形成しこれにより該単
   結晶半導体を中央部と周縁部とに分割しかつ絶縁膜が該
   溝を含む一主面上に形成された半導体基板を用意する工
   程と、前記絶縁膜上に基板部材を形成する工程と、前記
   周縁部から前記中央部へ前記溝の底部と前記絶縁膜が設
   けられない方の前記単結晶半導体の他主面との間の前記
   単結晶半導体の部分を通して電流を供給し前記単結晶半
   導体の中央部の他主面側をその表面から化成し蝕刻する
   ことによつて除去していく工程と、該化成し蝕刻するこ
   とにより表面が除去されて所定の厚さになつた前記中央
   部に半導体素子を形成する工程とを含むことを特徴とす
   る半導体基体の製造方法。