JPS593758B2

JPS593758B2 - 多重エンベロ−プ信号発生器

Info

Publication number: JPS593758B2
Application number: JP52099672A
Authority: JP
Inventors: 欣士河本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1977-08-19
Filing date: 1977-08-19
Publication date: 1984-01-25
Also published as: JPS5433716A

Description

【発明の詳細な説明】本発明は電子楽器の楽音信号のピツチ、音色、音量など
を制御するためのエンベロープ信号を発生する装置に関
し、とくに１つの時定数設定素子を単なる多重でなく、
２重の時分割多重で動作させることにより、複数の時間
区分をもち、それぞれの時間区分の部分波形の時定数が
異なるようなエンベロープ波形を同時に多数つくること
ができる多重エンベロープ信号発生器を提供することを
目的とするものである。

従来、ミユージツクシンセサイザにおいては、エンベロ
ープ信号として、ＡＤＳＲ信号を用いている。

ここではＡはアタツタ部、Ｄはデイケイ部、Ｓはサステ
イン部、Ｒはレリーズ部を意味する。そして、この他に
も、ＡＤＲＲ波形なども提案されている０（特願昭４９
−９９６４７、特願昭４９一１２５００２）ところで従
来のものは、ＡＤＳＲやＡＤＲＲの各時間区分の部分波
形の時定数をそれぞれ別々の可変抵抗で設定するものが
多い。

したがつて、多数の種類のＡＤＳＲ波形をつくるには、
上記可変抵抗で、いちいち設定しなおすか、あるいは、
あらかじめ決められた固定抵抗を多種類設けて、これら
をスイツチで切り換えるようにしなければならなかつた
。また、一般にミユージツクシンセサイザにおいては、
音色制御用と音量制御用にそれぞれ別々のエンベロープ
信号を用いる方がよりよい音をつくり出すことができる
が、従来のものではこのときも、２つのＡＤＳＲ信号を
つくるために、２組のエンベロープ信号発生器が必要で
あり、きわめて不都合であつた。本発明は、複数のエン
ベロープ信号を発生でき、かつ、その部分波形の時定数
を、電気的に任意に設定できるすぐれた多重エンベロー
プ信号発生器を提供するものである。

まず、本発明の概要について説明する。本発明によれば
エンベロープ信号の各部分波形の時定数が、制御抵抗と
キヤパシタとを用いた充放電回路や、掛算器と積分器を
用いた濾波器などにより設定される。そして、午ヤパシ
タを充放電するために上記制御抵抗や掛算器に充電電源
や放電電源を接続し、かつ、上記制御抵抗の抵抗値や掛
算器の利得を制御設定する制御信号（電圧、電流、デイ
ジタルコードなど）を印加する。また、上記充電電源や
放電電源の印加および上記制御信号の印加は、上記各Ａ
ＤＳＲ信号の時間区分ごとに切換えられるだけでなく、
多重化信号源のパルスにしたがつて、時分割多重される
べく、切換えられる。そして、上記キヤパシタは多重化
数だけ用意され、エンベロープ信号の種類に応じて切換
えられる。その結果、上記制御抵抗や掛算器は、波形の
時間区分による多重化と時分割多重化との２重に多重化
された制御信号によつて切換えて使われることになる。
つぎにその構成について概説する。

本発明の多重エンベロープ信号発生器は、複数の充放電
用キヤパシタの電圧を充放電することによりエンベロー
プ信号を発生するエンベロープ発生手段と、上記充放電
の速度を設定する設定手段と、充放電電源と、多重化信
号源と論理回路とを含む制御手段とを備え、上記制御手
段により上記充放電電源の切換制御と上記充放電速度の
設定とを同期的に行ない、かつ、上記設定手段を時分割
多重化作動させ、上記キヤパシタに別々のエンベロープ
信号を発生せしめるようにしたことを特徴とするもので
ある。そしてさらに詳しく説明すると、上記充放電電源
は少なくとも１つの充電電源と少なくとも１つの放電電
源と切換スイツチとを含み、上記設定手段は時定数設定
回路と上記時定数の値を設定する制御信号源と第１のマ
ルチプレクサを含み、上記エンベロープ発生手段は上記
複数のキヤパシタと上記キヤパシタを選択接続するアナ
ログマルチプレクサとを含み、上記制御手段は上記多重
化信号源と上記論理回路と電圧比較器と第２のマルチプ
レクサとを含み、上記充電電源と放電電源とを上記切換
スイツチに印加して選択切換を行ない上記時定数設定回
路と上記キヤパシタとを中心に構成される時定数回路に
上記切換スイツチの出力を印加して充放電を行ない、上
記キヤパシタの充放電電圧にもとづく上記エンベロープ
発生手段の出力と所定の比較電圧とを上記電圧比較器に
より比較して比較パルスを得、上記比較パルスと押鍵に
したがつて発生するトリガパルスとを上記論理回路に印
加して上記トリガパルスと比較パルスとによつてつくり
出されるシーケンスの各状態を記憶し、かつ、多重化数
組の論理出力を出力せしめ、上記論理出力を上記第２の
マルチプレクサにより多重化して上記切換スイツチに印
加し、上記論理出力と上記多重化信号源の出力を上記第
１のマルチプレクサに加えて上記制御信号源の出力を多
重化して上記時定数設定手段に印加して上記充放電の時
定数をつぎつぎ切換え、上記千ヤパシタは上記アナログ
マルチプレクサに上記多重化信号源の出力を印加するこ
とにより、そのうち１個が選択接続さるべく構成され、
上記充電電源と放電電源と制御信号源とによつて指定さ
れる波形の多重化数のエンベロープ信号を時分割多重化
した形または並列的形で得るようにしたものである。以
下本発明の実施例を図面とともに説明する。

第１図は本発明の一実施例の概略電気的結線図である。
本実施例では、ＡＤＳＲ型のエンベロープ信号を３種類
同時に発生するように構成されている。第１図において
、１００は多重化信号源であり、３相の多重化信号φ１
，φ２，φ３総称して３φを発生する。充電電源ＶＣＣ
ｌ第１の放電電源Ｓ，，ＶＳ２，ＶＳ３および第２の放
電電源（接地）は切換スイツチ１６に印加される。第１
の放電電源ＶＳ・１，Ｓ２，ＶＳ３はアナログマルチブ
レタサ１４により時分割多重されプースタ１５を介して
、切換スイツチ１６の電界効果トランジスタ（以下ＦＥ
Ｔ）ＱＤに印加される。充電電源Ｖｃｃと第２の放電電
源は、それぞれＦＥＴＱＡとＱＲに接続される。この２
つの電源は３つのエンベロープ波形に共通であるので多
重化されない。ＦＥＴＱＡ，ＱＤ，ＱＲの他端はたがい
に接続されると共に、時定数回路２００の時定数設定回
路を構成する制御抵抗２０の一端に接続される。時定数
回路２００はアナログマルチプレクサ２１の中のＦＥＴ
スイツチによつて順次切換えられる３つのキヤパシタＣ
ｌ，Ｃ２，Ｃ３と上記制御抵抗２０とにより構成される
１次の低域濾波器または積分器でめつて、千ヤパシタＣ
ｌ，Ｃ２，Ｃ３の端子間電圧ＶＣｌ，ＶＣ２，ＶＣ３は
マルチプレクサ２１を介して、バツフア２２より出力端
子２７に出力される。この場合、バツフア２２の出力Ｖ
Ｏｖｔは後述するように多重化されたエンベロープ信号
である。多重化されたエンベロープ信号ＶＯｖｔはアナ
ログデマルチプレクサ２８によりその多重化を解かれ、
３種類のエンベロープ信号として出力端子２４，２５，
２６にそれぞれ出力される。多重化されたエンベロープ
信号ＶＯｖｔは更に電圧比較器２３に加えられ、比較電
圧Ｖｐと比較され、多重化されたエンベロープ信号ＶＯ
ｖｔが比較電圧Ｖｐを越えるたびに正パルスＣＭを出力
する。正パルスＣＭは時分割多重化されているので、こ
れをデイジタルデマルチプレクサ１０に印加して多重化
を解き、３つの比較パルスＣＭｌ，ＣＭ２，ＣＭ３に変
換して、論理回路４００に加える。論理回路４００は上
記比較パルスＣＭｌ，ＣＭ２，ＣＭ３と、鍵盤などの押
鍵によるトリガパルスＫＧを人力情報とし、エンベロー
プ信号の時間区分に対応したパルスを出力するものであ
り、この実施例では、ＡＤＳＲ信号用に構成されている
。すなわち論理回路４００は、クリア端子ＣＬ付の３つ
のＲＳフリツプフロツプ３，４，５とアンドゲート７，
８，９およびインバータ６ならびにトリガパルスＫＧの
立上りエツジを検出する微分回路２により構成されてい
る。論理回路４００は多重化されておらず、各エンベロ
ープ波形の時間区分に対応するアタツクパルスＡｌ，Ａ
２，Ａ３、デイケイパルスＤｌ，Ｄ２，Ｄ３および共通
のレリーズパルスＲＥを出力する。レリーズパルスＲＥ
は各エンベロープ波形に共通に１つだけ出力される。５
アタツクパルスＡｌ，Ａ２，Ａ３はデイジタルマルチプ
レクサ１８により３重に多重化されＦＥＴＱＡのゲ゛一
トに印加され、ＦＥＴＱＡを０Ｎ，０ＦＦする。

デイケイパルスＤｌ，Ｄ２，Ｄ３はデイジタルマルチプ
レクサ１７に加えられて多重化されＦＥＴＱＤのゲート
に印加され、ＦＥＴＱＤ８ＯＭ，ＯＦＦする。レリーズ
パルスＲＥは１種類だけであるので多重化せずとも多重
化したのと同様であつて、直接ＦＥＴＱＲのゲートに印
加される。アナログセレクタ１１，１２，１３に印加さ
れるＶＡレＶＤｌ｝ＶＲｌ（５ＶＡ２９ＶＤ２９ＶＲ２
とＶＡ３９ＶＤ３，ＶＲ３とは３組の制御信号源であり
、本実施例では電圧源である。

これらの制御信号源はその電圧値によつて制御抵抗２０
の抵抗値を決定するものであるが、印加されるに先立つ
て、アナログセレクタ１１，１２，１３によつて第１番
目の多重化が行なわれ、アナログマルチプレクサ１９に
よつて第２の多重化が行なわれる。まず、アナログセレ
クタ１１を例にとると、アタツクパルスＡ１によつてＶ
Ａｌを選択し、デイケイパルスＤ，によつてＶ。ｌを選
択し、レリーズパルスＲＥによりＶＲｌを選択する。ア
タツクパルスＡ１はＡＤＳＲ信号のアタツクの時間区分
でのみ８１′゛になり、デイケイパルスＤ１はＡＤＳＲ
信号のデイケイとサステインの時間区分でのみ８１″に
なり、レリーズパルスＲＥは非押鍵時間とレリーズ区間
において６１゜゛になる。したがつて、アナログセレク
タ１１の出力は、第１番目のエンベロープの各時間区分
に対応した制御信号Ａｌ，Ｄｌ，ＶＲｌがシーケンシヤ
ルに選択される。アナログセレクタ１２，１３もアナロ
グセレクタ１１と同様の動作を行なう。これらのアナロ
グセレクタ１１，１２，１３の出力はアナログマルチプ
レクサ１９により３重に多重化される。この多重化され
た制御信号は制御抵抗２０の抵抗値を時分割でつぎつぎ
に切換え制御する。つぎに、第１図の各構成要素につい
て説明する。

第２図ａはデイジタルマルチプレクサ１７，１８の回路
例であり、３つのアンドゲートのそれぞれの一方の人力
端子に第２図ｂに示すようなφ１，φ２，φ３の３相の
多重化信号を印加し、残りの各１本、合計３本の入力端
子にはそれぞれ多重化されるべきデイジタル信号を印加
し、３つのアンドゲートの出力をオアゲ゛一トに加えて
、それらの論理和をとるように構成されている。第３図
はデイジタルデマルチプレクサ１０の回路例であつて、
多重化信号３φが３つのアンドゲートの各一方の入力端
子に印加され残りの各入力端子には多重化されたデイジ
タル信号が印加され、アンドゲートの出力からは多重化
の解かれた信号が得られるように構成されている。第４
図はアナログセレクタ１１，１２，１３の回路例である
。

３つのＦＥＴの各ドレインには制御信号ＶＡ，ＶＤ，Ｖ
Ｒが印加される。

３つのＦＥＴの各ゲートには、ＶＡ，ＶＤ，ＶＲに対し
て、アタツタパルスＡ１デイケイパルスＤ１レリースパ
ルスＲが印加される。

各ＦＥＴのソースは共通接続される。このようにすれば
、アナログ人力ＶＡ，ＶＤ，ＶＲはシーケンシヤルに多
重化される。第４図に示したアナログセレクタの構成は
アナログマルチプレクサ１９としても使用できる。この
場合にはアナログ人力として多重化すべきアナログ信号
を印加し、アタックパルスＡ１デイケイパルスＤ１レリ
ーズパルスＲの各パルスの代りに、多重化信号３φを印
加すればよい。第５図はアナログデマルチプレクサ２８
の回路例である。これは、第４図のアナログセレクタの
入力と出力とを互に逆にしたものに相当する。３つの出
力端子のそれぞれに抵抗ｒと午ヤパシタＣによる低域濾
波、スムージングおよびホールド機能を兼ねた回路を設
け、出力端子２４，２５，２６に接続すれは、なめらか
な３つのＡＤＳＲ信号をそれぞれ別々に取出すことがで
きる。

つぎに本実施例の動作を２段階に分けて説明する。

まず第１段階として、ＡＤＳＲ信号の各時間区分をつく
るシーケンシヤル動作を多重化を十分に考慮せずに説明
し、つぎに第２段階として多重化動作について説明する
。まず第１のＡＤＳＲ信号の発生過程について説明する
。

第１のＡＤＳＲ信号の波形は、φ１において発生する。
これに関連する制御信号源はＶＡｌ，ＶＤｌ，ＶＳｌ，
ＶＲｌ、論理回路関係のパルスは、ＣＭ，，Ａｌ，Ｄｌ
，ＲＥｌ出力信号電圧はＶＣｌである。第６図に各波形
を示す。まず非押鍵時にはＫＧが８０゛であるので、フ
リツプフロツプ３はクリアされている。

したがつて、Ａ１は６０″、Ｄは″０−ＲＥばビである
。したがつて、アナログセレクタ１１はＶＲｌを選択し
、φ１においてアナログマルチプレタサ１９を通つて制
御抵抗２０に加わる。切換スイツチ１６は、ＦＥＴＱＲ
のみが０Ｎになり、キヤパシタＣ１の電荷がφ１におい
てアナログマルチプレクサ２１と制御抵抗２０を介して
放電される。したがつてバツフア２２の出力電圧ＶＯｖ
ｔは０Ｖである。そのため電圧比較器２３の出力ＣＭは
”０″でありデイジタルマルチプレクサ１０の出力ＣＭ
ｌも１０゛である。押鍵されてＫＧが゛１゜゛になると
、微分回路２を介してセツトパルスＳかフリツブフロツ
プ３をセツトする。したがつて、Ａ１は６１−Ｄ１ばＯ
”、ＲＥも８０゛になる。このとき、制御抵抗２０には
、φ１においてＶＡｌが印加される。デイジタルマルチ
プレクサ１８と１７はそれぞれφ１においでビと“Ｏ″
゛を出力する。したがつて切換スイツチ１６はφ１にお
いて、充電電圧Ｖｃｃを選択する。φ１においてキヤパ
シタＣ１か選択されているから制御抵抗２０の抵抗値Ｒ
ＡｌとキヤパシタＣ１の時定数が始まる。この充電はφ
１においてのみ行なわれる。φ２，φ３においては、キ
ヤパシタＣ１が直前の電荷を保持する。時定数ＲＡ，Ｃ
ｌが小さいときには、第６図のＶＣｌに示すように最初
のφ１で十分に充電される。時定数ＲＡｌＣ，が大きい
と何回かのφ１を経ることにより、ＶＯｌか十分大きい
電圧に立上かる。Ｖｃ，が比較電圧Ｖｐを越えると比較
パルスＣＭが゛ビになる。比較パルスＣＭが１「゛にな
るとφ１のタイミングにおいて、ＣＭｌも゛ｒ゛になる
。そのためフリツブフロツプ３はりセツトされる。これ
までかアタツク区間である。りセツトされるとＡ１は１
０−Ｄ１ばＦ′、ＲＥばＯ′゛になり、デイケイとサス
テイン区間に人る。制御抵抗２０には、φ１において、
制御電圧ＶＤｌがアナログセレクサ１１、アナログマル
チプレクサ１９を通つて印加され、抵抗値はＲＤｌにな
る。切換スイツチ１６はＦＥＴＱＡ，ＱＲか０ＦＦ，Ｆ
ＥＴＱＤか０Ｎになり、第１の放電電源ＶＳｌ，ＶＳ２
，ＶＳ３のうち、φ１においては、ＶＳｌが選択される
。したがつて、キヤパシタＣ１の電荷は時定数ＲＤｌＣ
ｌで電圧Ｓ１まで放電される。放電される過程がデイケ
イ区間で、十分放電された後の区間はサステイン区間で
ある。つぎに、離鍵されることによりＫＧか再び゛Ｏ゛
になると、フリツプフロツプ３はクリアされ、Ａ１ばＯ
”、Ｄ１ばＯ”、ＲＥば１”になる。したがつて、押鍵
前と同様、制御抵抗値ＲＲｌになり、ＦＥＴＱＲが０Ｎ
になるので、キヤパシタＣ１の電荷は、時定数ＲＲｌＣ
ｌで放電され出力電圧Ｃ１は最終的に０Ｖにもどる。以
上が、第１のＡＤＳＲ信号がシーケンシヤルに発生する
動作である。以上の動作はすべて、多重化信号φ，のタ
イムスロツトにおいて行なわれる。φ２，φ３では、φ
１におけるキヤパシタＣ１の電荷が保持されるので、上
記制御抵抗２０の抵抗値は実質的に３倍に相当すること
になる点に注意が必要である。つぎに多重化動作につい
て全体的に説明する。φ２，φ３においても上記φ１に
おけると同様の動作が行なわれる。したがつて、バツフ
ア２２の人力および出力には第６図のＶＯｖｔに示され
ているように充放電程程の波形がφ１，φ２，φ３のタ
イムスロツトに合わせて多重化された信号が発生する。
多重化に伴う動作を微細にみると、つぎのような動作が
行なわれることに注意しなければならない。まず、ＫＧ
が６Ｆ゛になつた時刻が、タイムスロツトφ，であれば
第１のＡＤＳＲ信号は直ちに立上がり始めるが、タイム
スロツトφ２，φ３の第２と第３のＡＤＳＲ信号の立上
がりは遅れる。したがつて多重化信号の周波数は十分に
高い方がよい。つぎに出力電圧Ｃｌ，Ｃ２，ＶＣ３が比
較電圧Ｖｐを越えるタイミングが、ＡＤＳＲ信号の各タ
イムスロツトに一致していれば、そのタイムスロツト内
で比較パルスＣＭが発生するから、すぐにデイケイ区間
に入る。したがつて出力電圧ＶＣｌ，ＶＣ２，ＶＣ３の
最大値はＰを越えないが、タイムスロツトに一致してい
ないときやタイムスロツト内に比較パルスＣＭが十分に
発生しないときには、比較パルスＣＭの発生はつぎのタ
イムスロツトまで遅れる。したがつて、その遅れ時間だ
けアタツク区間が増大したことになり出力電圧Ｃ，，Ｖ
Ｃ２，ＶＯ３は、比較電圧Ｖｐを越えてしまう。アタツ
ク時定数が大きいときには、比較電圧Ｐを大幅に越える
前はつぎのタイムスロツトになるから実用上問題はない
。またバツフア２２の入力端子、キヤパシタＣｌ，Ｃ２
，Ｃ３の上側の端子などに、比較電圧Ｖｐ以上になるこ
とを防止するリミツタたとえば定電圧ダイオードＤｚを
設ければ、上記懸念は必要なくなる〇第７図は、制御信
号源の多重化方法の別の実施例であつて）ＡレＶＡ２ｊ
ＶＡ３とＤＰＶＤ２ｊＶＯ３とＲｌ，ＶＲ２，Ｒ３の３
組のそれぞれをアナログマルチプレクサ３３，３２，３
１でそれぞれ多重化し、その後、アナログセレクタ３４
で、シーケンシヤルな多重化をしたものである。

第８図は本発明を更に別の形で応用した実施例の概略電
気的結線図である。第８図に示した実施例では、３つの
独立した鍵によるキートリガ信号ＫＧｌ，ＫＧ２，ＫＧ
３にしたがつて、それぞれ異なつたタイミングで３つの
ＡＤＳＲ信号を発生するように構成している。そして、
３つのＡＤＳＲ信号の各時間区分における波形は発生ま
たは切換わる時刻が相異なるだけで、その時定数などは
共通にしている。したがつて、制御信号Ａ，ＶＤ，ＶＳ
，ＶＲを一組だけ用意している。そして、制御信号Ｖｓ
は多重化しないで、直接ＦＥＴＱＤに印加し、制御信号
Ａ，Ｄ，Ｒは一重の多重化をアナログセレクタ３４によ
つて行なうようにしている。第１図の実施例と大幅に異
なつているのは論理回路４０１である。論理回路４０１
は完全に同一の３つの基本部分から成つており、各基本
部分は微分回路２−１（２−２，２−３）、フリツプフ
ロツプ３−１（３−２，３−３）、インバータ６−１（
６−２，６−３）、アンドゲートJヨ黷P（７一２，７−
３）により構成されている。この基本部分の動作は第１
図の微分回路２、フリツプフロツプ３、インバータ６、
アンドゲート７に対し、トリガパルスＫＧと比較パルス
ＣＭｌとが入力したときの動作とまつたく同一である。
上記の基本部分が３組あり、それぞれにトリガパルスＫ
Ｇｌ，ＫＧ２，ＫＧ３と比較パルスＣＭｌ，ＣＭ２，Ｃ
Ｍ３がそれぞれ独立に入力され、独立にアタツタパルス
、デイケイパルス、レリーズパルスの組（Ａｌ，Ｄｌ，
Ｒｌ），（Ａ２，Ｄ２，Ｒ２），（Ａ３，Ｄ３，Ｒ３）
が発生される。アタツタパルスＡｌ，Ａ２，Ａ３はデイ
ジタルマルチプレクサ１８で多重化されＦＥＴＱＡとア
ナログセレクタ３４に印加される。デイケイパルスＤｌ
，Ｄ２，Ｄ３はデイジタルマルチプレクサ１７で多重化
されＦＥＴＱＤとアナログセレクタ３４に印加される。
レリーズパルスＲｌ，Ｒ２，Ｒ３はデ゛イジタルマルチ
プレクサ２９により多重化されＦＥＴＱＲとアナログマ
ルチプレクサ３４に印加される。トリガパルスが３つあ
るから、この実施例ではレリーズパルスがＲ１〜Ｒ３の
３つ出来る。したがつて、上記のようにレリーズパルス
Ｒｌ，Ｒシ，Ｒ３も多重化されなければならない。本実
施例において、その他の部分は、第１図の構成および動
作とは差がないので説明を省く。本実施例ではトリガパ
ルスＫＧ，に対して、φ１においてＡＤＳＲ信号がつく
られ、トリガパルスＫＧ２に対してはφ２においてＡＤ
ＳＲ信号がつくられ、トリガパルスＫＧ３に対してはφ
！ανてＡＤＳＲ信号がつくられる〇最近、電子オルガ
ンやミユージツクシンセサイザにおいて、鍵の全部に音
源を用意せずに手の指の数に対応したチヤンネル数（た
とえば１０チヤンネル）の音源や音色フイルタやゲート
を設けた、いわゆる、ジユネレータアサイナ方式が提案
されかつ商品化されている。（特公昭４９−１３４０９
８）このような方式では上記チヤンネル数のエンベロー
プ信号を独立したタイミングで発生させなければならな
い。本実施例は、このような場合に使用することができ
る。ＡＤＳＲ信号の波形を設定する制御信号源ＶＡ，Ｖ
Ｄ，ｓ，Ｒは電気的に設定でき、かつ、各チヤンネル共
、共通に、同時に設定できるという利点がある。また、
第８図の実施例をさらに複雑化して、つぎのようにして
もよい。

鍵の音域が高いか低いかにしたがつてその音域を表わす
音域情報を発生させ、この情報によつて上記制御信号源
Ａ，ＶＤ，Ｖ８，ＶＲの電圧を切り換える。切換えは、
もちろん、トリガパルスＫＧｌ〜ＫＧ３に対応するそれ
ぞれのタイムスロツトφ１〜φ３においてそのときの鍵
の音域情報を上記制御信号源に与えて行なうのである。
制御信号源を切換える方法としては、制御抵抗２０のよ
うなものに電圧形式の音域情報を与えてもよい。また、
マルチブライングＤＡＣ（掛算デイジタルアナログ変換
器）の入力電源として上記制御信号源を用い、デイジタ
ル形式の音域情報を与えて制御信号源電圧を切り換えて
もよい。音域情報はピツチ情報をＲＯＭの如きテーブル
を介してデータ変換してもよいしアナログ電圧の場合、
非線形回路により所望の電圧に変換してもよい。このよ
うにすれば、音域によつて最適のエンベロープ信号を発
生させることが可能になる。たとえば、低音では立上が
りが遅く、高音では立上がりの速いエンベロープ信号を
発生させることができる。第８図の実施例は、異なる鍵
に対応するエンベロープ信号を多重化する方法であつた
。

第１図の実施例は、１つの鍵の動作に対応して複数のエ
ンベロープ信号を多重化する方法であつ々。本発明は、
必然的に、第１図の動作と第８図の動作の両方を結合し
たもの、すなわち、複数の独立した鍵に対応して、それ
ぞれのタイミングで、それぞれの鍵の各１個に対し複数
個のエンベロープを発生させるためにも使える。すなわ
ち、Ｍ個の独立した鍵に対して、各鍵にＮ個のエンベロ
ープ信号をそれぞれ同時的に発生させるのである。この
ためには、全体としてＭＸＮの多重化を行なえばよい。
Ｍ：リ一Ｎ＝３ではつぎのようになる。まず第８図の論
理回路４０１の基本部分３つのそれぞれを第１図の論理
回路４００の如く構成する。

このように構成すると、フリツプフロツプとアンドゲー
トはそれぞれ９個ずつになる。Ｎ＝３に対応して、制御
信号源は第１図と同様にアタツク、デイケイ、サステイ
ン、レリーズに対し各３個必要になる。３組の制御信号
源はそれぞれ、第７図のアナログマルチプレクサ３３，
３２，３１と第１図のアナログマルチプレクサ１４によ
つて多重化されたのと同様に、Ｎ−３の多重化が行なわ
れ、第８図のＶＡ，Ｖｌ），ＶＲ，ＶＳの端子に印加さ
れる。

また、第１図のデイジタルマルチプレクサ１７と１８に
よりＮ＝３の多重化されたデイケイパルスとアタツクパ
ルスは、Ｍ二３組出米るから、これらを第８図のデイジ
タルマルチプレクサ１７と１８（第１図と番号が一致す
るがこの場合は別の物である０）によつてＭ−３の多重
化がされる。キヤパシタは、ＭＸＮ＝３Ｘ３＝９に対応
して９個必要になり、３重の多重化が２回行なわれる。
このためにはアナログマルチプレクサ２１の如きものを
４個用いてもよいし、また、９個のＦＥＴを含むアナロ
グマルチプレクサを用いてもよい。出力電圧ＶＯｖｔは
９重の多重化をされるので、アナログデマルチブレタサ
２８やデイジタルデマルチプレタサ１０には１入力９出
力のものを用いる。多重化信号源としては、第２図ｂの
３φの信号のそれぞれが３相になつたもの、すなわち実
質的に９相の９個のパルス列を用いればよい。これらの
多重化の拡張やそれに伴う構成の変更は本発明の基本的
考え方をもとに容易になし得る。本発明において、たと
えば、第１図の実施例では、制御信号源（ＶＡｉ，ＶＤ
ｉ，ＶＳｌ，ＶＲｉ）（１二１，２，３，・・・・・・
）の組みを多数たとえばｋ組用意しておき、これをブリ
セツトスイツチで切換えて与えるようにすれば、ｋ組の
中から最大３組を選択することにより３種のエンベロー
プ信号の組として種々のものをスイツチの切換えだけで
つくるこができる。

ｍ組の制御信号の発生には、抵抗分割による方法など周
知の方法を使用することができる。複数のブリセツトス
イツチの中から３個のスイツチだけを選択するのは、先
に述べたジエネレータアサイナと同様の方法を使える。
このように多数のプリセツトされた制御信号源によりエ
ンベロープ信号を発生させる場合には、本発明のように
制御抵抗を時分割多重化している利点が最大限に発揮さ
れる。制御抵抗２０として使用できるものには、たとえ
ば、電界効果トランジスタのソース、ドレイン間の抵抗
、Ｃｄｓフオトセルと発光ダイオードを用いたホトカプ
ラなどがある。

第９図は、デイジタルコードによつて抵抗値を切換える
制御抵抗２０の例である。８本の抵抗Ｒ，２ｒ，４ｒ，
８ｒ，ｌ６ｒ，３２ｒ，６４ｒ，ｌ２８ｒを直列接続し
、各抵抗に並列にＦＥＴを用いたスイツチを設け、ＦＥ
Ｔのゲートに加わる８ビツトのデータによつて各ＦＥＴ
を０Ｎまたは０ＦＦにし、ＯΩから２５５ｒΩまでの２
５６通りの抵抗値をつくる。

このデイジタル制御抵抗２０−１を用いるには、制御信
号源はデイジタルコードでなければならない。したがつ
て、アナログマルチプレクサ１９の代りにデイジタルマ
ルチプレタサ４３が使われ、デイジタルコード形式の制
御信号（いずれも８ビツト）を多重化する必要がある。
第１０図は時定数回路の別の実施例を示すものである。

掛算器５１の負入力端子には１０ＫΩと１００Ωの減衰
器を介して切換スイツチ１６より充放電電源が接続され
る。掛算器５１の出力は積分器に印加される。積分器は
演算増幅器５２と３つの千ヤパシタＣｌ，Ｃ２，Ｃ３と
アナログマルチプレクサ２１と２本の抵抗１００Ωによ
り構成される。積分器の出力は、１０ＫΩと１００Ωの
抵抗による減衰器を介して掛算器５１の正入力端子に負
帰還される。掛算器５１はたとえば米国ＲＣＡ社のＣＡ
３Ｏ８ＯＡという名称の集積回路を用いれば良い。利得
制御用の端子５３から制御電流を加えるとその電流値に
比例して、掛算器５１の利得が変わる。時定数回路２０
０−１は全体として１次の低域濾波器として動作する。
制御電流を変化させると比例的に遮断周波数が変化する
ので充放電時定数の電流による制御ができる。第１１図
はバツフア２２（第１図）を多重化して使わず、Ｂｌ，
Ｂ２，Ｂ３の３つのバツフアを使つて端子２４，２５，
２６に直接多重化の解かれたエンベロープ信号を取り出
すようにした場合の実施例である。

ＦＥＴＱｌ，Ｑ２，Ｑ３はマルチプレクサであるが、む
しろサンプルホールド用スイツチと考えた方がよい。バ
ツフアＢ１〜Ｂ３の人力電流はできるだけ大きい方がよ
い。この場合には、電圧比較器２３も、３つ用意して比
較パルスＣＭｌ，ＣＭ２，ＣＭ３を時分割多重せず直接
に並列に出力させる必要がある。第１２図は、本発明を
適用しうる棟々のエンベロープの形状の一部を示してい
る。

ＫＧは押鍵により発生するトリガパルス、ＡＤＳＲは、
第１図や第８図で説明した波形である。この他にＡＤＲ
Ｒで示すように、アタツク、デイケイ、第１レリーズ、
第２レリーズの時間区分により構成される波形をつくる
ようにすることもできる。この方法についてはすでに公
知例があるから、それと、本発明とを組み合わせればよ
い。（特願昭４９−１２５００２）そして、更にＡＲで
示すようにアタツクとレリーズにより構成される非常に
簡単なものをつくることもできる。この場合電圧比較器
や論理回路は、そのほとんどが不要になる。この他、種
々のシーケノスをもつた波形を充電電源、放篭電源、比
較電圧ＶＰｌ電圧比較器の種類を増大させ、それに対応
した論理回路を組むことにより、発生させ得るが、その
ような場合にも本発明を適用させることができる。本発
明は、午ヤパシタＣｌ，Ｃ２，Ｃ３と制御抵抗２０や掛
算器５１を除けば、残る部分を集積回路化することは容
易である。

この結果、非常に多種類のエンベロープ信号を多数同時
にまたは並列的に発生させるシステムが小型に実現でき
ることになる。なお、第１図、第８図の実施例では電圧
比較器２３は時分割多重して働かせたが、アナログデマ
ルチプレクサ２８の出力端子２４，２５，２６にそれぞ
れ電圧比較器を設けて独立に比較パルスＣＭｌ，ＣＭ２
，ＣＭ３を発生し、論理回路４００に印加してもよい。

このようにすれば、籠圧比較器の応答速度、セトリング
タイム、スリユーレートなどの要求は緩和される。また
、第１図、第８図に示す実施例において、今まではアナ
ログデマルチプレクサ２８の出力を用いる場合について
説明して来たがエンベロープ信号を受けて働く音色フイ
ルタやゲートが同様の多重動作をするものであれば、多
重化されたエンベローブ信号すなわち端子２７の出力Ｖ
Ｏｖｔをそのまま使うことも可能である。

また、第１図のように同時に発生された複数のエンベロ
ープ信号すなわち、端子２４，２５，２６に現われる出
力を１つを音のピツチの変調に、他の１つを音色の制御
に、残る１つを音量の制御にそれぞれ別々に使用しても
よい。

本発明は、時定数回路をシーケンシヤル多重、および時
分割多重の２重の多重化を行なつて使うことにより、同
時または並列的に複数個のエンベロープ信号を発生させ
るようにしたもので、これによつてつぎのような効果が
得られる。

エンベロープ波形の制御が最小１つの電圧やコードを変
えるだけで共通にできる。

したがつて、波形制御用の操作器が１つあるいは１組で
よい。またブリセツト機能が簡単に実現できる。時定数
回路を時分割で使うため別々の時定数回路を使うのにく
らべ、本質的に、ばらつきが少ないかあるいは発生しな
い。制御抵抗のように構成や動作原理が複雑なものをで
きるだけ少数使い、他はデイジタル回路やスイツチ回路
など簡単かつばらつきの発生しにくいものを中心にして
いるので集積回路化がしやすい。

【図面の簡単な説明】

第１図は本発明の多重エンベロープ信号発生器における
実施例の概略電気的結線図、第２図〜第５図は第１図に
示した実施例の各構成要素の具体的結線図、第６図は第
１図に示した実施例の動作を説明するタイミングチヤー
ト、第７図は第１図に示した実施例の一構成部分の別の
実施例を示すプロツク図、第８図は本発明の別の実施例
の概略電気的結線図、第９図は制御抵抗の具体的な構成
例を示す図、第１０図、第１１図は時定数回路の具体的
な実施例を示す図、第１２図は本発明によつて得られる
各種のエンベロープ信号波形図である。１００・・・・・・多重化信号源、２００・・・・・・
時定数回路、４００・・・・・・論理回路、１１，１２
，１３・・・・・・アナログセレクタ、１６・・・・・
・切換スイツチ、１０，１７，１８・・・・・・デイジ
タルマルチプレクサ、１９・・・・・・アナログマルチ
プレタサ、２３・・・・・・電圧比較器、Ｖｃｃ・・・
・・・充電電源、ＶＳｌ〜ＶＳ３・・・・・・放電電源
（制御信号源）、Ｖｐ・・・・・・比較電源、Ａ１〜Ｖ
Ａ３，ＶＤｌ〜Ｄ３，ＶＲ，〜ＶＲ３・・・・・・制御
電源（制御信号源）。

Claims

【特許請求の範囲】１複数の充放電用キャパシタの電圧を充放電すること
によりエンベロープ信号を発生するエンベロープ発生手
段と、上記充放電の速度を設定する設定手段と、充放電
電源と、多重化信号源と論理回路とを含む制御手段とを
備え、上記制御手段により上記充放電電源の切換制御と
上記充放電速度の設定と上記充放電用キャパシタの切替
とを同期的に行ない、かつ、上記設定手段を時分割多重
化作動させ、上記キャパシタに別々のエンベロープ信号
を発生せしめるようにしたことを特徴とする多重エンベ
ロープ信号発生器。２特許請求の範囲第１項の記載において、充放電電源
は少なくとも１つの充電電源と少なくとも１つの放電電
源と切換スイッチとを含み、設定手段は時定数設定回路
と上記時定数の値を設定する制御信号源と第１のマルチ
プレクサを含み、エンベロープ発生手段は上記複数のキ
ャパシタと上記キャパシタを選択接続するアナログマル
チプレクサとを含み、上記制御手段は上記多重化信号源
と上記論理回路と電圧比較器と第２のマルチプレクサと
を含み、上記充電電源と放電電源とを上記切換スイッチ
に印加して選択切換を行ない上記時定数設定回路と上記
キャパシタとを中心に構成される時定数回路に上記切換
スイッチの出力を印加して充放電を行なわせ、上記キャ
パシタの充放電電圧にもとづく上記エンベロープ発生手
段の出力と所定の比較電圧とを上記電圧比較器により比
較して比較パルスを得、上記比較パルスと押鍵にしたが
つて発生するトリガパルスとを上記論理回路に印加して
上記トリガパルスと比較パルスとによつてつくり出され
るシーケンスの各状態を記憶し、かつ、多重化された数
組の論理出力を出力せしめ、上記論理出力を上記第２の
マルチプレクサにより多重化して上記切換スイッチに印
加し、上記論理出力と上記多重化信号源の出力を上記第
１のマルチプレクサに加えて上記制御信号源の出力を多
重化し、上記時定数設定手段に印加して上記充放電の時
定数をつぎつぎに切換え、上記キャパシタは上記アナロ
グマルチプレクサに上記多重化信号源の出力を印加する
ことにより、そのうち１個が選択接続さるべく構成され
、上記充電電源と放電電源と制御信号源とによつて指定
される波形の多重化数のエンベロープ信号を時分割多重
化した形または並列的形で得るようにした多重化エンベ
ロープ信号発生器。３特許請求の範囲第２項の記載において、時定数設定
回路を制御抵抗または掛算器を用いて構成したことを特
徴とする多重エンベロープ信号発生器。４特許請求の範囲第３項の記載において、制御抵抗と
して電圧制御抵抗を用い、制御信号源には所定の固定ま
たは可変の電源を用い、上記制御抵抗と上記キャパシタ
とで充放電回路の一部を形成し、充放電波形を発生する
ようにした多重エンベロープ信号発生器。５特許請求の範囲第３項の記載において、掛算器の出
力を上記キャパシタを含む積分回路に供給し、上記積分
回路の出力を上記掛算器に帰還し全体として可変の時定
数回路を構成するようにした多重エンベロープ信号発生
器。６特許請求の範囲第３項の記載において、制御抵抗と
してディジタル制御抵抗を用い、制御信号源には所定の
固定または可変のディジタルコードを用い、上記ディジ
タルコードを上記第２のマルチプレクサで多重化して上
記ディジタル制御抵抗の抵抗値をディジタル的に制御す
るようにした多重エンベロープ信号発生器。７特許請求の範囲第２項の記載において、電圧比較器
として多重化された時定数回路の出力信号を順次時分割
的に比較して時分割多重された比較パルスを出力し、こ
の比較器の比較パルスをデマルチプレックスして論理回
路に印加するように構成した多重エンベロープ信号発生
器。８特許請求の範囲第２項の記載において、電圧比較器
が多重化数に対応して設けられ、各電圧比較器には時定
数回路の出力信号がデマルチプレックスされて印加され
、それぞれの電圧比較器の出力する比較パルスが上記論
理回路に含まれるフリップフロップをリセットするよう
に印加されるようにした多重エンベロープ信号発生器。９特許請求の範囲第２項の記載において、時定数回路
として充電電圧が所定電圧を越えることを防止する電圧
制限回路を有するものを用いた多重エンベロープ信号発
生器。１０特許請求の範囲第２項の記載において、制御信号
源が複数種類設けられそのうちの一部がプリセットスイ
ッチの操作に応じて選択されるようにした多重エンベロ
ープ信号発生器。１１特許請求の範囲第２項の記載において、論理回路
は少なくともフリップフロップを有し、トリガパルスの
立上りによりフリップフロップをセットし、比較パルス
によりリセットし、上記トリガパルスの立上りと共に上
記フリップフロップをリセットまたはクリアするように
し、上記トリバパルスの負論理と、上記フリップフロッ
プの出力と、上記フリップフロップの出力の負論理とト
リガパルスとの論理積とを論理出力とする構成を備え、
上記構成を多重化数だけ備えるようにした多重エンベロ
ープ信号発生器。１２特許請求の範囲第２項の記載において、論理回路
に共通のトリガパルスを印加して、同時に複数のエンベ
ロープ信号を発生せしめるようにした多重エンベロープ
信号発生器。１３特許請求の範囲第２項の記載において、論理回路
に複数のトリガパルスを印加して、上記トリバパルスの
それぞれのタイミングに応じて、並列的に複数のエンベ
ロープ信号を発生せしめるようにした多重エンベロープ
信号発生器。１４特許請求の範囲第２項の記載において、論理回路
に複数のトリガパルスを印加して、上記トリガパルスの
それぞれのタイミングに応じて、並列的に複数のエンベ
ロープ信号を発生せしめると共に、さらに各トリガパル
スに対して複数のエンベロープ信号を同時的に発生せし
めるようにした多重エンベロープ信号発生器。１５特許請求の範囲第２項の記載において、多重化さ
れたエンベロープ信号をデマルチプレックスして、複数
個の独立したエンベロープ信号とするデマルチプレクサ
を備えた多重エンベロープ信号発生器。