JPS599997B2

JPS599997B2 - シフトレジスタ

Info

Publication number: JPS599997B2
Application number: JP11019975A
Authority: JP
Inventors: 紘谷川
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1975-09-10
Filing date: 1975-09-10
Publication date: 1984-03-06
Also published as: JPS5233436A

Description

【発明の詳細な説明】本発明はシストレジスタに関するものであり、詳しくは
、熱非平衡状態での信号電荷を外部制御手段により半導
体基板内を移動させうる電荷結合装置を用いたシフトレ
ジスタに関するものである。

本発明の目的は、複数の電荷転送路と単一の電荷検出手
段を有するシフトレジスタの設計を容易ならしめ、チッ
プ面積を減少せしめ、さらにパッケージのピン数を減少
せしめたシフトレジスタを提供することにある。近年、
半導体集積回路技術の急速な発展を背景に電荷結合素子
が開発され、各種分野への応用が期待されるようになつ
た。

かかる応用分野には、アナログシフトレジスタ、固体撮
像装置等が含まれる。シフトレジスタとして応用される
場合には、通過する信号の最高周波数の二倍以上のクロ
ック周波数で当該シフトレジスタを駆動しなければなら
ないことが知られている。しかるに、電荷結合素子を高
周波数で駆動すると、信号電荷が有限な時間内に転送さ
れることに起因する転送効率の劣化が著るしくなること
が知られている。また、当該素子はＭＯＳキャパシタ構
造のため、駆動周波数の増加に伴ない、駆動源での電力
消費が増大するので好ましくない。かかる欠点を排除す
るために、前記電荷結合素子を複数列並列に配置して、
異なる位相で駆動することにより、実効的な駆動周波数
を増大させる方法が提案されている。当該方法はマルチ
フレックス法と呼ばれ、ＭＯＳＦＥＴで構成されるダイ
ナミックデジタルシフトレジスタにも応用されているこ
とは周知である。該方法を電荷結合素子に応用する際に
は、異なる電荷結合素子へのクロックパルスを入れ替え
ることにより、異なる位相で駆動される。しかし、従来
提案された方法では、クロックパルスの相数と等しい数
以上の当該素子を並列的に配置する場合には、クロック
パルスの入れ替えのみでは構成が不可能であり、クロッ
クパルス群の位相を移相させなければならない。このこ
とは、クロック駆動源、配線、チップ構造が複雑になり
、当該シフトレジスタの設計に重要な支障をきたすこと
を意味する。本発明はかかる欠点を排除するもので、該
シフトレジスタの設計が容易となる利点がある。かかる
本発明は、複数の電荷転送路と、当該転送路中を電荷転
送させる手段と、当該転送路の一端部に設けられた単一
の電荷検出手段とを併せ有するシフトレジスタにおいて
、当該検出部に隣接し、前記転送路を構成する各出力ゲ
ート電極がそれぞれ異つた直流電圧にてバイアスされる
手段を含み、さらに当該出力ゲート電極に隣接し、前記
転送路を構成する複数の電極に共通のパルスが供給され
る手段を含む前記シフトレジスタを実現することにより
、【−容易に達成される。

次に、図面を参照して本発明を詳細に説明する。

第１図は従来のシフトレジスタの平面図を概念的に示し
た図である。説明の便宜上、同図には、二列の電荷転送
素子１，λを含む場合が示されている。１ｔ，１ｖ・・
・１２，１２′・・・および１３，１３′・・・１４，
１４ｔ・・はそれぞれ電荷転送素子１，２．を構成する
転送電極群であり、配線を介してそれぞれ端子３，４，
５，６に接続されている。

該転送素子Ｖ，２．の駆動相を入れ替えるために、３と
５、および、４と６とにはそれぞれ共通の二相駆動パル
スが印加される。７は直流バイアスされる手段を有する
出力ゲート電極であり、該画素子１，１に共通に設けら
れている。

当該直流バイアス電圧値は、前記二相駆動パルスの尖頭
値よりも絶対値が小さいことが一般的である。８は電荷
検出のための浮動拡散層で、半導体基板との間にＰｎ接
合を形成し、さらに、りセツトパルスが供給されている
りセツトゲート電極９および直流逆バイアスされた拡散
層１０により、周期的に一定電位に充２電される手段を
有している。

第２図は第１図に示した従来のシフトレジスタを駆動す
る際の各部波形を示すタイムチヤートである。同図にお
いて、２１，２２，２３はそれぞれ端子３と５、端子４
と６、りセツトゲート電極９に印加される電圧波冫形
である。２４は浮動拡散層８の電位変化であつて、一般
には、同一半導体基板内に設けられたＭＯＳＰＥＴある
いは電子回路により、インピーダンス変換、増幅されて
基板外部に検出されている。

同図に示した時刻ＴＯ，ｔ２において、リセツトパ３
ルス２３が電極９に印加されるので、９下の基板表面に
チヤネル形成されて、８の電位は１０の電位と等しくな
る。当該時刻Ｔ。において、電荷転送素子Ｔ，２．の信
号電荷の局在する領域はそれぞれ１Ｖ，１３′下であり
、時刻Ｔ，においてはそれぞれ１２′，１４′である。
また、該時刻Ｔ。，ｔ，以外では、りセツトパルス２３
が０ボルトであるため、前記チヤネルは消滅して、領域
８は領域９と電気的に絶縁される。次に、時刻ｔ１では
、パルス２１が０ボルトになるため、時刻Ｔ。において
１３′下に存在した信号電荷は出力ゲート電極７下を通
過して、領域８へ流入し、充電電荷の一部あるいは全部
を放電して、電位を減少させる。なお、該時刻における
１の信号電荷は１１りより１２′下へ移動する。次に時
刻Ｔ，ではパルス２２が０ボルトになるため、時刻Ｔ２
で１２′下に局在した信号電荷は７下を通過して、領域
８へ流入する。かかる動作に従つて、１，λからの信号
電荷は交互に単一の浮動拡散層８へ流入するため、当該
領域の電位変化は２４に示した波形のようになる。第１
図および第２図に示した従来のシフトレジスタでは、マ
ルチフレックス動作が支障なく達成されるが、電荷結合
素子１および２の配線が当該素子の両側に配置せられる
ため、チツプ面債が大きくなり、また、パツケージのピ
ン数も増加する欠点が存在する。さらに、従来の方法に
おいては、並列的に配置される電荷結合素子の数は、駆
動相数と等しいことが必要である。すなわち、第１図に
示した構造で、電荷結合素子数を二倍に増加させたい場
合には、第三、第四の当該素子へ供給するパルス波形を
２１，２２から９０素移相した波形としなければならな
い。かかる構成法はパルス発生のためのクロツクドライ
バ一をさらに二台増設せねばならず、装置が複雑になる
ことは明らかである。当該欠点は、電荷結合素子からの
信号電荷の流失時刻が、クロツクパルス２１，２２の立
下り時刻のみであることに起因することは明らかである
。一方、次に説明する本発明の原理は、クロツクパルス
の立土り時刻と立下り時刻の両方で、信号電荷を検出す
ることにある。このため、本発明では、クロツクパルス
の相数以上の電荷結合素子を並列的に配置することが可
能となり、また、チツプ面積も減わさせ、パツケージの
ピン数も減少せしめることが容易となる。第３図は本発
明の一実施例であるシフトレジスタの平面図を概念的に
示した図である。

同図において、３』，３−２は電荷転送素子、４１，４
Ｖ・・・，４２，４２ｔ・・および４３，４３ｔ・・，
４４，４４′，・・・はそれぞれ電荷結合素子１ユ，１
２を構成する転送電極群であり、配線を介してそれぞれ
端子３３，３４，３５，３６に接続されている。さらに
、３３と３５，および３４と３６とにはそれぞれ゜共通
の二相駆動パルスが印加されている。８，９，１０は第
１図と同一構成要素である。

３７，３７′はそれぞれＬ卜」ｌの出力ゲート電極であ
る。

第４図は第３図の実施例を説明する各部波形のタイムチ
ヤートである。同図において、第２図と同一番号は同一
構成要素を示している。同図において、５２は端子３４
，３６に印加されるパルス波形、４７，４７′はそれぞ
れ３７，３７′に印加される直流バイアス値の大きさを
示している。また５４は第３図の領域８の電圧波形であ
る。第５図は第３〜４図の動作を説明する図であり、同
図Ａ，５ｂはそれぞれ電荷転送素子盈１，．１ｕの断面
図を概念的に示している。同図においては、４１′〜４
４′の電極断面図を当該素子が二相駆動型であることを
指図するために、断差を設けたかの如く例示している。
また、同図ｃ−ｆは第４図に示した時刻１ｔ０−Ｔ３
のそれぞれでの同図ａに対応した電位分布図である。同
図ｇ−ｊは第４図に示した時刻Ｔ。〜Ｔ３のそれぞれで
の同図ｂに対応した電位分布図である。第４図に示した
時刻Ｔ。，ｔ２において、りセツトパルス２３により、
浮動拡散層８は１０１の逆バイアス電圧値に充電される
♂第５図Ｃ，ｅ，ｇ，ｉ参照）。当該時刻以外には、パ
ルス２３が０ボルトになるので８は１０から絶縁される
。時刻ＴＯでは、パルス５２が高電圧値になつており、
さらに、３７の印加電圧４７は当該電圧値よりも絶対値
が小さいので、電荷結合素子３１の信号電荷は電極４２
′下に存在する（第５図ｃ）。一方、３Ｖの印加電圧４
Ｖは５２のパルス電圧値よりも絶対値が大きいので、電
荷結合素子３２の信号電荷は４４′に存在することなく
、３７′下を通過して、領域８へ導かれている（第５図
ｇ）。時刻Ｔ，では、パルス５２が０ボルトになるので
、時刻Ｔ。で４２′下に局在していた信号電荷は３７下
を通過して領域８へ導かれる（第５図ｄ）。当該時刻に
おいて、電荷結合素子３２の信号電荷は４３′下に存在
することになる（第５図ｈ）。該信号電荷は時刻Ｔ３で
パルス５２が高電圧になると、４３′下から４４′下へ
移動し、さらに、３７′下をも通過して領域８へ導かれ
る（第５図ｊ）。かかる動作に従がい、領域８の電圧は
５４のようになる。すなわち、本実施例においては、出
力ゲート電極に隣接する電極には同一パルスが印加され
ており、該パルスの立上り時刻に一方の電荷転送素子か
ら、また、立下り時刻に他の一方の電荷結合素子から信
号電荷が検出されることになる。かかる構造においては
、二つの電荷結合素子の対向する電極には同一パルスが
印加されているので、配線は電荷結合素子列の片側のみ
で配線することが可能となり、チツプ面積の減少、ある
いは、パツケージのピン数の減ノ少といつた大きな利点
が発生し、チツプの設計も容易になる。

また、本発明の実施例である第３図の構成をさらに二列
増やし、第三、第四の電荷転送素子に対しても同一の拡
散層８を共有する構造も容易に類推できる。かかる四列
構造の場合には、第三、第四の電荷結合素子の出力ゲー
ト電極に隣接する電極を、４２′，４４′に印加される
パルスと１８０極位相が異なを波形、すなわち、４Ｖ，
４３′に印加される波形を印加し、さらに、５２のパル
スのデユーテイを５０％以上に設定すれば良いことが明
らかである。すなわち、二相駆動電荷結合素子を用いて
も、二台のクロツクドライバ一で、四列の電荷転送路か
ら構成されるシフトレジスタが実現できる．。，このこ
とは、一般にｎ相の電荷結合素子と、ｎ個のクロツクド
ライバ一とを用いて（２ｎ）個の電荷転送路から成るシ
フトレジスタを構成できることを示している。以上説明
した如く、本発明は電荷結合素子を用いたシフトレジス
タを設計する際に大きな利点が存在し、本発明の効果は
著るしいことが明らかにされた。

なお、説明に際しては、二相駆動の電荷結合素子を用い
たが、単相から多相の当該素子を用いても良いことは明
らかであり、さらに、当該素子を用いた各種の応用分野
、例えば、撮像装置、デジタルメモリ、デジタルフイル
タ等にも広く本発明が適用されることは、本明細書の記
載より明らかである。

【図面の簡単な説明】

第１図は従来のシフトレジスタを示す図であり１，２．
は電荷結合素子、１１，１Ｖ，・・・１２，１２′−・
・，１３，１３′・・・，１４，１４′，・・・，７，
９は電極、８，１０は拡散層、３，４，５，６は端子で
ある。第２図は第１図の動作を説明する各部波形のタイムチヤ
ートである。第３図は、本発明の一実施例を示すシフト
レジスタであり、３ユ，１スは電荷結合素子、４１，４
１″・・・４２，４２ｔ・・，４３，４３／・・・，４
４，４４ｔ・・，３７，３７′は電極、３３，３４，３
５，３６は端子である。

Claims

【特許請求の範囲】

１複数の電荷転送路と、当該転送路中を電荷転送させ
る手段と、当該転送路の一端部に設けられた単一の電荷
検出手段とを併せ有するシフトレジスタにおいて、前記
検出部に隣接し、前記転送路を構成する各出力ゲート電
極がそれぞれ異つた直流電圧にてバイアスされる手段を
含み、さらに、当該出力ゲート電極に隣接し、前記転送
路を構成する複数の電極に共通のパルスが供給される手
段を含むことを特徴とするシフトレジスタ。