JPS6027039B2

JPS6027039B2 - キ−アサイナ

Info

Publication number: JPS6027039B2
Application number: JP51047557A
Authority: JP
Inventors: 達憲近藤; 弘志北川
Original assignee: Kawai Musical Instruments Manufacturing Co Ltd
Current assignee: Kawai Musical Instruments Manufacturing Co Ltd
Priority date: 1976-04-26
Filing date: 1976-04-26
Publication date: 1985-06-26
Also published as: JPS52130620A

Description

【発明の詳細な説明】本発明は電子楽器に使用するキーアサィナに関するもの
である。

従来のキーアサイナを有する電子オルガン等において、
押された鍵を検出する方法として、各キースィツチを時
分割に走査することによって押された鍵の情報をＤＴＭ
（時分割多量）信号、またＰＣＭ（パルス符号変調）信
号としてキーコード記憶袋直に送る時分割多重方式が一
般に用いられていた。

しかしこの方式において、キースィツチの押鍵と鍵鍵の
状態を時分割的に調べるため押されていないキースイッ
チの情報まで送る結果となり、必要な情報を送るために
は１走査区間を必要とし、押鍵と滋鍵に対する即答性を
高めるためには、非常に高い周波数のたとえば数百ＫＨ
Ｚのクロツクが必要であった。また押鍵、隣鍵時点と１
走査区間との関係により応答時間がずれること、たとえ
ば押鍵されたキースィツチが走査直後に離鍵されると応
答時間が１走査区間程度ずれることとなる。本発明の目
的はこれらの欠点を除去するものであり、押鍵、滋鍵に
対する即答性を高めキーコードデータを出力するに必要
なクロツク周波数を低くしたキーアサイナを提供するこ
とである。

前記目的を達成するため、本発明のキーアサイナは各キ
ースイツチの押鍵隣鍵の状態変化を同時に検出するたの
各キースィツチに並列にマスタクロックを供給するマス
タクロック発生器、前記マスタクロックの前半でキース
ィッチの状態を記憶する第１の記憶回路、該第１の記憶
回路の出力を前記マスタクロツクの後半で記憶する第２
の記憶回路、該第１、第２の記憶回路出力により前記各
キースィッチの押鍵鱗鍵の状態変化を検出する変イｑ険
出回路、該変イｑ険出回路の出力により前記キースィツ
チに対応したキーコードを発生する手段、前記マスタク
ロックと前記キーコードよりラッチパルスを出力する手
段、および前誌マスタクロツクと前記変イ○庚出回路の
出力により第２の記憶回路をリセットして出力発生を完
了する手段より成るキーコード発生回路を複数のキース
イツチに対応してそれぞれ設けたキーコード発生回磯群
、該キーコード発生回鱗群における前記変イリ簾出回路
出力で所定の優先順位に従い、高優先度のキーコード発
生回路から順次マスタクロックによりキーコード発生を
行ない、低優先度の変イｑ険出回路出力を一時禁止し、
キーコード発生を待機させる手段、およびキースイッチ
の隣鍵と他のキースィツチの押鍵の同時操作の場合押鍵
によるキーコード発生を禁止し磯鍵を優先するための第
１の制御回路を具えたことを特徴とするものである。す
なわち本発明はキースィッチの押鍵と離鍵の状態の変化
時点でそのキーコードを送るものであり、全キースィッ
チの状態を同時に調べるクロツクと、その間のキーコー
ドデータを送る時間のみで十分であり、極めて即答性の
高いものとなる。また同時にキーの状態変化が検出され
た場合には離鍵によるキーコード出力を優先し、さらに
キーコード出力に対しては定められた優先順位たとえば
高音優先に従って出力されるものである。以下本発明を
実施例につき詳述する。第１図において、各キースィッ
チＳｗ，，Ｓｗ２・・・Ｓの，・・・Ｓｗｎにマスタク
ロツクを並列に供給するマスタクロック発生器１が設け
られ、これらのキーの状態が同時に検出される。

マスタクロックの周波数は、最大１咳建が同時に押され
た場合、キーコード記憶回路に発生された全てのキーコ
ードが書き込まれるまでの時間を最大１′２００〔秒〕
とするならば狐ＨＺ以上であれば十分である。キーコー
ド発生回路群は破線で囲まれた代表的に示されるキーコ
ード発生回路２ｉがキースィッチ数ｎ段設けられる。

これらの出力は全てワイアードオア（ＯＲ）とされてい
る。いまキーコード発生回路２ｉにおいて、キースィッ
チ（ＳＷｉ）２１が閉じられると、フリツブフロツプ（
ＦＦＩ）２２はマスタクロツク発生器１の出力Ｑによっ
てセットされＱ端子から“１”を出力する。フリツプフ
ロツプ（ＦＦＩ）２２はＤタイプフリツプフロツプを使
用する。ＡＮＤ１にはフリツプフロツプ（ＦＦＩ）２２
のＱ出力“１”とフリツプフロツプ（ＦＦ２）２３のＱ
出力“１”が入力され、ＡＮＤＩは“１”を出力する。
この時他のキーコード発生回路において、離鍵状態でな
ければ他の同様のＡＮＤ３は“０”を出力し、相互にダ
ィオードＤＩを介して連結された線（１，）２４は“０
”を出力する。ＡＮＤ２にはＢＮＤＩと線（１，）２４
の反転出力“１”が入力され“１”を出力する。ＡＮＤ
２出力はＯＲ１に入力し、ＯＲＩは“１”を出力する。
この時同時にキーコード発生回路２ｊより上の同回路２
ｐ（２，≦２ｐ＜２ｉ）が滋鍵あるし・は押鍵状態でな
ければ相互にィンバータを介してＡＮＤ４にそれぞれ入
力するように接続された線（１２）２５には“０”が入
力され、従って、“１”をＡＮＤ４に入力する。ＡＮＤ
４にはＯＲＩと線（１２）２５の出力“１”が入力され
た結果“１”を出力する。ＡＮＤ４出力はＯＲ２に入力
し、ＯＲ２は“１”を出力する。これによってキーコー
ド発生回路２ｉより下の同回路２ｉ十・〜２ｎでのキー
コード発生を禁止待機させる。さらにＡＮＤ４の出力は
ダイオードマトリックス３０に入力したとえばダイオー
ドＤ２〜０５を通してキーコードデータを出力する。次
にマスタクロツク発生器１よりマスタクロツクＱを単安
定マルチパイプレー夕（ＭＭＩ）１１に与え、遅延タイ
ミングをとったクロックが単安定マルチパイプレータ（
ＭＭＩ）１１より出力される。ＡＮＤ５には単安定マル
チパイプレータ（ＭＭＩ）１１の出力ＱとＡＮＤ４出力
“１”が入力し、ＡＮＤ５はキーコードデータのラツチ
パルスを出力する。さらにマスタクロツク発生器１のＱ
出力はＡＮＤ７を通してＡＮＤ６に入力される。ＡＮＤ
６にはＢＮＤ４の出力“１”が入力されており、マスタ
クロツクＱ出力がフリツプフロツプ（ＦＦ２）２３のＴ
端子に入力される。フリツプフロツブ（ＦＦ２）２３は
ＪＫフリツプフロツプを使用し、いまＪ端子にはフリツ
プフロツプ（ＦＦＩ）２２の出力Ｑの“１”、Ｋ端子に
はフリツプフロツプ（ＦＦＩ）２２の出力Ｑの“０”が
入力され、フリツプフロツプ（ＦＦ２）２３はマスタク
。ツクＱ出力の立ち上りでセットされる。これによりフ
リップフロツプ（ＦＦ２）２３のＱ出力は“０”となり
ＡＮＤ１，ＡＮＤ２，ＡＮＤ３，ＯＲ１，ＡＮＤ４，Ａ
ＮＤ５，ＯＲ２，ＡＮＤ６の出力は“０１１となりキー
コード発生を停止し、他のキーコード発生回路への禁止
と待機を解除する。次にキースイツチ（Ｓｗｉ）２１が
開かれると、フリツプフロツプ（ＦＦＩ）２２はマスタ
クロツクのＱ出力の立上りによりリセットされる。

これによりフリツプフロツプ（ＦＦＩ）２２のＱ出力が
“１”となり、ＡＮＤ３にはフリツブフロツプ（ＦＦＩ
）２２のＱ出力‘１１”とフリツプフロツブ（ＦＦ２）
２３のＱ出力“１”が入力され、その結果“１”を出力
する。この出力により他のキーコード発生回路の同様の
線（１２）２４に“１”を入力し、押鍵によるキーコー
ド発生を禁止し待機させる。ＡＮＤ３出力はＯＲＩに入
力しＯＲＩは“１”を出力する。いま同時にキーコード
発生回略２ｉより上の同回路２ｐ（２，≦２ｐ＜２ｉ）
が離鍵状態でなければ線（１２）２５には“０”が入力
し、反転されて“１”を出力する。ＡＮＤ４にはＯＲＩ
と線（１２）２５の各出力“１”を入力して“１”を出
力し従ってＯＲ２は“１”を出力する。これによりキー
コード回路２ｉより下の同回路２ｉ＋，〜２ｎでのキー
コード発生を禁止し待機させる。さらにＡＮＤ４の出力
はダイオードマトリックス３０１こ入力し、線２６によ
りキーコ−Ｎこ対応するたとえば８ビットをダィオ−ド
Ｄ２〜Ｄ５で符号化したデータが出力される。これとと
もに単安定マルチパイプレータ（ＭＭＩ）出力ＱとＡＮ
Ｄ４出力“１”をＡＮＤ５に入力し、キ−コードデータ
のラツチパルス線２７よりダイオ−ドＤ６を通して出力
する。さらにマスタクロック発生器１のＱ端子より後述
のＡＮＤ７を介してＡＮＤ４出力“１”をＡＮＤ６に入
力し、ＡＮＤ６よりマスタクロツクのＱ出力をフリツプ
フロツプ（ＦＦ２）２３のＴ端子に入力させる。

このフリツプフロツプ（ＦＦ２）２３のＪ端子にはフリ
ツプフロツプ（ＦＦＩ）２２の出力Ｑの“０”、Ｋ端子
には同出力Ｑの“１”が入力されており、フリツプフロ
ツプ（ＦＦ２）２３のマスタクロツクＱ出力の立上りで
リセットされ、フリツプフロツプ（ＦＦ２）２３の出力
Ｑは“０”となりＡＮＤ１，ＡＮＤ２，ＡＮＤ３，ＯＲ
１，ＡＮＤ４，ＡＮＤ５，ＯＲ２，ＡＮＤ６の出力は“
０”となりキーコード発生を完了し、他のキーコード発
生装置への禁止待機を解除する。２鍵以上のキースイッ
チが同時に隣鍵された場合、キーコード発生回路は各キ
ースィッチ段に設けられた同様のＡＮＤ３、線（１，）
２４により滋鍵は常に押鍵に対して優先され、上記と同
様キーコード発生はＯＲ２、線（１２）２５、ＡＮＤ４
の構成により高音を優先する。

２鍵以上のキースィツチで押鍵と磯鍵が同時の場合には
上記のように、キーコード発生は常に滋鍵が優先し、さ
らに隣鍵された中でも高音を優先する。

このような優先順位に基いてキーコードは順次発生され
ていくから混乱は起らない。これらのキーコード発生回
路群より出力されるキーコードデー外ま第２図に示され
るキーコード記憶装置群に与えられる。

このキーコード記憶装魔３ｉはデータをそれぞれ並列に
入力するラツチパルス回略３１と一致回路３２を含み、
その他ＦＦ用クロツクがフリツプフロツプ（ＦＦ３）３
３に与えられ、ラツチパルスがラツチ禁止回路４ｉを介
してラッチ回路３１に与えられる。第３図に各クロック
、データのタイミングを示す。第２図はキーコード記憶
装置１チャンネルにに対応するものを示し、同等の装置
を本実施例では１０チャンネル有するものである。

キーコード記憶菱贋３ｉをｌｑ回路有し、キーコードデ
ータとＦＦ用クロックは各チャンネルとも同様に入力し
、ラツチパルスは１チャンネル目においてはＡＮＤＩＯ
を介してＡＮＤ８，ＡＮＤ９に入力し、次のチャンネル
からは前のチャンネルのＡＮＤ９の出力がＡＮＤ８，Ａ
ＮＤ９に入力する。

各チャンネルの一致回路３２の出力はそれぞれラツチ制
御回路４ｉのＮＯＲＩに入力する。押鍵によって送られ
るキーコードデータは第３図ａのマスタクロツク、同図
ｂのリセツトＦＦ用パルスに対する同図ｅの波形で示さ
れ、同図ｄのラツチパルスにより第２図のラツチ回路３
１に書き込まれる。いま第１図のキースィツチ（ＳＷｉ
）２１が押されるとキーコードデータがキーコード発生
回路群２ｉより出力される。データがラツチ回路３１お
よび一致回路３２に並列に入力し、それぞれの並列出力
をオアゲート（ＯＲ３）３４に入力して、“０”を出力
し、これをＤタイプフリツプフロツブ（ＦＦ３）３３の
Ｄ端子に入力し、そのＱ出力は“１”を出力する。次に
ＡＮＤ８にはこのフリツプフロツプ（ＦＦ３）３１の出
力Ｑの“１”が入力しており、さらにラツチパルスをＡ
ＮＤＩＯを介して入力してその出力をラツチ回路３１に
与える。これによりキーコードデータがラツチ回路３１
にラツチされる。キーコードがラツチされるとくＯＲ３
）３４は“１”を出力し、フリツプフロツプ（ＦＦ３）
３３に与えられる。フリツプフロツプ（ＦＦ３）３３は
マスタクロツクＱによりセットされ、Ｑ出力“１”を出
力する。さらに、Ｑ出力は“０”となりＡＮＤ８でラッ
チパルスがラッチ回路３１に入力することを禁止する。
さらにフリツプフロップ（ＦＦ３）３３のＱ出力“１”
はＡＮＤ９に与えられ、ＡＮＤ９より次にくるラツチバ
ルスを出力する。ＡＮＤ９の出力は次のチャンネルの同
様のＡＮＤ８に入力させる。さらにフリツプフロツプ（
ＦＦ３）３３の出力Ｑは一致検出回路３２に入力し次に
送られるキーコードデータとラツチされたキーコードと
の一致を検出する。すなわちキースィツチ（ＳＷｉ）２
１が磯鍵するとキーコード発生回路群２ｉより出力され
るキーコードデー外こより一致検出回路３２は一致出力
を出す。この時の同一キーコードが他のチャンネルにラ
ツチされることを禁止するラッチ制御回路４ｉに示すよ
うに、一致検出回路３２の一致出力をノアゲート（ＮＯ
ＲＩ）４１に入れ、その出力をＡＮＤＩ０に入力してラ
ツチパルスをＡＮＤ８を介してキーコード記憶装置３ｉ
のラッチ回路３１に入力することを禁止する。さらに一
致検出回路３２の一致出力によりラッチ回路３１がリセ
ットされる。リセットされると（ＯＲ３）３４は‘‘０
”を出力しフリツプフロツプ（ＦＦ３）３３はマスタク
ロツクＱによりリセットされＱ出力は“０”、Ｑ出力は
“１”となり、次にくるラツチパルスＡＮＤ８より出力
し、ＡＮＤ９で禁止し、次のチャンネルへ送らないよう
に動作する。このようにキーコードをラツチするとラツ
チパルスはＡＮＤ９より次のチャンネルのＡＮＤ８に与
えられ、次のチャンネルも同様に動作を行なつ。いまキ
ーコード記憶装置群のチャンネル数１０以上のキースィ
ッチ２１が押された場合、すなわち空きチャンネルがな
い時にさらにキーコードデータが出力された場合には、
このキーコードデータはオーバフローとなり空きチャン
ネルができるまで出力しつづける必要がある。

このため、本実施例ではアーバフローしたラッチパルス
を第１図の単安定マルチパイプレータ（ＭＭ２）１２に
与え適当なパルス幅を持たせマスタクロックＱがキーコ
ード発生回路のフリツブフロツプ（ＦＦ２）２３のＴ端
子に入力することを禁止し、（ＦＦ２）２３の状態を変
化させないことによりキーコードデータを空きチャンネ
ルができるまで、たとえば第３図にようにオーバフロー
信号を１回出力し、オーバフローのキーコードが発生さ
れる毎にオバーフロ信号を出力し、オバーフローが解消
されるまで出力しつづける。この時滋鍵によるキーコー
ド発生は前述のとおり、押鍵に対して優先するために麹
鍵によって空きチャンネルを先ず作り、それから後再び
オーバーフローしたキーコードを発生することになる。

上記本発明の実施例においてはキーコード記憶装置群を
１０チャンネルとした場合について述べたが、これに限
定されることなく適宜の最大同時発音数だけ設ければよ
い。なおキーコード発生回路より出力される並列ＰＣＭ
データは直列ＰＣＭデータとして出力ラインを減少する
ことも容易に可能となり、そのためにはキーコード発生
回路群とキーコード記憶装置との間に簡単な直並列変換
回路を付加することにより実現される。

この場合のクロツク周波数は上記実施例のクロック周波
数のデータビット数情になることは明らかである。以上
説明したように、本発明によれば、キースィッチの押鍵
と雛鍵の状態の変化時点でそのキーコードを送るもので
あり、全キースィッチの状態を同時に調べるクロツクと
その間のキーコードデーテを送る時間のみで十分であり
、極めて即答性の高いものとなる。

また同時にキースィッチの状態変化が検出された場合に
は離鍵によるキーコード出力を優先し、さらにキーコー
ド出力に対しては定められた優先順位に従ってて出力さ
れ、出力されていないキースィツチに対しては状態変化
を保持し、待機し、順次優先順位に従ってキーコードが
出力される。たとえば実施例で示したように、高音での
即答性を高めるための高音優先が用いられる。キーコー
ドデータはたとえば８ビットの並列ＰＣＭ信号とし、キ
ーコードを出力するにはクロックパルス１個で済むから
、１蟹鰹同時に押されてた場合でもクロック周波数をナ
ＨＺとすれば１０十１／ナ〔秒〕で済み、従釆の走査す
る方式に比べて応答時間が非常に遠くなり、しかもクロ
ック周波数も非常に低いもので済むことになる。本発明
の場合、従釆キースィッチを走査させてキーアサインを
行なうことにより生ずる押鍵、雛鍵の間の時間ずれの問
題も解決し、簡単な構成で既答性の高いキーァサィナな
実現できるものである。

【図面の簡単な説明】

第１図は本発明の係るキーコード発生装置の実施例を示
す回路図、第２図は第１図のキーコード発生回路に接続
されるキ−コード記憶装置の実施例を示す回路図、第３
図は本発明の上記実施例の動作を示すタイムチャートで
あり、図中、１はマスタクロック発生器、２ｉはキーコ
ード発生回絡、３ｉはキーコード記憶装置、４ｉはラッ
チ制御回路、１１，１２は単安定マルチパイプレータ、
２１はキースイツチ、２２，２３，３３はフリツプフロ
ツプ、３０はダイオードマトリックス、３１はラツチ回
路、３２は一致検出回路、３４はオアゲート、４１‘ま
ノアゲートを示す。第１図第２図第３図

Claims

【特許請求の範囲】１各キースイツチの押鍵離鍵の状態変化を同時に検出
するため各キースイツチに並列にマスタクロツクを供給
するマスタクロツク発生器、前記マスタクロツクの前半
でキースイツチの状態を記憶する第１の記憶回路、該第
１の記憶回路の出力を前記マスタクロツクの後半で記憶
する第２の記憶回路、該第１、第２の記憶回路出力によ
り前記各キースイツチの押鍵離鍵の状態変化を検出する
変化検出回路、該変化検出回路の出力により前記キース
イツチに対応したキーコードを発生する手段、前記マス
タクロツクと前記キーコードよりラツチパルスを出力す
る手段、および前記マスタクロツクと前記変化検出回路
の出力により第２の記憶回路をリセツトして出力発生を
完了する手段より成るキーコード発生回路を複数のキー
スイツチに対応してそれぞれ設けたキースイツチ発生回
路群、該キーコード発生回路群における前記変化検出回
路の出力で所定の優先順位に従い、高優先度のキーコー
ド発生回路から順次マスタクロツクによりキーコード発
生を行ない、低優先度の変化検出回路出力を一時禁止し
、キーコード発生を待機させる手段、およびキースイツ
チの離鍵と他のキースイツチの押鍵の同時操作の場合押
鍵によるキーコード発生を禁止し離鍵を優先するための
第１の制御回路を具えたことを特徴とするキーアサイナ
。２各キースイツチの押鍵離鍵の状態変化を同時に検出
するため各キースイツチに並列にマスタクロツクを供給
するマスクロツク発生器、前記マスタクロツクの前半で
キースイツチの状態を記憶する第１の記憶回路、該第１
の記憶回路の出力を前記マスタクロツクの後半で記憶す
る第２の記憶回路、該第１，第２の記憶回路出力により
前記各キースイツチの押鍵離鍵の状態変化を検出する変
化検出回路、該変化検出回路の出力により前記キースイ
ツチに対応したキーコードを発生する手段、前記マスタ
クロツクと前記キーコードよりラツチパルスを出力する
手段、および前記マスタクロツクと前記変化検出回路の
出力により第２の記憶回路をリセツトして出力発生を完
了する手段より成るキーコード発生回路を複数のキース
イツチに対応してそれぞれ設けたキーコード発生回路群
、該キーコード発生回路群における前記変化検出回路出
力で所定の優先順位に従い、高優先度のキーコード発生
回路から順次マスタクロツクによりキーコード発生を行
ない、低優先度の変化検出回路出力を一時禁止し、キー
コード発生を待機させる手段、およびキースイツチの離
鍵と他のキースイツチの押鍵の同時操作の場合押鍵によ
るキーコード発生を禁止し離鍵を優先するための第１の
制御回路を具え、さらに前記キーコード発生回路群より
出力されるキーコードを記憶する第３の記憶回路、該記
憶されたキーコードと前記キーコード発生回路群より出
力されるキーコードを比較し一致を出力する一致検出回
路、該一致検出回路出力によりキーコードが前記第３の
記憶回路に記憶されたことを検出する回路およびラツチ
パルスを前記第３の記憶回路に与えることを禁止し次の
チヤンネルに与えるように動作する第２の制御回路より
成るキーコード記憶装置群を設けたことを特徴とするキ
ーアサイナ。３各キースイツチの押鍵離鍵の状態変化を同時に検出
するため各キースイツチに並列にマスタクロツクを供給
するマスタクロツク発生器、前記マスタクロツクの前半
でキースイツチの状態を記憶する第１の記憶回路と、該
第１の記憶回路の出力を前記マスタクロツクの後半で記
憶する第２の記憶回路、該第１、第２の記憶回路出力に
より前記各キースイツチの押鍵離鍵の状態変化を検出す
る変化検出回路、該変化検出回路の出力により前記キー
スイツチに対応したキーコードを発生する手段、前記マ
スタクロツクと前記キーコードよりラツチパルスを出力
する手段、および前記マスタクロツクと前記変化検出回
路の出力により第２の記憶回路をリセツトして出力発生
を完了する手段より成るキーコード発生回路を複数のキ
ースイツチに対応してそれぞれ設けたキーコード発生回
路群、該キーコード発生回路群における前記変化検出回
路出力で所定の優先順位に従い、高優先度のキーコード
発生回路から順次マスタクロツクによりキーコード発生
を行ない、低優先度の変化検出回路出力を一時禁止し、
キーコード発生を待機させる手段、およびキースイツチ
の離鍵と他のキースイツチの押鍵の同時操作の場合押鍵
によるキーコード発生禁止し離鍵を優先するための第１
の制御回路を具えるととともに、前記キーコード発生回
路群より出力されるキーコードを記憶する第３の記憶回
路、該記憶されたキーコードと前記キーコード発生回路
群より出力されるキーコードを比較し一致を出力する一
致検出回路、該一致検出回路出力によりキーコードが前
記第３の記憶回路に記憶されたことを検出する回路およ
びラツチパルスを前記第３の記憶回路に与えることを禁
止し次のチヤンネルに与えるように動作する第２の制御
回路より成るキーコード記憶装置群を設け、さらに該キ
ーコード記憶装置のチヤンネル数以上のキースイツチが
押された時記憶されないキーコードデータを再び記憶す
るまで出力し続けるように制御する回路を具えたことを
特徴とするキーアサイナ。