JPS6027040B2 - キ−コ−ド発生装置 - Google Patents

Description

【発明の詳細な説明】 本発明はキーコード発生回路群に入力するキ−スイッチ
データを時分割で送り記憶させる手段を具えたキーコー
ド発生装置に関するものである。

電子オルガンのように多数のキースィツチを有する袋贋
において、スイッチの開閉情報を所望の回路に供Ｖ給す
るために各スイッチと回路を直接接続すると配線量はぼ
う大なものとなる。そこで各キースイツチを時分割に走
査することによって開閉情報をＴＤＭ（時分割多重）信
号またはＰＣＭ（パルス符号変調）信号としてキーコー
ド記憶装置に送る時分割多重方式が一般に用いられてい
た。しかしこの方式において、キースィッチの押鍵と雛
鍵の状態を時分割的に調べるため押されていないキース
ィッチの情報まで送る結果となり、必要な情報を送るた
めには１走査区間を必要とし、秤鍵と磯鍵に対する即答
性を高めるためには、非常に高い周波数のたとえば数百
ＫＨＺのクロックが必要であった。また押鍵と雛鍵時点
の１走査区間との関係により応答時間がずれること、た
とえば押鍵されたキースイツチが走査直後に離鍵される
と応答時間が１走査区間程度ずれることとなる。これら
を改善するため本発明の出願人は別出願により新規なキ
ーアサイナを提案している。

すなわち実施例において詳述するようにキーコード発生
装置を用いたもので、各キースィッチの走査によること
なくキースイツチの押鍵と離鍵の状態の変化の時にその
キーコードを送るものである。この場合全キースィッチ
の状態を同時に調べるクロックとその間のキーコードデ
ータを送る時間のみで十分であり、クロック周波数が低
いことと即答性の高いことを特徴としている。しかしキ
ースイッチより入力する入力ライン数はそのキースイツ
チ数だけ必要とされる。これらの回路を集積化する場合
には半導体素子のピン数は限定されるため、キースィツ
チより入力するライン数をできるだけ減少することが必
要となる。本発明の目的はキーコード発生装置の特徴を
損なうことなく入出力線数を減少することである。

前記目的を達成するため、本発明のキーコード発生装置
は第１のクロツクの前半で各キースィツチの状態を記憶
する第１の記憶回路、該第１の記憶回路の出力を前記第
１のクロックの後半で記憶する第２の記憶回路、該第１
、第２の記憶回路出力によりキースィッチの押鍵雛鍵の
状態変化を検出する変化検出回路、該変化検出回路の出
力により前記キースィッチの対応したキーコードを発生
する手段、前記第１のクロックと前記キーコードとより
ラッチパルスを出力する手段、前記第１のクロックと前
記変化検出回路の出力とにより前記第２の記憶回路をリ
セツトして出力発生を完了する手段より成るキーコード
発生回路を複数のキースィッチに対応してそれぞれ設け
たキーコード発生回路群、該キーコード発生回路群にお
ける前記変化検出回路の出力で所定の優先順位に従い、
高度先度の前記キーコード発生回路から順次前記第１の
クロックによりキーコード発生を行ない、低優先度の前
記変化検出回路の出力を一時禁止し、キーコード発生を
待機させる手段、およびキースィッチの離鍵と他のキー
スィツチの押鍵の同時操作の場合押鍵によるキーコード
発生を禁止し磯鍵を優先するための制御回路を具えたキ
ーコード発生装置において、前記キーコード発生回路群
に入力する複数のキ−スイッチにより構成したｍ×ｎの
キースイツチマトリツクス回路、核キースィッチマトリ
ックス回路よりオクターブ毎に、キースィツチ情報を第
１のクロツクに対し低速の同期または非同期の独立した
第２のクロックによりｍ時分割で転送する手段、および
前記キーコード発生回路群のｎ個を１ブロックとしたｍ
ブロックに順次低速で記憶させる制御回路より成る時分
割装置を具えたことを特徴とするものである。

すなわち上記キーコード発生装置はキースイツチの開閉
状態を記憶する記憶装置を具備しているから、時分割使
用に適するものであり、時分割によりキーコード発生の
妨げになるものではない。

ざらに押鍵雛鍵に対するキーコード発生に要する時間は
このキーコード発生袋瞳のクロツク周波数の許容度から
すれば時分割時における時間遅れは全く問題とはならな
いものである。このように何らキーコード発生装置の特
徴を窺うことなく入出力線数を効果的に減少しうるもの
である。以下本発明を実施例につき詳述する。

第１図は本発明の実施例の構成を示す概要説明図である
。

同図において、キースイツチマトリツクス２は（ｍ，ｎ
）行列で構成され、キーデータは時分割クロツク１によ
ってｍ分の時分割でｎビットづつ順次出力されキーコー
ド発生回路群３に与えられる。キーコード回路群３もキ
ースイツチマトリックス１と同様にキーコード発生回路
ｎ個を１ブロックとするとｍブロックで構成されている
。時分割クロック回路１はクロツク源よりクロツクａを
与えられるリングカウンタまたはシフトレジスタによっ
て構成される。このク。ック周波数をナａとする。さら
にキーコード発生回路３の記憶回路に与えられる周波数
ナｂのクロックｂはクロツク源よりゲート１１で周波数
「ａのクロツクａとＡＮＤをとり各ブロックに振分けら
れる。この場合クロツクｂはクロツクａと同期したタイ
ミングをもつクロツクとするか、またはサンプリング定
理を満足するために、メｂＺ２ナａという非同期のクロ
ツクとしてもよい。実施例の場合にはクロック周波数を
下げる観点からクロックａとクロツクｂとは同一周波数
の同期したものとする。この時分割されたキーデータが
クロックｂによりキーコード発生回路群３の各ブロック
毎にキースィッチの開閉状態を順次その記憶回路に書き
込んでいく。このキーデータ検出によりキーコード発生
回路３は時分割クロツクとは無関係にあらかじめ設定さ
れた一定の優先順位に従ってキーコードデータを順次出
力する。第２図はキースィツチマトリックス２の構成を
示したものでｍ，ｎ行列より構成される。

すなわち時分割クロックａによりｎ，〜ｎｎまで走査さ
れ出力ｎビットがｍ分の時分割で出力される。いまスイ
ッチＳＷｉ‐ｊが押されたとすればタイムスロットｉの
時点すなわちｍｉ走査の時点で出力ｎｊに“１”を出力
する。これは同時にｎブロックより成るキーコード発生
回路群のｉブロックのキーコード発生回路Ｋｉ‐ｊに入
力される。第３図は第１図の実施例のキーコード発生回
路につき破線で囲まれた代表的なキーコード発生回路（
ＫＨ）３を示す。

いまスイッチマトリックスＳＷｉ‐ｊが押されたとする
と、タイムスロットｉの時にＤタイプのフリツプフロツ
プ（ＦＦＩ）２１の○端子に“１”が入力される。それ
と同時にゲート１１が関されてクロツクｂがＴ端子に入
力され、（ＦＦＩ）２１のＱ出力は‘‘１”を出力する
。ＪＫタイプフリツプフロツプ（ＦＦ２）２２の出力Ｑ
は“１”であり、ＡＮＤＩには 〇ＦＩ）２１のＱ出力
“１”と（ＦＦ２）２２のＱ出力“１”が入力されるか
ら“１”を出力する。この時他のキーコード発生回路に
おいて麹鍵によるキーコードを発生していなければ他の
同様のＡＮＤ３は“０”を出力し、相互にダイオードＤ
Ｉをして連結された線（１，）２４は“０”を出力する
。ＡＮＤ２はＡＮＤＩの出力と線（１，）２４の反転出
力“１”が入力され“１”を出力する。ＡＮＤ２出力は
ＯＲＩに入力し、ＯＲＩは“１”を出力する。この時同
時にキーコード発生回路Ｋｉ‐ｊより上の同回路Ｋｐ‐
ｑ（ＫＭ≦Ｋｐ‐ｑ＜ＫＨ）が離鍵あるし、は押鍵状態
でなければ相互にィンバータを介してＡＮＤ４にそれぞ
れ入力するように接続された線（１２）２５には“０”
が入力され、従って“１”をＡＮＤ４に入力する。ＡＮ
Ｄ４にはＯＲＩと線（ら）２５の出力“１”が入力され
た結果“１”を出力する。ＡＮＤ４出力はＯＲ２に入力
し、ＯＲ２は“１”を出力する。これによってキーコー
ド発生回路Ｋｉ‐ｊより下のキースイツチでのキーコー
ド発生を禁止待機させる。次にＪＫタイプのフリップフ
ロツブ（ＦＦ２）２２はＪが“１”、Ｋが“０”でＡＮ
Ｄ６に入力されているクロツクによりセットされ、（Ｆ
Ｆ２）２２のＱ出力は、“０”となり、ＡＮＤ１，ＡＮ
Ｄ２，ＡＮＤ３，ＯＲ１，ＡＮＤ４，ＡＮＤ５，ＯＲ２
，ＡＮＤ６の出力は、“０”となりキーコード発生を停
止し、他のキーコード発生回路への禁止と待機を解除す
る。次にキースイッチマトリックスＳＷｉ‐ｉが離れた
場合、タイムスロットｉの時にフリップフロップ（ＦＦ
Ｉ）２１のＤ端子に“０”が入力され、それと同時にゲ
ート１１が開かれてクロツクｂがｉブロックのＴ端子に
入力され、フリツプフロツプ（ＦＦＩ）２１のＱ出力は
‘‘１”となる。

フリツプフロツプ（ＦＦ２）２２のＱ出力は‘‘１”を
出力しており、従ってこれら両出力が入力するＡＮＤ３
は“１”を出力する。ＡＮＤ３出力はＯＲＩに入力しＯ
ＲＩは“１”を出力する。ＡＮＤ３の出力は全キーコー
ド発生回路Ｋ，‐ｊでの押鍵によるキーコード発生を禁
止するよう他のキーコード発生回路の同様の線（１，）
２４に“１”を入力する。さらにキーコード発生回路Ｋ
ｉ‐ｊより上の同回路Ｋｐ‐ｑ（Ｋ，‐，ＳＫｐ‐ｑ＜
Ｋｉ−ｊ）でキーコードが発生されていなければ線（１
２）２５には“０”が入力し、反転されて、“１”を出
力する。ＡＮＤ４にはＯＲＩと線（１２）２５の各出力
“１”が入力されて“１”が出力される。押鍵時と同様
ＡＮＤ４の出力“１”によりｉ−ｉ段のキースイツチコ
ードがダイオードマトリックス３０に入力し線２６によ
りキーコードーこ対応する。たとえば８ビットをダイオ
ードＤ２〜Ｄ５で符号化したデータが出力される。これ
とともに単安定マルチパイプレータ（ＭＭＩ）出力Ｑと
ＡＮＤ４出力“１”をＡＮＤ５に入力し、キーコードデ
ータのラツチパルス線２７よりダイオードＤ４を通して
出力する。またＡＮＤ４出力はＯＲ２に入力Ｋｉ−ｊよ
り下のキースィッチでの線（１２）２５に“１”を入力
し従って出力は反転して“０”となるからキーコード発
生を禁止する。次にフリツプフロツプ（ＦＦ２）２２は
Ｊが“０”Ｋが“１”でＡＮＧ６に入力されるクロツク
によりリセットされ、（ＦＦ２）２２の出力Ｑは“０”
となる。これによりキーコード発生を完了する。さらに
押鍵、機鍵によるキーコード発生が同時にに行なわれる
場合には、ＡＮＤ３出力により全キーコード発生回路の
線（１２）２４に入力し、藤鍵によるキーコード発生を
優先するように働き、さらにＡＮＤ４出力によりＯＲ２
を通して下のキーコード発生回路の線（１２）２５に入
力し上位たとえば高音を優先させる動作を行ない、この
優先順位に従ってキーコードは出力される。

第４図は本発明の実施例のタイムチャートを示す。

すなわちキースイツチマトリツクスは（ｍ，ｎ）＝（６
，１２）とし、キーコード発生回路は１２回路を１ブロ
ックとする６ブロックキースイツチに対応して設けられ
ている。さらにクロックｂはクロツクａの負論理出力と
し、同期をとってキースィッチの状態を記憶する。

またフリツプフロツプ（ＦＦ２）２２のＴ端子に入力す
るクロツクはクロツクａと同一のものを使用する。これ
らのクロツクａは同図ａの波形ＣＩａで、クロックｂは
同図ｃの波形ＣＩｂで示される。同図ｂはｍ＝６とした
場合の時分割タイムスロットを示したものである。いま
同図ｅに示す３個のキースイッチＳＷ２−，，ＳＷ２‐
２，ＳＷ３‐２がそれぞれ図示のように押鍵、隣鍵され
たものとする。この場合、ＳＷ２−，とＳＷ２‐２は何
れもタイムスロット２に属し、同時に押鍵され、ＳＷ３
‐２はタイムスロット３に属し僅かに遅れて押鍵される
。これらの離鍵の時点はそれぞれ異なる。これらのキー
コードは同図ｂのそれぞれのタイムスロットｍ２，ｍ３
と同図ｃのクロックｂにより形成された同図ｄに示すゲ
ート出力パルスＧ２，Ｇ３で制御される。また同時押鍵
の場合には高音優先で処理される。従ってキーコード出
力としては同図ハこ示すように、押鍵の場合にはまずＳ
Ｗ２−，がその直後の○２のパルスにより出力し、次に
優先順位により１タイムスロット遅れてＳＷ２‐２が出
力し、最後にＳＷ３‐２がさらに１タイムスロット遅れ
て出力する。離鍵の場合にはまずＳＷ２−，が麹鍵の直
後のＧ２のパルスに対応して出力し、これに引続きＳＷ
２‐２，ＳＷ３‐２の機鍵直後のそれぞれＧ２，Ｇ２の
額序に従い出力する。

このようなキーコード出力を構成することにより若千押
鍵離鍵時′点のずれはなくなり、従来の走査方式のよう
に大きなずれはなくなり、即答性において優れたキーコ
ード発生が実現できるものである。以上説明したように
、本発明によれば従来の走査方式に比較してクロック周
波数が低く即答性が高くまた応答時間のずれが少ないと
いう特徴を損なうことなく、しかもキ−スイッチをマト
リックス構成としてキーコード発生回路群と接続し時分
割で使用することにより、その間入出力線を減少するこ
とができる。

すなわちマトリックス構成ｍｘｎの各点を直接接続した
場合の入出力線がｍ×ｎ本であるのに対し時分割した場
合はｍ＋ｎ本に減少することができる。またキーコード
を出力するのにかかる時間は最大同時に×個のキースィ
ッチの状態変化があった時、時分割しない場合はクロツ
クを１００マイクロ秒とすれば（Ｘ＋１）×１００マイ
クロ秒であったのに対し、本実施例においては最大（ｍ
＋×＋１）×１００マイクロ秒となり、応答時間は時分
割数ｍによって若干延びる。

しかしｍは入出力線を減少させるものであり、たとえば
２５針固のキースィツチの入出力線数はｍ＝８，ｎ＝３
２として８×３２三２５６であるから８十３２＝４止本
で足りることになる。この場合ｍ＝８となり応答性は時
分割することによってそれほど悪くならないことは明ら
かである。また同程度の応答速度にするためにはｍ＋Ｘ
＋ＩＸ寿÷十１倍１こク。ックを上げるこをＸ＋１によ
っても達成される。

本発明に適用したキーコード発生方式は低いクロック周
波数を用いることが特徴の１つとなっているからこれを
若干上げても殆ど問題にはならない。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示す概要説明図、第２
図は第１図の実施例のキースイッチマトックスの説明図
、第３図は第１図の実施例のキーコード発生回路の詳細
図、第４図は本発明の実施例のタイムチャートであり、
図中１は時分割クロツク、２はキースイツチマトリツク
ス、３はキーコード発生回路、１１はゲート、２１，２
２はフリツプフロツプ、３０はダイオードマトリックス
を示す。 第１図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ 第１のクロツクの前半で各キースイツチの状態を記
   憶する第１の記憶回路、該第１の記憶回路の出力を前記
   第１のクロツクの後半で記憶する第２の記憶回路、該第
   １、第２の記憶回路の出力によりキースイツチの押鍵離
   鍵の状態変化を検出する変化検出回路、該変化検出回路
   の出力により前記キースイツチに対応したキーコードを
   発生する手段、前記第１のクロツクと前記キーコードと
   よりラツチパルスを出力する手段、前記第１のクロツク
   と前記変化検出回路の出力とにより前記第２の記憶回路
   をリセツトして出力発生を完了する手段より成るキーコ
   ード発生回路を複数のキースイツチに対応してそれぞれ
   設けたキーコード発生回路群、該キーコード発生回路群
   における前記変化検出回路の出力で所定の優先順位に従
   い、高優先度の前記キーコード発生回路から順次前記第
   １のクロツクによりキーコード発生を行ない、低優先度
   の前記変化険出回路の出力を一時禁止し、キーコード発
   生を待機させる手段、およびキースイツチの離鍵と他の
   キースイツチの押鍵の同時操作の場合押鍵によるキーコ
   ード発生を禁止し離鍵を優先するための制御回路を具え
   たキーコード発生装置において、前記キーコード発生回
   路群に入力する複数のキースイツチにより構成したｍ×
   ｎのキースイツチマトリツクス回路、該キースイツチマ
   トリツクス回路よりオクターブ毎にキースイツチ情報を
   第１のクロツクに対し低速の同期または非同期の独立し
   た第１のクロツクによりｍ時分割で転送する手段、およ
   び前記キーコード発生回路群のｎ個を１ブロツクとした
   ｍブロツクに順次低速で記憶させる制御回路より成る時
   分割装置を具えたことを特徴とするキーコード発生装置
   。