JPS6034271B2 - プログラマブルｒｏｍ - Google Patents
プログラマブルｒｏｍInfo
- Publication number
- JPS6034271B2 JPS6034271B2 JP58013524A JP1352483A JPS6034271B2 JP S6034271 B2 JPS6034271 B2 JP S6034271B2 JP 58013524 A JP58013524 A JP 58013524A JP 1352483 A JP1352483 A JP 1352483A JP S6034271 B2 JPS6034271 B2 JP S6034271B2
- Authority
- JP
- Japan
- Prior art keywords
- island
- conductive layer
- region
- insulating film
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/16—Subject matter not provided for in other groups of this subclass comprising memory cells having diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
- H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳＩＣ完成後に電気的に記憶内容を書き込
む事の出来るＰ−ＲＯＭ（Ｐｒｏ鰹ａｍａｂｌｅＲｅａ
ｄＯｎｌｙＭｅｍｏｒｙ）に関する。
む事の出来るＰ−ＲＯＭ（Ｐｒｏ鰹ａｍａｂｌｅＲｅａ
ｄＯｎｌｙＭｅｍｏｒｙ）に関する。
〔従来技術〕現在ＭＯＳＩＣをベースにしたＭＯＳタイ
プのＰ−ＲＯＭは殆ど存在しない。
プのＰ−ＲＯＭは殆ど存在しない。
バィポーラ型ではフューズＲＯＭ形式のものがあるが、
ＭＯＳタイプではマスクＲＯＭやＭＮＯＳメモリの如き
紫外線消去形のＥＰＲＯＭが存在するのみで、純枠な意
味でのＰ−ＲＯＭとは言い難い。即ち単にＭＮＯＳメモ
リをモールドしてしまって紫外線に依る消去が出来ない
形式のもの、つまり、一回だけ書き込めるＥＰＲＯＭが
あるのみである。然し乍ら斯る形式のＲＯＭでは１ビッ
トに対して一個のＭ皿０６のＭＯＳＴとスイッチング用
の一個のェンハンスメント型のＭＯＳＴとを必要とする
ので集積度を高める事は困難である。
ＭＯＳタイプではマスクＲＯＭやＭＮＯＳメモリの如き
紫外線消去形のＥＰＲＯＭが存在するのみで、純枠な意
味でのＰ−ＲＯＭとは言い難い。即ち単にＭＮＯＳメモ
リをモールドしてしまって紫外線に依る消去が出来ない
形式のもの、つまり、一回だけ書き込めるＥＰＲＯＭが
あるのみである。然し乍ら斯る形式のＲＯＭでは１ビッ
トに対して一個のＭ皿０６のＭＯＳＴとスイッチング用
の一個のェンハンスメント型のＭＯＳＴとを必要とする
ので集積度を高める事は困難である。
またＭＯＳＴのＯＮ、ＯＦＦに依り、“１”、“０”を
判定するのでアクセス時間が長いと言う問題点があった
。
判定するのでアクセス時間が長いと言う問題点があった
。
本発明はこのような問題点に鑑みて為されたものであっ
て、メモリアレイ中にはＭＯＳＴを含まず、高集積度で
高速読み出しが可能なＰ−ＲＯＭを提供する事を目的と
している。
て、メモリアレイ中にはＭＯＳＴを含まず、高集積度で
高速読み出しが可能なＰ−ＲＯＭを提供する事を目的と
している。
本発明は基板に形成された島状領域に薄い絶縁膜を介し
て第１の導電層を形成すると共にこの島状領域にＰＮ接
合を介して違った第２の導電層を設け、書き込み内容に
応じてこの島状領域と第１の導電届との間に薄い絶縁膜
の耐圧以上の電界を印加してこの薄い絶縁膜を絶縁破壊
して導霞層と島状領域とを電気的に短絡するものである
。
て第１の導電層を形成すると共にこの島状領域にＰＮ接
合を介して違った第２の導電層を設け、書き込み内容に
応じてこの島状領域と第１の導電届との間に薄い絶縁膜
の耐圧以上の電界を印加してこの薄い絶縁膜を絶縁破壊
して導霞層と島状領域とを電気的に短絡するものである
。
〔実施例〕第１図は本発明Ｐ−ＲＯＭの平面図、第２図
はそのローロ線に沿う断面図であり、１は一導電型、例
えばＰ型のシリコン基板で、互に島状に分離された多数
のＮ型領域２，２・・・を有している。
はそのローロ線に沿う断面図であり、１は一導電型、例
えばＰ型のシリコン基板で、互に島状に分離された多数
のＮ型領域２，２・・・を有している。
図に示した実施例では行列に３個づつ島状領域２，２・
・・を設けたものが示されている。３はこの島状領域２
，２・・・も含め基板１表面に彼着した酸化シリコン膜
等から成る絶縁膜で、島状領域２，２・・・の殆どは４
００Ａ程度の大なる厚みの絶縁膜３１，３１・・・で覆
われているが、残りの箇所は２００Ａ程度の薄い絶縁膜
３２，３２・・・で覆われている。
・・を設けたものが示されている。３はこの島状領域２
，２・・・も含め基板１表面に彼着した酸化シリコン膜
等から成る絶縁膜で、島状領域２，２・・・の殆どは４
００Ａ程度の大なる厚みの絶縁膜３１，３１・・・で覆
われているが、残りの箇所は２００Ａ程度の薄い絶縁膜
３２，３２・・・で覆われている。
絶縁膜３が酸化シリコンの場合、７〜１０ＭＶ／肌程度
の絶縁耐圧を有するが、２００Ａの膜厚を有する薄い絶
縁膜３２は１４〜２０Ｖの電界が掛ると絶縁破壊を起す
事となる。
の絶縁耐圧を有するが、２００Ａの膜厚を有する薄い絶
縁膜３２は１４〜２０Ｖの電界が掛ると絶縁破壊を起す
事となる。
４，４，４は少くとも一部が薄い絶縁膜３２を介して列
方向の島状領域２，２，２に跨って平行に設けられた第
１の導電層で、モリブデン或いは多結晶シリコン等の高
融点導電材料から構成されている。
方向の島状領域２，２，２に跨って平行に設けられた第
１の導電層で、モリブデン或いは多結晶シリコン等の高
融点導電材料から構成されている。
５はこの第１の導電層４，４，４を覆うべく設けられた
層間絶縁膜で、十分な耐圧を有する酸化膜等から成る。
層間絶縁膜で、十分な耐圧を有する酸化膜等から成る。
６，６，６はこの層間絶縁膜５上で行方向の島状領域２
，２，２に跨つて設けられた第２の導電層で、層間絶縁
膜５並びに厚い絶縁膜３１に穿ったコンタクト孔７，７
・・・を介して島状領域２，２，２・・・にまで達して
いる。８，８・・・はこコンタクト孔７，７・・・から
導入されたＰ型の不純物の拡散に依って形成されたＰ型
領域で、このＰ型領域８，８・・・と島状領域２，２・
・・とでＰＮ綾合が構成されている。
，２，２に跨つて設けられた第２の導電層で、層間絶縁
膜５並びに厚い絶縁膜３１に穿ったコンタクト孔７，７
・・・を介して島状領域２，２，２・・・にまで達して
いる。８，８・・・はこコンタクト孔７，７・・・から
導入されたＰ型の不純物の拡散に依って形成されたＰ型
領域で、このＰ型領域８，８・・・と島状領域２，２・
・・とでＰＮ綾合が構成されている。
而して今例えば最右端の第１の導電層４と最下端の第２
の導電層６′との間に第２の導電層６′側をプラスとし
て薄い絶縁膜３２の耐圧より高い３０Ｖの電界を印加し
た場合を考えてみる。
の導電層６′との間に第２の導電層６′側をプラスとし
て薄い絶縁膜３２の耐圧より高い３０Ｖの電界を印加し
た場合を考えてみる。
その電界は第２の導電層６′、Ｐ型領域８′、島状領域
２′を経てこの領域２と第１の導電層４′との間に位置
する薄い絶縁膜３２′に掛り、その絶縁膜３２′を絶縁
破壊して島状領域２′と第１の導電層４′とを導適状態
とする。従って第１の導電層４′と第２の導電層６′と
はＮ型の島状領域２とＰ型領域８との間のＰＮ接合に依
るダイオードＤを介して逢った事となる。このように薄
い絶縁膜３２，３２・・・を選択的に絶縁破壊する事に
依って論理的な“１”を書き込む事が出釆る。第１図、
第２図は簡単な実施例として３×３ビットのメモリアレ
イを示しているが、この３×３ビットのメモリアレイの
読み出し回路を第３図に示す。
２′を経てこの領域２と第１の導電層４′との間に位置
する薄い絶縁膜３２′に掛り、その絶縁膜３２′を絶縁
破壊して島状領域２′と第１の導電層４′とを導適状態
とする。従って第１の導電層４′と第２の導電層６′と
はＮ型の島状領域２とＰ型領域８との間のＰＮ接合に依
るダイオードＤを介して逢った事となる。このように薄
い絶縁膜３２，３２・・・を選択的に絶縁破壊する事に
依って論理的な“１”を書き込む事が出釆る。第１図、
第２図は簡単な実施例として３×３ビットのメモリアレ
イを示しているが、この３×３ビットのメモリアレイの
読み出し回路を第３図に示す。
上記の説明から明らかな如く、島状領域２，２・・・と
第１の導電層４，４・・・との間の薄い絶縁膜３２…を
絶縁破壊した箇所は情報として“１”、破壊されていな
い箇所は“０”が対応しており、また“１”の箇所はダ
イオードＤとして表わす事が出来る。従って第３図の上
側部分が第１図、第２図で示したメモリアレイＭＡで、
第１の導電層４，４，４は夫々読み出しスイッチングＭ
ＯＳＴ９１，９２，９３を介して読み出しィンバータ回
路ＩＮに蓮つている。尚ＤＴは各スイッチングＭＯＳＴ
９１，９２，９３の一括接続点に蓮つた高抵抗のデプレ
ッション型ＭＯＳＴである。斯る回路構成に於て、例え
ばメモリアレイＭＡの左上端のビットＢＩを読み出す場
合は、上端の第２の導電層６１にのみ正電位を与えて他
の第２の導電層６２，６３はＧＮＤ、又はＯＰＥＮとし
、また左端のスイッチングトランジスタ９１のみをＯＮ
とすると、読出しィンバータ回路ＩＮの入力は“１”と
なり、出力信号としては“０”が出力される。また例え
ばメモリアレイＭＡの左端中央のビットＢ２を読み出す
場合は、上から２番目の第２の導電層６２にのみ電位を
与え、同時にスイッチングＭＯＳＴ９１のみをＯＮとす
る。この時はこのビットＢ２位置にはダイオードＤが存
在しないので左端の第１の導電層４はＯＰＥＮとなるが
、デプレッション型ＭＯＳＴ（ＤＴ）の存在に依って読
み出しィンバーー夕回路ＩＮの入力は“０”となり、“
１”が出力される。このようにメモリアレイＭＡの内容
は適宜読み出す事が出来る。〔発明の効果〕 本発明は以上の説明から明らかな如く、メモリアレイと
してはトランジスタを必要としていないので、極めて高
集積度で、しかもアクセスタイムの短いＰ−ＲＯＭを得
る事が出来る。
第１の導電層４，４・・・との間の薄い絶縁膜３２…を
絶縁破壊した箇所は情報として“１”、破壊されていな
い箇所は“０”が対応しており、また“１”の箇所はダ
イオードＤとして表わす事が出来る。従って第３図の上
側部分が第１図、第２図で示したメモリアレイＭＡで、
第１の導電層４，４，４は夫々読み出しスイッチングＭ
ＯＳＴ９１，９２，９３を介して読み出しィンバータ回
路ＩＮに蓮つている。尚ＤＴは各スイッチングＭＯＳＴ
９１，９２，９３の一括接続点に蓮つた高抵抗のデプレ
ッション型ＭＯＳＴである。斯る回路構成に於て、例え
ばメモリアレイＭＡの左上端のビットＢＩを読み出す場
合は、上端の第２の導電層６１にのみ正電位を与えて他
の第２の導電層６２，６３はＧＮＤ、又はＯＰＥＮとし
、また左端のスイッチングトランジスタ９１のみをＯＮ
とすると、読出しィンバータ回路ＩＮの入力は“１”と
なり、出力信号としては“０”が出力される。また例え
ばメモリアレイＭＡの左端中央のビットＢ２を読み出す
場合は、上から２番目の第２の導電層６２にのみ電位を
与え、同時にスイッチングＭＯＳＴ９１のみをＯＮとす
る。この時はこのビットＢ２位置にはダイオードＤが存
在しないので左端の第１の導電層４はＯＰＥＮとなるが
、デプレッション型ＭＯＳＴ（ＤＴ）の存在に依って読
み出しィンバーー夕回路ＩＮの入力は“０”となり、“
１”が出力される。このようにメモリアレイＭＡの内容
は適宜読み出す事が出来る。〔発明の効果〕 本発明は以上の説明から明らかな如く、メモリアレイと
してはトランジスタを必要としていないので、極めて高
集積度で、しかもアクセスタイムの短いＰ−ＲＯＭを得
る事が出来る。
第１図は本発明Ｐ−ＲＯＭの平面図、第２図はその０−
ロ線に沿う断面図、第３図はＰ−ＲＯＭの読み出し回路
図であって、２は島状領域、３，５は絶縁膜、４，６は
導電層、８はＰ型領域、を夫々示している。 第１図 第２図 第３図
ロ線に沿う断面図、第３図はＰ−ＲＯＭの読み出し回路
図であって、２は島状領域、３，５は絶縁膜、４，６は
導電層、８はＰ型領域、を夫々示している。 第１図 第２図 第３図
Claims (1)
- １ 一導電型半導体基板と、該基板に逆導電型不純物を
導入して形成された島状領域と、該島状領域も含め基板
表面に被着された絶縁膜と、該絶縁膜を介して上記島状
領域の少くとも一部に重畳すべく設けられた第１の導電
層と、この第１の導電層とは絶縁状態であつて上記島状
領域に対してＰＮ接合を介して連つた第２の導電層と、
から成り、上記島状領域と第１の導電層との重畳箇所の
少くとも一部の絶縁膜の厚みは他の箇所より薄く設定さ
れており、必要に応じて上記第１の導電層と島状領域と
の間にこの薄い絶縁膜の絶縁耐圧以上の電界を印加して
その薄い絶縁膜を絶縁破壊し、第１の導電層と島状領域
とを導通状態とする事を特徴としたプログラマブルＲＯ
Ｍ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013524A JPS6034271B2 (ja) | 1983-01-28 | 1983-01-28 | プログラマブルｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013524A JPS6034271B2 (ja) | 1983-01-28 | 1983-01-28 | プログラマブルｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138370A JPS59138370A (ja) | 1984-08-08 |
| JPS6034271B2 true JPS6034271B2 (ja) | 1985-08-07 |
Family
ID=11835537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58013524A Expired JPS6034271B2 (ja) | 1983-01-28 | 1983-01-28 | プログラマブルｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034271B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132160A (ja) * | 1983-01-18 | 1984-07-30 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-01-28 JP JP58013524A patent/JPS6034271B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59138370A (ja) | 1984-08-08 |
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