JPS6116082B2 - - Google Patents
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- Publication number
- JPS6116082B2 JPS6116082B2 JP12644580A JP12644580A JPS6116082B2 JP S6116082 B2 JPS6116082 B2 JP S6116082B2 JP 12644580 A JP12644580 A JP 12644580A JP 12644580 A JP12644580 A JP 12644580A JP S6116082 B2 JPS6116082 B2 JP S6116082B2
- Authority
- JP
- Japan
- Prior art keywords
- data output
- memory
- address input
- output terminal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
Description
【発明の詳細な説明】
本発明はROM、RAM等のメモリを用いた制御
回路に関する。
回路に関する。
一般に、第１図に示すようにROM、RAM等の
メモリM′のデータ出力端子D0をアドレス入力端
子A0に接続していわゆるフイードバツクループ
を形成し、第２図に示す如き保持回路を構成する
場合には、第３図の如く各アドレスに予めデータ
を書き込んでおけばよい。すなわち、この場合に
はアドレス入力A1がＨレベルとなればデータ出
力D0，D1はＨレベルとなり、アドレス入力A1が
Ｌレベルに戻つてもアドレス入力A0がＨレベル
のため、アドレス入力A2がＨレベルとなるまで
は前記出力状態、つまりデータ出力D0，D1双方
がＨレベルの状態を保持している。この動作状態
は、第２図の保持回路においてａ接点X0の開閉
信号をアドレス入力A1、ｂ接点X1の開閉信号を
アドレス入力A2、励磁コイルY0の動作をデータ
出力D1に置き換えた場合のこの保持回路の動作
に相当するもので、より具体的には接点X0にＨ
レベルの信号が加わることによつてａ接点X0は
閉じ、励磁コイルY0は励磁され（Ｈレベル）、同
時に自己保持接点である他方のａ接点Y0′が閉じ
る（Ｈレベル）ことによつて自己保持動作とな
り、ａ接点X0が開いた場合（Ｌレベル）でもｂ
接点X1が開かない限り（Ｈレベルにならない限
り）励磁コイルY0およびそのａ接点Y0′の状態は
変化しない。
メモリM′のデータ出力端子D0をアドレス入力端
子A0に接続していわゆるフイードバツクループ
を形成し、第２図に示す如き保持回路を構成する
場合には、第３図の如く各アドレスに予めデータ
を書き込んでおけばよい。すなわち、この場合に
はアドレス入力A1がＨレベルとなればデータ出
力D0，D1はＨレベルとなり、アドレス入力A1が
Ｌレベルに戻つてもアドレス入力A0がＨレベル
のため、アドレス入力A2がＨレベルとなるまで
は前記出力状態、つまりデータ出力D0，D1双方
がＨレベルの状態を保持している。この動作状態
は、第２図の保持回路においてａ接点X0の開閉
信号をアドレス入力A1、ｂ接点X1の開閉信号を
アドレス入力A2、励磁コイルY0の動作をデータ
出力D1に置き換えた場合のこの保持回路の動作
に相当するもので、より具体的には接点X0にＨ
レベルの信号が加わることによつてａ接点X0は
閉じ、励磁コイルY0は励磁され（Ｈレベル）、同
時に自己保持接点である他方のａ接点Y0′が閉じ
る（Ｈレベル）ことによつて自己保持動作とな
り、ａ接点X0が開いた場合（Ｌレベル）でもｂ
接点X1が開かない限り（Ｈレベルにならない限
り）励磁コイルY0およびそのａ接点Y0′の状態は
変化しない。
このように前記保持回路のような制御回路はフ
イードバツクループを有する第１図の構成によつ
て実現可能であるが、第４図に示す如き回路、つ
まり、ａ接点X0、ｂ接点X1、励磁コイルY0が直
列接続された回路においてはフイードバツクルー
プが不要なため、第１図の構成をそのまま用いる
とするとアドレス入力A0とデータ出力D0とが使
われなくなり、メモリM′の使用効率が悪くなる
という欠点を有している。
イードバツクループを有する第１図の構成によつ
て実現可能であるが、第４図に示す如き回路、つ
まり、ａ接点X0、ｂ接点X1、励磁コイルY0が直
列接続された回路においてはフイードバツクルー
プが不要なため、第１図の構成をそのまま用いる
とするとアドレス入力A0とデータ出力D0とが使
われなくなり、メモリM′の使用効率が悪くなる
という欠点を有している。
本発明は叙上の点に鑑み提案されたものであ
り、その目的とするところは、ROMやRAM等の
メモリを論理回路として使用し各種機器を制御す
る場合において、データ出力がオープンコレクタ
形式のROM、RAM等のメモリを用いて適数のデ
ータ出力端子およびアドレス入力端子間にフイー
ドバツクループを作り、フイードバツク信号が不
要な時はそのデータ出力が常にＨレベルになるよ
うなデータを予めメモリに書き込んでおくことに
より、フイードバツク信号が入つていたアドレス
入力を外部からの入力として使えるようにし、ア
ドレス入力の使用効率を高めると共に、メモリに
書き込むデータの内容によつて種々の制御回路を
容易に構成し得るようにしたメモリを用いた制御
回路を提供するにある。
り、その目的とするところは、ROMやRAM等の
メモリを論理回路として使用し各種機器を制御す
る場合において、データ出力がオープンコレクタ
形式のROM、RAM等のメモリを用いて適数のデ
ータ出力端子およびアドレス入力端子間にフイー
ドバツクループを作り、フイードバツク信号が不
要な時はそのデータ出力が常にＨレベルになるよ
うなデータを予めメモリに書き込んでおくことに
より、フイードバツク信号が入つていたアドレス
入力を外部からの入力として使えるようにし、ア
ドレス入力の使用効率を高めると共に、メモリに
書き込むデータの内容によつて種々の制御回路を
容易に構成し得るようにしたメモリを用いた制御
回路を提供するにある。
以下、図面に沿つて本発明の一実施例を詳細に
説明する。
説明する。
第５図は本発明に係る制御回路を構成する
ROM、RAM等のメモリＭを示しており、そのデ
ータ出力端子D0はアドレス入力端子A0に接続さ
れてフイードバツクループが形成されている。こ
のアドレス入力端子A0は第１図に示した従来例
とは異なり、アドレス入力が可能である。また前
記データ出力端子D0はプルアツプ抵抗Ｒを介し
て電源に接続されている。尚、フイードバツクル
ープおよびプルアツプ抵抗Ｒの数や位置はこの実
施例に限られるものではなく、例えば複数の各デ
ータ出力端子D0，D1，D2……………とこれに対
応するアドレス入力端子A0，A1，A2……………
との間に夫々フイードバツクループを形成し、か
つ各データ出力端子D0，D1，D2……………にプ
ルアツプ抵抗Ｒを夫々、接続することにより各ア
ドレス入力端子A0，A1，A2……………に外部か
らのアドレス入力をも加え得るように構成するも
のである。更に、ここでメモリＭのデータ出力は
オープンコレクタ形式であることが必要である。
ROM、RAM等のメモリＭを示しており、そのデ
ータ出力端子D0はアドレス入力端子A0に接続さ
れてフイードバツクループが形成されている。こ
のアドレス入力端子A0は第１図に示した従来例
とは異なり、アドレス入力が可能である。また前
記データ出力端子D0はプルアツプ抵抗Ｒを介し
て電源に接続されている。尚、フイードバツクル
ープおよびプルアツプ抵抗Ｒの数や位置はこの実
施例に限られるものではなく、例えば複数の各デ
ータ出力端子D0，D1，D2……………とこれに対
応するアドレス入力端子A0，A1，A2……………
との間に夫々フイードバツクループを形成し、か
つ各データ出力端子D0，D1，D2……………にプ
ルアツプ抵抗Ｒを夫々、接続することにより各ア
ドレス入力端子A0，A1，A2……………に外部か
らのアドレス入力をも加え得るように構成するも
のである。更に、ここでメモリＭのデータ出力は
オープンコレクタ形式であることが必要である。
しかして本発明におけるメモリＭにて第２図に
示す保持回路の動作をさせるためには、前記従来
例と同様にアドレス入力A1に加えられる信号を
ａ接点X0の開閉信号、アドレス入力A2に加えら
れる信号をｂ接点X1の開閉信号とすると共に、
データ出力D1を励磁コイルY0の動作信号および
そのａ接点Y0′の開閉信号として従来例と同様に
第３図のデータをメモリＭに書き込めばよい。
示す保持回路の動作をさせるためには、前記従来
例と同様にアドレス入力A1に加えられる信号を
ａ接点X0の開閉信号、アドレス入力A2に加えら
れる信号をｂ接点X1の開閉信号とすると共に、
データ出力D1を励磁コイルY0の動作信号および
そのａ接点Y0′の開閉信号として従来例と同様に
第３図のデータをメモリＭに書き込めばよい。
また、第４図に示す制御回路の動作をさせるに
はアドレス入力A0に加えられる信号をａ接点X0
の開閉信号、アドレス入力A1に加えられる信号
をｂ接点X1の開閉信号とし、またデータ出力D1
を励磁コイルY0の動作信号として第６図に示す
データを書き込むものである。
はアドレス入力A0に加えられる信号をａ接点X0
の開閉信号、アドレス入力A1に加えられる信号
をｂ接点X1の開閉信号とし、またデータ出力D1
を励磁コイルY0の動作信号として第６図に示す
データを書き込むものである。
ここでメモリＭはそのデータ出力がオープンコ
レクタ形式であるため、データ出力D0を与える
終段のトランジスタをオープン状態とすることに
よつてデータ出力D0に予めＨレベルを書き込ん
でおけば、アドレス入力A0は単にデータ出力D0
側のプルアツプ抵抗Ｒが接続されているだけと同
じであり、フイードバツクループにあるデータ出
力D0のレベル（Ｈレベル）に拘わらずアドレス
入力A0は加えられるアドレス信号に応じてＨレ
ベル、またはＬレベルとなる。しかしてアドレス
入力A0，A1の入力レベルに応じてデータ出力D1
が第６図の如く変化し、アドレス入力A0がＨレ
ベル、アドレス入力A1がＬレベルの時にのみデ
ータ出力D1はＨレベルとなる。この動作は、ａ
接点X0が閉じ（Ｈレベル）、かつｂ接点X1が閉じ
（Ｌレベル）ている場合にのみ励磁コイルY0に通
電される（Ｈレベル）第４図の回路動作を示して
いる。
レクタ形式であるため、データ出力D0を与える
終段のトランジスタをオープン状態とすることに
よつてデータ出力D0に予めＨレベルを書き込ん
でおけば、アドレス入力A0は単にデータ出力D0
側のプルアツプ抵抗Ｒが接続されているだけと同
じであり、フイードバツクループにあるデータ出
力D0のレベル（Ｈレベル）に拘わらずアドレス
入力A0は加えられるアドレス信号に応じてＨレ
ベル、またはＬレベルとなる。しかしてアドレス
入力A0，A1の入力レベルに応じてデータ出力D1
が第６図の如く変化し、アドレス入力A0がＨレ
ベル、アドレス入力A1がＬレベルの時にのみデ
ータ出力D1はＨレベルとなる。この動作は、ａ
接点X0が閉じ（Ｈレベル）、かつｂ接点X1が閉じ
（Ｌレベル）ている場合にのみ励磁コイルY0に通
電される（Ｈレベル）第４図の回路動作を示して
いる。
尚、本発明ではフイードバツク用のデータ出力
D0は使えなくなるが、一般に制御回路は出力数
は入力数よりかなり少ないのが普通なので、デー
タ出力D0が使えなくなつたとしても他のデータ
出力D1，D2……………を使用することができる
ためほとんど問題はない。
D0は使えなくなるが、一般に制御回路は出力数
は入力数よりかなり少ないのが普通なので、デー
タ出力D0が使えなくなつたとしても他のデータ
出力D1，D2……………を使用することができる
ためほとんど問題はない。
以上述べたように本発明によれば、オープンコ
レクタ形式のメモリの適数のデータ出力端子を外
部からのアドレス入力が可能な適数のアドレス入
力端子に夫々、接続してフイードバツクループを
形成すると共に、該フイードバツクループを構成
する前記データ出力端子をプルアツプ抵抗を介し
て電源に接続したから、メモリのアドレス入力を
フイードバツク用の入力としても、また外部信号
の入力としても使うことができ、構成すべき制御
回路の種類によつてアドレス入力数が減らされる
こともなくアドレス入力の使用効率を高めること
ができると共に、メモリに書き込むデータを種々
変更することによつて各種の制御回路を容易に構
成し得る等の効果を有する。
レクタ形式のメモリの適数のデータ出力端子を外
部からのアドレス入力が可能な適数のアドレス入
力端子に夫々、接続してフイードバツクループを
形成すると共に、該フイードバツクループを構成
する前記データ出力端子をプルアツプ抵抗を介し
て電源に接続したから、メモリのアドレス入力を
フイードバツク用の入力としても、また外部信号
の入力としても使うことができ、構成すべき制御
回路の種類によつてアドレス入力数が減らされる
こともなくアドレス入力の使用効率を高めること
ができると共に、メモリに書き込むデータを種々
変更することによつて各種の制御回路を容易に構
成し得る等の効果を有する。
第１図は従来の制御回路を構成するメモリの接
続図、第２図は保持回路の回路図、第３図は第１
図および第２図における真理値表、第４図は制御
回路の回路図、第５図は本発明にかかる制御回路
を構成するメモリの接続図、第６図は第４図およ
び第５図における真理値表である。 Ｍ……メモリ、Ｒ……プルアツプ抵抗、X0…
…ａ接点、X1……ｂ接点、Y0……励磁コイル、
Y0′……ａ接点。
続図、第２図は保持回路の回路図、第３図は第１
図および第２図における真理値表、第４図は制御
回路の回路図、第５図は本発明にかかる制御回路
を構成するメモリの接続図、第６図は第４図およ
び第５図における真理値表である。 Ｍ……メモリ、Ｒ……プルアツプ抵抗、X0…
…ａ接点、X1……ｂ接点、Y0……励磁コイル、
Y0′……ａ接点。
Claims (1)
- １ メモリを論理回路とみなし、前記メモリのア
ドレス入力端子を前記論理回路の入力端子とし、
前記メモリのデータ出力端子を前記論理回路の出
力端子とし、前記入力端子に与えられる信号の状
態に応じて予め記憶した所望の信号を前記出力端
子に発生せしめ、この信号により機器を制御して
なる制御回路において、メモリのデータ出力端子
をオープンコレクタ形式とし、自己保持動作のた
めにデータ出力端子とアドレス入力端子間にフイ
ードバツクループが設けられた該データ出力端子
をプルアツプ抵抗を介して電源に接続し、フイー
ドバツクループを作用させる場合は該当するアド
レス入力端子は開放状態として使用せず、フイー
ドバツクループを作用させない場合は該当するデ
ータ出力端子が常にハイレベルとなるようにデー
タを書き込んでおくと共に該当するアドレス入力
端子を通常の入力端子として使用することを特徴
としたメモリを用いた制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12644580A JPS5752904A (en) | 1980-09-11 | 1980-09-11 | Control circuit using memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12644580A JPS5752904A (en) | 1980-09-11 | 1980-09-11 | Control circuit using memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5752904A JPS5752904A (en) | 1982-03-29 |
| JPS6116082B2 true JPS6116082B2 (ja) | 1986-04-28 |
Family
ID=14935383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12644580A Granted JPS5752904A (en) | 1980-09-11 | 1980-09-11 | Control circuit using memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5752904A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103371U (ja) * | 1989-02-06 | 1990-08-16 |
-
1980
- 1980-09-11 JP JP12644580A patent/JPS5752904A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103371U (ja) * | 1989-02-06 | 1990-08-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5752904A (en) | 1982-03-29 |
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