JPS6129076B2 - - Google Patents
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- JPS6129076B2 JPS6129076B2 JP14889779A JP14889779A JPS6129076B2 JP S6129076 B2 JPS6129076 B2 JP S6129076B2 JP 14889779 A JP14889779 A JP 14889779A JP 14889779 A JP14889779 A JP 14889779A JP S6129076 B2 JPS6129076 B2 JP S6129076B2
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- data line
- misfetq
- level
- inverter circuit
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、MISFET（絶縁ゲート型電界効
果トランジスタ）で構成されたEPROM
（Electrically Programmable Read Only
Memory）のセンスアンプに関する。[Detailed Description of the Invention] This invention is an EPROM composed of MISFET (insulated gate field effect transistor).
(Electrically Programmable Read Only
Memory) sense amplifier.
EPROMのセンスアンプとして、第１図に示す
ような回路が考えられている。 A circuit as shown in FIG. 1 has been considered as a sense amplifier for EPROM.
この回路は、データ線Ｄの信号を制御信号PG
により制御されるMISFETQ7を介して入力とす
るインバータ回路INと、このインバータ回路IN
の出力で制御され、データ線D′と電源電圧ＶCC
との間に設けられ、データ線D′のレベルリミツ
タとしてのMISFETQ1と、上記インバータ回路
INの出力で制御され、ソースがデータ線D′に接
続され、ドレインに負荷MISFETQ3が設けられ
た増幅MISFETQ2とにより構成される。 This circuit converts the data line D signal into a control signal PG.
The inverter circuit IN inputs via MISFETQ 7 controlled by the inverter circuit IN
is controlled by the output of data line D′ and power supply voltage V CC
MISFETQ 1 is provided between the data line D' as a level limiter and the inverter circuit described above.
It is controlled by the output of IN, and consists of an amplifying MISFETQ 2 whose source is connected to the data line D' and whose drain is provided with a load MISFETQ 3 .
なお、データ線Ｄは、フローテイングゲートと
コントロールゲートを有するメモリMISFETQ12
〜Q15の共通ドレイン線をＹアドレスデコーダ出
力で制御されるスイツチMISFETQ10，Q11を介
して共通としたものである。 Note that the data line D is a memory MISFETQ 12 having a floating gate and a control gate.
The common drain line of Q15 is made common through switches MISFETQ10 and Q11 controlled by the Y address decoder output.
このセンスアンプの動作は、第２図に示すよう
に、データ線D′のレベルを入力とするインバー
タ回路でMISFETQ1，Q2を制御するものである
ため、データ線D′のレベルがインバータ回路の
ロジツクスレツシヨルド電圧付近の所定のレベル
であつて、このデータ線D′のレベルに対して
MISFETQ1，Q2のゲート電圧をそのしきい値電
圧付近にバイアスするのである。 As shown in Figure 2, the operation of this sense amplifier is to control MISFETQ 1 and Q 2 with an inverter circuit that receives the level of data line D' as input, so the level of data line D' is controlled by the inverter circuit. A predetermined level near the logic threshold voltage of the data line D'
The gate voltages of MISFETQ 1 and Q 2 are biased near their threshold voltages.
この状態で、例えば選択されたMISFETQ12が
オンすると、このメモリ電流によりデータ線Ｄの
レベルが低下し、これに応じてデータ線D′のレ
ベルも低下する。このレベル低下と、インバータ
回路INにより増幅されたMISFETQ2のゲート電
圧の上昇とにより、MISFETQ2がオンして、そ
の出力OUTをローレベルに変化させる。このと
き、同様にMISFETQ1もオンしてデータ線D′を
チヤージアツプするように作用するため、メモリ
電流によるデータ線D′のレベル低下を制限する
ものである。 In this state, for example, when the selected MISFETQ 12 is turned on, the level of the data line D is lowered by this memory current, and the level of the data line D' is also lowered accordingly. Due to this level drop and the rise in the gate voltage of MISFETQ 2 amplified by the inverter circuit IN, MISFETQ 2 is turned on and its output OUT changes to low level. At this time, MISFET Q1 is also turned on and acts to charge up the data line D', thereby limiting the drop in the level of the data line D' due to the memory current.
一方選択されたメモリMISFETQ12がオフのと
きは、データ線D′のレベルが低下しないため
MISFETQ1，Q2が共にオフ状態のままとなり、
同図に点線で示すようにハイレベル（ＶCC）の出
力OUTが得られる。 On the other hand, when the selected memory MISFETQ 12 is off, the level of data line D' does not drop.
Both MISFETQ 1 and Q 2 remain off,
As shown by the dotted line in the figure, a high level (V CC ) output OUT is obtained.
このセンスアンプにおいては、メモリ
MISFETの非選択状態又は選択されたメモリ
MISFETがオフのとき、第３図に示すように、
電源電圧ＶCCにバンプノイズ（Bump Noise）が
乗つた場合、インバータ回路INの出力が上記ノ
イズに応じて上昇するため、MISFETQ1，Q2が
オンしてデータ線D′のレベルを上昇させる。そ
して、上記電源電圧ＶCCが平常の電圧となつても
データ線D′のレベルは放電経路がないため上記
高レベルを維持するものとなる。 In this sense amplifier, the memory
MISFET unselected state or selected memory
When MISFET is off, as shown in Figure 3,
When bump noise is added to the power supply voltage V CC , the output of the inverter circuit IN rises in accordance with the noise, turning on MISFETs Q 1 and Q 2 and raising the level of the data line D'. Even if the power supply voltage V CC becomes a normal voltage, the level of the data line D' remains at the high level because there is no discharge path.
したがつて、この状態で選択されたメモリ
MISFETがオンしている読み出し動作におい
て、上記レベル上昇分だけMISFETQ1，Q2が逆
バイアスされていることより、メモリ電流による
放電では時間がかかり、同図に示すように、時間
tdだけ遅くなる。ちなみに、データ線D′のレベル
上昇が１ボルト程度であると、約90nsも遅くな
るという問題が判明した。 Therefore, the memory selected in this state
In a read operation when the MISFET is on, MISFETQ 1 and Q 2 are reverse biased by the amount of the above level rise, so discharging by the memory current takes time, and as shown in the figure,
Only TD is slower. Incidentally, it has been found that if the level rise of the data line D' is about 1 volt, the delay will be about 90 ns.
この発明は、バンプノイズ等によりデータ線レ
ベルの上昇によるアクセス時間遅れを防止するこ
とができるセンスアンプを提供するためになされ
た。 The present invention was made in order to provide a sense amplifier that can prevent access time delays due to increases in data line levels due to bump noise or the like.
この発明は、データ線と接地電位端子間にリー
ク電流を流す高抵抗手段を設けて、データ線レベ
ル上昇の自動復旧を行なわせるようにするもので
ある。 The present invention provides a high resistance means for flowing a leakage current between a data line and a ground potential terminal, so that automatic recovery of a rise in the data line level can be performed.
以下、この発明を実施例とともに詳細に説明す
る。 Hereinafter, this invention will be explained in detail together with examples.
第４図は、この発明の一実施例を示す回路図で
ある。 FIG. 4 is a circuit diagram showing an embodiment of the present invention.
この回路は、データ線D′の信号を入力とする
インバータ回路INと、このインバータ回路INの
出力で制御され、データ線D′と電源電圧ＶCCと
の間に設けられ、データ線D′のレベルリミツタ
としてのMISFETQ1と、上記インバータ回路IN
の出力で制御され、ソースがデータ線D′に接続
され、ドレインに負荷MISFETQ3が設けられた
増幅MISFETQ2と、上記データ線D′と接地電位
（OV）端子との間に設けられた定電流
MISFETQ4と、直列接続され、ゲートを共通に
両者の接続点に接続して上記MISFETQ4のゲー
トに印加する定電圧を得るMISFETQ5，Q6とに
より構成される。 This circuit is controlled by an inverter circuit IN which inputs the signal of the data line D', and an output of this inverter circuit IN, and is provided between the data line D' and the power supply voltage V CC , and is connected to the data line D'. MISFETQ 1 as a level limiter and the above inverter circuit IN
an amplifying MISFETQ 2 whose source is connected to the data line D′ and whose drain is provided with a load MISFETQ 3 ; current
It consists of MISFETQ 4 and MISFETQ 5 and Q 6 which are connected in series and whose gates are commonly connected to the connection point of both to obtain a constant voltage applied to the gate of MISFETQ 4 .
上記負荷MISFETQ3及び定電圧回路の
MISFETQ5は、デイプレツシヨン型のMISFET
とし、高電圧増幅率を得るため、上記
MISFETQ3のコンダクタンスは、増幅
MISFETQ2のコンダクタンスに比べて、非常に
小さく設定するものである。また、上記
MISFETQ5は、定電流MISFETQ4の電流値を小
さく設定するため、そのコンダクタンスを非常に
小さくするものである。このMISFETQ5のコン
ダクタンスと、電流ミラー回路を構成する
MISFETQ6，Q4のコンダクタンス比とにより、
MISFETQ4に流れる電流を設定するものであ
り、例えば、メモリ電流の1/5〜1/10程度とする
ことが好ましい。 The above load MISFETQ 3 and constant voltage circuit
MISFETQ 5 is a depression type MISFET.
In order to obtain a high voltage amplification factor, the above
The conductance of MISFETQ 3 is amplified
The conductance is set to be very small compared to the conductance of MISFETQ 2 . Also, above
MISFETQ 5 sets the current value of constant current MISFETQ 4 to a small value, so its conductance is made very small. Configure a current mirror circuit with the conductance of this MISFETQ 5
Due to the conductance ratio of MISFETQ 6 and Q 4 ,
It sets the current flowing through MISFETQ 4 , and is preferably about 1/5 to 1/10 of the memory current, for example.
なお、前述のように、データ線Ｄは、フローテ
イングゲートとコントロールゲートとを有するメ
モリMISFETQ12〜Q15のドレイン線をＹアドレ
スデコーダ出力で制御されるスイツチ
MISFETQ10，Q11を介して共通として構成する
ものである。また、このデータ線Ｄには、書き込
みアンプ（図示せず）の出力Ｗが供給されるもの
である。MISFETQ7は、メモリMISFETに情報
を書き込むため書き込みアンプから高電圧信号Ｗ
が加えられた場合、この高電圧信号によつてセン
スアンプが破壊してしまうことを防止するために
設けられる。従つてこのMISFETQ7は、制御信
号PGにより書き込み動作時だけオフ状態にされ
る。 As mentioned above, the data line D connects the drain lines of the memory MISFETs Q12 to Q15 , each having a floating gate and a control gate, to a switch controlled by the Y address decoder output.
It is configured as a common device via MISFETQ 10 and Q 11 . Further, this data line D is supplied with an output W of a write amplifier (not shown). MISFETQ 7 receives a high voltage signal W from the write amplifier to write information to the memory MISFET.
This is provided to prevent the sense amplifier from being destroyed by this high voltage signal when the high voltage signal is applied. Therefore, this MISFETQ 7 is turned off only during the write operation by the control signal PG.
この実施例回路においては、データ線D′に定
電流MISFETQ4によるリーク電流回路を設ける
ものであるので、第３図に示すように、バンプノ
イズ等によりデータ線D′のレベル上昇があつて
も、上記定電流により同図点線で示すようにデー
タ線D′のレベルを下げるように作用し、平常状
態にデータ線Ｄのレベルを自動復旧させることが
できる。したがつて、読み出しサイクルの時間短
縮を図ることができる。 In this embodiment circuit, the data line D' is provided with a leak current circuit using a constant current MISFET Q4 , so that even if the level of the data line D' rises due to bump noise, etc., as shown in FIG. The constant current acts to lower the level of the data line D' as shown by the dotted line in the figure, and the level of the data line D can be automatically restored to the normal state. Therefore, the read cycle time can be shortened.
なお、平常状態においては、上記定電流値をメ
モリ電流の1/5〜1/10程度と小さいことより、リ
ーク電流によるレベル低下があつてもレベルリミ
ツタとしてのMISFETQ1による微小のチヤージ
アツプ電流で補うことができるため、問題となる
ことはない。このことは、ハイレベル（メモリ
MISFETのオフ）読み出し時においても同様で
あり、リーク電流により出力が反転（ローレベ
ル）となることはない。 In addition, in normal conditions, the constant current value mentioned above is small at about 1/5 to 1/10 of the memory current, so even if there is a drop in level due to leakage current, it can be compensated for by a small charge-up current by MISFETQ 1 as a level limiter. can be done, so there is no problem. This is true at a high level (memory
The same is true during readout (when the MISFET is off), and the output will not become inverted (low level) due to leakage current.
この発明は、前記実施例に限定されず、電流を
流す手段は、抵抗手段であれば何んであつてもよ
い。例えば、前述のように微小電流を流す高抵抗
をモノリシツク半導体集積回路に形成しようとす
る場合、その占有面積が大きくなることより、前
記実施例に示すようなMISFET回路を用いるこ
とがバラツキの少ないリーク電流を得るととも
に、占有面積を小さくできる点で好ましい。 The present invention is not limited to the embodiments described above, and the means for passing current may be any resistance means. For example, when trying to form a high resistance that allows a small current to flow as described above in a monolithic semiconductor integrated circuit, it is recommended to use a MISFET circuit like the one shown in the above embodiment because the area occupied by it will be large. This is preferable in that it is possible to obtain a current and to reduce the occupied area.
また、メモリマトリツクス回路は、種々変形で
きるものである。 Furthermore, the memory matrix circuit can be modified in various ways.
第１図は、従来考えられていたセンスアンプの
回路図、第２図、第３図は、それぞれセンスアン
プの動作波形図、第４図は、この発明の一実施例
を示す回路図である。
FIG. 1 is a circuit diagram of a conventional sense amplifier, FIGS. 2 and 3 are operating waveform diagrams of the sense amplifier, and FIG. 4 is a circuit diagram showing an embodiment of the present invention. .
Claims (1)
と、このインバータ回路の出力で制御され上記デ
ータ線と電源電圧端子との間に設けられた第１の
MISFETと、上記インバータ回路の出力で制御
され、上記データ線にソースが接続され、ドレイ
ンに負荷手段が設けられた第２のMISFETと、
上記データ線と接地電位端子との間に設けられ所
定の電流を流す抵抗手段とを含み、上記第２の
MISFETのドレインから出力を得ることを特徴
とするセンスアンプ。 ２ 特許請求の範囲第１項記載の抵抗手段は、
MISFETで構成した定電流回路としたことを特
徴とするセンスアンプ。[Claims] 1. An inverter circuit to which a data line signal is supplied, and a first inverter circuit controlled by the output of the inverter circuit and provided between the data line and a power supply voltage terminal.
a second MISFET that is controlled by the output of the inverter circuit, has a source connected to the data line, and has a drain provided with a load means;
a resistance means provided between the data line and the ground potential terminal to allow a predetermined current to flow;
A sense amplifier characterized by obtaining output from the drain of MISFET. 2. The resistance means recited in claim 1 is:
A sense amplifier characterized by a constant current circuit composed of MISFETs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14889779A JPS5674894A (en) | 1979-11-19 | 1979-11-19 | Sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14889779A JPS5674894A (en) | 1979-11-19 | 1979-11-19 | Sense amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5674894A JPS5674894A (en) | 1981-06-20 |
| JPS6129076B2 true JPS6129076B2 (en) | 1986-07-04 |
Family
ID=15463126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14889779A Granted JPS5674894A (en) | 1979-11-19 | 1979-11-19 | Sense amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5674894A (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715798B2 (en) * | 1983-02-23 | 1995-02-22 | 株式会社東芝 | Semiconductor memory device |
| JPH0666116B2 (en) * | 1983-09-28 | 1994-08-24 | 株式会社日立製作所 | Semiconductor memory device |
| JPS6151696A (en) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | Semiconductor memory |
| JPH0680559B2 (en) * | 1985-02-13 | 1994-10-12 | 三菱電機株式会社 | Semiconductor memory device |
| US4645954A (en) * | 1985-10-21 | 1987-02-24 | International Business Machines Corp. | ECL to FET interface circuit for field effect transistor arrays |
-
1979
- 1979-11-19 JP JP14889779A patent/JPS5674894A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5674894A (en) | 1981-06-20 |
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