JPS6214871B2 - - Google Patents
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- JPS6214871B2 JPS6214871B2 JP54118191A JP11819179A JPS6214871B2 JP S6214871 B2 JPS6214871 B2 JP S6214871B2 JP 54118191 A JP54118191 A JP 54118191A JP 11819179 A JP11819179 A JP 11819179A JP S6214871 B2 JPS6214871 B2 JP S6214871B2
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- 230000015654 memory Effects 0.000 claims description 36
- 238000000926 separation method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 1
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Description
【発明の詳細な説明】
本発明は図形処理システムにおいて静止図形と
移動図形とを自動的に分離する動画像静画像分離
装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a moving image/still image separation device that automatically separates stationary figures and moving figures in a graphic processing system.
従来、この種の動画像静画像分離装置は第1図
に示す構成から成つている。第1図において、入
力画像信号1は減算回路2により乗算回路11か
らの信号を減算され、この減算回路2の出力信号
は、減算回路3により乗算回路10からの出力信
号を減算される。減算回路3の出力信号は乗算回
路4により、定数K315を乗算され、乗算回路4
の出力信号は、加算回路5によりメモリ6の出力
と加算される。メモリ6の出力信号は乗算回路1
0により、定数113を乗算される。 Conventionally, this type of moving image/still image separation apparatus has the configuration shown in FIG. In FIG. 1, an input image signal 1 is subtracted by a signal from a multiplication circuit 11 by a subtraction circuit 2, and an output signal from a multiplication circuit 10 is subtracted by a subtraction circuit 3 from the output signal of this subtraction circuit 2. The output signal of the subtraction circuit 3 is multiplied by a constant K 3 15 by the multiplication circuit 4.
The output signal of is added to the output of the memory 6 by the adder circuit 5. The output signal of memory 6 is sent to multiplication circuit 1
Multiplied by the constant 1 13 by 0.
一方、メモリ6の他の出力信号は乗算回路7に
より定数K416を乗算され、乗算回路7の出力信
号は加算回路8によりメモリ9の出力と加算され
る。加算回路8の出力信号はメモリ9に入力され
記憶される。メモリ9の出力信号は乗算回路11
により定数K214を乗算される。そしてメモリ6
とメモリ9の信号を動画像データ、静画像データ
として表示する。 On the other hand, the other output signal of the memory 6 is multiplied by a constant K 4 16 by the multiplier circuit 7, and the output signal of the multiplier circuit 7 is added to the output of the memory 9 by the adder circuit 8. The output signal of the adder circuit 8 is input to a memory 9 and stored therein. The output signal of the memory 9 is sent to the multiplication circuit 11
is multiplied by the constant K 2 14. and memory 6
and the signals in the memory 9 are displayed as moving image data and still image data.
即ち、第1図に示した様に動画像静画像の分離
抽出において、通常アドレス(I,J)を持つ入
力信号に対する数値演算式はSC〔I,J)を減
算回路3の出力信号であるアドレス(I,J)の
偏差信号、SI〔I,J〕をアドレス(I,J)の
入力画像信号1、M1(I,J),M1′(I,J)
を第1の記憶部のアドレス(I,J)の新旧の内
容、M2(I,J),M2′(I,J)を第2の記憶
部のアドレス(I,J)の新旧の内容、K1〜K4
を抽出するのに適したパラメータとすれば、
SC〔I,J〕=SI〔I,J〕―K1M1′
〔I,J〕―K2M2′〔I,J〕 ……(1)
M1〔I,J〕
=K3SC〔I,J〕+M1′〔I,J〕 ……(2)
M2〔I,J〕
=K4M1′〔I,J〕+M2′〔I,J〕 ……(3)
で表わされ、第1の記憶部に動画像、第2の記憶
部に静画像が分離記憶される。したがつて以上の
様な動画像静画像分離装置を構成するのに4個の
乗算回路4,7,10,11と、2個の減算回路
2,3と、2個の加算回路5,8と、2個のメモ
リ6,99を必要とし、回路素子が多くなり複雑
になるという欠点があつた。 That is, as shown in FIG. 1, in the separation and extraction of moving images and still images, the numerical calculation formula for the input signal having the address (I, J) is usually SC[I, J) as the output signal of the subtraction circuit 3. Deviation signal at address (I, J), SI [I, J] is input image signal 1 at address (I, J), M 1 (I, J), M 1 ′ (I, J)
are the new and old contents of the address (I, J) in the first storage section, and M 2 (I, J), M 2 ' (I, J) are the new and old contents of the address (I, J) in the second storage section. Contents, K1 to K4
If the parameters are suitable for extracting SC[I,J]=SI[I,J]−K 1 M 1 ′ [I,J]−K 2 M 2 ′[I, J] …( 1) M 1 [I, J] = K 3 SC [I, J] + M 1 ′ [I, J] ...(2) M 2 [I, J] = K 4 M 1 ′ [I, J] + M 2 ' [I, J] ...(3) A moving image is stored separately in the first storage section, and a still image is stored in the second storage section. Therefore, in order to configure the moving image/still image separation device as described above, four multiplication circuits 4, 7, 10, 11, two subtraction circuits 2, 3, and two addition circuits 5, 8 are required. However, the disadvantage is that two memories 6 and 99 are required, and the number of circuit elements increases, making the circuit complicated.
本発明は上記欠点を解決し、同一のマルチプラ
イア・アダーとメモリによつて構成することによ
つて回路を簡単化した動画像静画像分離装置を提
供するものである。 The present invention solves the above-mentioned drawbacks and provides a moving image/still image separation device whose circuit is simplified by using the same multiplier adder and memory.
次に本発明の実施例について図面を参照して説
明する。 Next, embodiments of the present invention will be described with reference to the drawings.
前述した様に従来装置では、(1)〜(3)式にみられ
るように加減算回路4回路、乗算回路4回路が必
要となり、その定数はK1〜K4の4つが必要であ
る。しかしこれらの演算回路で加減算回路と乗算
回路の結びつきはすべて同じ形であり、変数±
(変数××定数)の形で表現出来るので、乗算回
路と加減算回路で構成されたマルチプライア・ア
ダー4個とメモリ2個により動画像静画像分離装
置を構成することが出来る。 As described above, the conventional device requires four adder/subtractor circuits and four multiplier circuits, as shown in equations (1) to (3), and four constants K 1 to K 4 are required. However, in these arithmetic circuits, the addition/subtraction circuits and multiplication circuits are all connected in the same way, and the variables ±
Since it can be expressed in the form of (variable x constant), a moving image/still image separation device can be configured with four multiplier adders each consisting of a multiplication circuit and an addition/subtraction circuit and two memories.
マルチプライア・アダー17は第2図に示す構
成で、変数21、定数22、変数23の3つの入力に対
し、変数23±(変数21×定数22)を演算するもの
で乗算回路18、加減算回路19により構成され
ており、加減算回路は加算か減算かを選ぶ。この
マルチプライア・アダー17が4個とメモリ6,
9を2個用いた実施例が第3図である。 The multiplier adder 17 has the configuration shown in Fig. 2, and calculates the variable 23± (variable 21 x constant 22) for three inputs: variable 21, constant 22, and variable 23, and includes a multiplier circuit 18, an addition/subtraction circuit 19, and the addition/subtraction circuit selects addition or subtraction. There are four multiplier adders 17 and memory 6,
FIG. 3 shows an example using two 9's.
この回路においてメモリ6のアドレス(I,
J)に記憶されている信号はマルチプライア・ア
ダー18,19,20に出力される。又、メモリ
9のアドレス(I,J)に記憶されている信号
は、マルチプライア・アダー17,20に出力さ
れる様に接続されている。 In this circuit, the address of memory 6 (I,
The signals stored in J) are output to multiplier adders 18, 19, 20. Further, the signals stored at addresses (I, J) in the memory 9 are connected to be output to multiplier adders 17 and 20.
アドレス〔I,J〕をもつ入力画像信号1が入
力されると、マルチプライア・アダー17におい
て、入力画像信号1からメモリ9より出力される
信号と定数K2,14を乗算したものを減算する。
その信号をマルチプライア・アダー18に入力
し、その信号からメモリ6より出力された信号と
定数K1,13を乗算したものを減算する。次にマ
ルチプライア・アダー18より出力された信号に
定数K3,15を乗算し、メモリ6からの信号を加
算しメモリ6に新たに記憶する。 When input image signal 1 with address [I, J] is input, multiplier adder 17 subtracts from input image signal 1 the signal output from memory 9 multiplied by constants K 2 and 14. .
The signal is input to the multiplier adder 18, and the product of the signal output from the memory 6 and the constants K 1 and 13 is subtracted from the signal. Next, the signal output from the multiplier adder 18 is multiplied by a constant K 3 , 15, and the signal from the memory 6 is added and newly stored in the memory 6.
一方、マルチプライア・アダー20においてメ
モリ6からの出力信号に定数K4,16を乗算し、
メモリ19の信号を加算し、メモリ9のアドレス
(I,J)に新たに記憶する。メモリ6にデータ
は動画像データであり、メモリ9のデータは静画
像データである。デイスプレイ装置12はメモリ
6とメモリ9の出力信号を表示するものである。 On the other hand, the multiplier adder 20 multiplies the output signal from the memory 6 by a constant K 4 , 16,
The signals in the memory 19 are added and newly stored in the address (I, J) of the memory 9. The data in the memory 6 is moving image data, and the data in the memory 9 is still image data. The display device 12 displays the output signals of the memory 6 and the memory 9.
又、このマルチプライア・アダー17,18,
19,204個は同一のものであるため、マルチ
プライア・アダー171個使用し時分割に演算を
実行する様にすることができる。 Also, this multiplier adder 17, 18,
Since the 19,204 multiplier adders are the same, it is possible to use 171 multiplier adders and execute the calculations in a time-sharing manner.
本発明は以上説明した様にマルチプライア・ア
ダーを使用して回路構成をすることにより回路が
簡単になり、かつ同一のマルチプライア・アダー
を使用出来るという効果がある。 As explained above, the present invention has the advantage that the circuit can be simplified by configuring the circuit using multiplier adders, and the same multiplier adder can be used.
第1図は従来の動画像静画像分離装置のブロツ
ク図、第2図はマルチプライア・アダーの構成
図、第3図はマルチプライア・アダーを用いた本
発明の実施例を示すブロツク図である。
1……入力画像信号、2,3……減算回路、
4,7,10,11……乗算回路、5,8……加
算回路、6,9……メモリ、12……デイスプレ
イ装置、17,18,19,20……マルチプラ
イア・アダー。
Fig. 1 is a block diagram of a conventional moving image/still image separation device, Fig. 2 is a block diagram of a multiplier adder, and Fig. 3 is a block diagram showing an embodiment of the present invention using a multiplier adder. . 1...Input image signal, 2, 3...Subtraction circuit,
4, 7, 10, 11... Multiplier circuit, 5, 8... Adder circuit, 6, 9... Memory, 12... Display device, 17, 18, 19, 20... Multiplier adder.
Claims (1)
号が入力される度に更新されて記憶されている第
1のメモリ及び第2のメモリと、前記入力画像信
号から、前記第2のメモリから読み出された画素
信号に所定係数を乗算する第1の乗算回路の出力
を減算する第1の減算回路と、この第1の減算回
路の出力から、前記第1のメモリから読み出され
た画素信号に所定係数を乗算する第2の乗算回路
の出力を減算する第2の減算回路と、この第2の
減算回路の出力に所定係数を乗算する第3の乗算
回路と、この第3の乗算回路の出力と前記第1の
メモリの出力とを加算し、加算出力を前記第1の
メモリに入力する第1の加算回路と、前記第1の
メモリの出力に所定係数を乗算する第4の乗算回
路と、この第4の乗算回路の出力と前記第2のメ
モリの出力とを加算し、加算出力を前記第2のメ
モリに入力する第2の加算回路とから成る動画像
静画像分離装置において、前記第1の減算器と第
1の乗算器、及び前記第2の減算器と第2の乗算
器をそれぞれ一体として構成された第1及び第2
のマルチプライア・アダーと、前記第3の乗算器
と第1の加算器、及び前記第4の乗算器と第2の
加算器をそれぞれ一体として構成された第3及び
第4のマルチプライア・アダーとを有することを
特徴とする動画像静画像分離装置。1. A first memory and a second memory in which each pixel signal of the input image signal is updated and stored each time a new pixel signal is input, and the input image signal is read from the second memory. a first subtraction circuit that subtracts the output of a first multiplication circuit that multiplies the output pixel signal by a predetermined coefficient; and a pixel signal read from the first memory from the output of the first subtraction circuit. a second subtraction circuit that subtracts the output of a second multiplication circuit that multiplies the output of the second subtraction circuit by a predetermined coefficient; a third multiplication circuit that multiplies the output of the second subtraction circuit by a predetermined coefficient; a first addition circuit that adds the output of the first memory to the output of the first memory and inputs the added output to the first memory; and a fourth multiplication circuit that multiplies the output of the first memory by a predetermined coefficient. A moving image/still image separating device comprising a circuit, and a second adding circuit that adds the output of the fourth multiplication circuit and the output of the second memory and inputs the added output to the second memory. , the first subtracter and the first multiplier, and the second subtracter and the second multiplier, respectively, are integrally configured.
third and fourth multiplier adders configured by integrating the third multiplier and the first adder, and the fourth multiplier and the second adder, respectively. A moving image/still image separation device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11819179A JPS5642869A (en) | 1979-09-14 | 1979-09-14 | Motion picture/still picture separator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11819179A JPS5642869A (en) | 1979-09-14 | 1979-09-14 | Motion picture/still picture separator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5642869A JPS5642869A (en) | 1981-04-21 |
| JPS6214871B2 true JPS6214871B2 (en) | 1987-04-04 |
Family
ID=14730402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11819179A Granted JPS5642869A (en) | 1979-09-14 | 1979-09-14 | Motion picture/still picture separator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5642869A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643883U (en) * | 1987-06-19 | 1989-01-11 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54121136A (en) * | 1978-03-13 | 1979-09-20 | Canon Inc | Reservation copying apparatus |
| JPH0814848B2 (en) * | 1985-10-31 | 1996-02-14 | ソニー株式会社 | Displacement pattern removal device |
-
1979
- 1979-09-14 JP JP11819179A patent/JPS5642869A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643883U (en) * | 1987-06-19 | 1989-01-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5642869A (en) | 1981-04-21 |
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