JPS6231384B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は宅内装置および電話交換機などにおけ
るデータメモリの制御に関し、特にデータメモリ
の書込制御におけるデータメモリ保護回路に関す
る。

第１図は従来使用されているこの種のデータメ
モリ保護回路とデータメモリとの主要部の回路図
である。第１図において、フリツプフロツプ１２
２はデータメモリ１２０の書込制御（以下ライト
制御という。）を行ない、このフリツプフロツプ
１２２の出力端子Ｑが低レベル（以下Ｌレベルと
いう。）である場合にはデータメモリ１２０を書
込可能状態（以下ライト可能状態という。）に
し、高レベル（以下Ｈレベルという。）にある場
合には書込不可能状態（以下ライト不可能状態と
いう。）にするように構成されている。なおこの
ライト制御を行なうフリツプフロツプ１２２は以
下ライトイネーブルフリツプフロツプと呼ぶ。こ
こで中央制御装置からのセツト信号が端子１００
に入力すると、抵抗１１０とコンデンサ１１１と
からなる遅延回路により、このセツト信号に重畳
されている雑音が除去され、一定のパルス幅以上
の信号が、ライトイネーブルフリツプフロツプ１
２２の入力端子Ｒに入力することによつてのみ、
このライトイネーブルフリツプフロツプ１２２
は、データメモリ１２０をライト可能状態にす
る。次に端子１０２に入力する書込信号（以下ラ
イト信号という。）がＬレベルになるとオアゲー
ト回路１２１の出力端子がＬレベルになり、した
がつてデータメモリ１２０のライト制御入力端子
もまたＬレベルになり、このデータメモリ１２
０はライト可能状態になる。すなわち、ライトイ
ネーブルフリツプフロツプ１２２がデータメモリ
１２０をライト可能状態にしていれば、書込むべ
きデータが端子１０２に連続して入力してもこの
データメモリ１２０は書込可能である。

次にこのデータメモリ１２０におけるシステム
データを保護するために、データメモリ１２０へ
のデータのライト制御の終了時において、中央制
御装置からのリセツト信号が端子１０１に入力す
ることによつてライトイネーブルフリツプフロツ
プ１２２の出力端子ＱはＨレベルになるので、か
りに端子１０２にライト信号が入力したとしても
オアゲート回路１２１の出力端子はＨレベルのま
まであり、データメモリ１２０はライト不可能状
態になる。この従来のデータメモリ保護回路はこ
のようにしてデータメモリにおけるシステムデー
タを保護する回路構成になつている。

この回路構成の欠点は、中央制御装置からのセ
ツト信号が端子１００に入力する場合、抵抗１１
０とコンデンサ１１１とからなる雑音防止回路の
時定数により決定される遅延時間を超えるパルス
幅を有する信号が入力することによつてはじめて
ライトイネーブルフリツプフロツプ１２２をセツ
トするように回路が構成されているが、中央制御
装置から入力するセツト信号のパルス幅は一般に
数百ナノ秒前後のものであるので、抵抗１１０と
コンデンサ１１１とからなる雑音防止回路の遅延
時間をあまり大きな値に設定することは困難に近
く、したがつて外部からの雑音などに起因してセ
ツト信号と同程度のパルス幅を有するパルスが入
力した場合にはそのライトイネーブルフリツプフ
ロツプ１２２はセツトされてしまうことがある。
もし、いつたんそれがセツトされてしまうとデー
タメモリ１２０がライト可能状態になつてしまう
ために、中央制御装置からライト信号が端子１０
２に入力するとデータメモリ１２０にライト信号
を送出し、このデータメモリ１２０に格納されて
いるデータが書きかえられてしまうという欠点が
あつた。

本発明の目的は、上記の欠点を除去し外部から
の雑音などによつてデータメモリをもライト可能
状態にしないようにし、かつそのデータメモリが
ライト可能状態になつてからも一定時間内にライ
ト信号が入力しない場合には自動的にそれをライ
ト不可能状態にするようなフリツプフロツプを設
け、そのフリツプフロツプの出力によりデータメ
モリのライト制御を行なうことによつてそのデー
タメモリにあるシステムデータを保護するデータ
メモリ保護回路を提供することにある。

この目的を達成するために、本発明のデータメ
モリ保護回路は、中央制御装置からセツト信号お
よびリセツト信号をフリツプフロツプに入力し、
これらの信号の入力を所定のフオーマツトに従う
ように、例えばこれらの信号の入力を交互に繰り
返すことによつて形成されてこのフリツプフロツ
プに出力されるパルスが、所定のフオーマツトに
従つて出力される場合にのみそのパルスを計数し
そのフオーマツトを判定するカウンタと、そのカ
ウンタの出力の変化によつてセツトされ、それが
いつたんセツトされた後は一定時間内に中央制御
装置からライト信号が入力されないときはそれを
検出するカウンタと、そのカウンタの出力の変化
あるいは中央制御装置からのクリア信号を入力す
ることによつてリセツトされるライトイネーブル
フリツプフロツプとを設け、そのライトイネーブ
ルフリツプフロツプの出力によりデータメモリの
ライト制御を行なうことによつてデータメモリを
保護するように構成することを特徴とする。

次に本発明の実施例を図面を参照して説明す
る。第２図は本発明の実施例とデータメモリとの
主要部の回路図、第３図は本発明の実施例の回路
の動作を説明するためタイムチヤートである。第
２図において、端子２００には中央制御装置から
のセツト信号が、もう一方の端子２０１にはリセ
ツト信号が入力し、これら２つの端子２００およ
び２０１にそれぞれ接続される入力端子Ｒおよび
Ｓを有するフリツプフロツプ２２３の出力端子Ｑ
は、中央制御装置から入力するセツト信号とリセ
ツト信号とが交互に繰り返すことによつて、パル
スを出力する。このフリツプフロツプ２２３の出
力端子Ｑは、単安定マルチバイブレータ（以下モ
ノステーブルマルチバイブレータという。）２２
４の立下り検出入力端子Ａとカウンタ２２８の入
力端子CPとに接続されており、そのカウンタ２
２８のクリア端子CLはモノステーブルマルチバ
イブレータ２２４の出力端子に接続されてい
る。このためフリツプフロツプ２２３の出力の立
下りによつてモノステーブルマルチバイブレータ
２２４は動作し、その抵抗２１０とコンデンサ２
１３とからなる回路の時定数により決定される一
定時間の間のみ、その出力端子はＬレベルにな
る。この出力端子がＬレベルにある間は、カウ
ンタ２２８のクリア端子CLもまたＬレベルにな
り、カウンタ２２８の入力端子CPに入力するパ
ルスを計数可能にする。換言すれば、中央制御装
置から端子２００および２０１を介して入力する
とセツト信号およびリセツト信号の交互の繰り返
しがモノステーブルマルチバイブレータ２２４の
抵抗２１０とコンデンサ２１３とからなる回路の
時定数により決定されるリトリガ周期以内であれ
ば、カウンタ２２８はパルスの計数を続け、その
カウンタ２２８の桁上出力端子（以下キヤリ出力
端子という。）CRに桁上出力信号（以下キヤリ出
力信号という。）が出力される。このキヤリ出力
信号はインバータ２２６を介してナンドゲート回
路２３０の入力端子に入力され、そのナンドゲー
ト回路２３０の出力端子はカウンタ２２９のクリ
ア端子CLに接続されている。このためカウンタ
２２８のキヤリ出力信号がＨレベルで出力される
と、カウンタ２２９のクリア端子CLもＨレベル
になり、そのカウンタ２２９の出力端子ＤはＬレ
ベルになる。この結果、ノアゲート回路２３２の
入力端子はＬレベルになり、このノアゲート回路
２３２のもう一方の入力端子は、中央制御装置か
ら端子２０３を介してライトイネーブルフリツプ
フロツプ２２２にクリア信号が入力しない限りは
Ｌレベルにあるので、そのノアゲート回路２３２
の出力端子はＨレベルになり、ライトイネーブル
フリツプフロツプ２２２のクリア端子CLもまた
Ｈレベルになる。この結果、カウンタ２２８のキ
ヤリ出力信号の立下りにおいて、このキヤリ出力
信号もまたインバータ２２６を介しライトイネー
ブルフリツプフロツプ２２２の端子CPに入力さ
れているためにＤ型フリツプフロツプであるこの
ライトイネーブルフリツプフロツプ２２２はセツ
トされ、その出力端子ＱはＬレベルになる。これ
によつてライトイネーブルフリツプフロツプ２２
２の出力信号はデータメモリ２２０をライト可能
状態にする。次いで端子２０２に中央制御装置か
らＬレベルのライト信号が入力するとデータメモ
リ２２０へのデータの書込みが可能になる。

一方カウンタ２２９の出力端子Ｄはさらにノア
ゲート回路２３１の入力端子にも接続され、この
ノアゲート回路２３１のもう一方の入力端子は、
端子２０４を介し中央制御装置のクロツクに接続
されている。したがつて、カウンタ２２８のキヤ
リ出力端子CRからＨレベルのキヤリ出力信号が
出力されるとインバータ２２６、ナンドゲート回
路２３０を経てカウンタ２２９のクリア端子CL
にＨレベルの信号が入力した時点からカウンタ２
２９の出力端子Ｄは、ＨレベルからＬレベルに変
化し、中央制御装置からのクロツクパルスは端子
２０４およびノアゲート回路２３１を介して、カ
ウンタ２２９の端子CPに入力されることにな
り、このカウンタ２２９はそのクロツクパルスの
計数を開始する。このカウンタ２２９のそのクロ
ツクパルスを８個まで計数すると自動的に計数を
停止しその出力端子ＤはＨレベルの状態のままに
なることによつて、ライトイネーブルフリツプフ
ロツプ２２２のクリア端子CLはＬレベルにな
り、このライトイネーブルフリツプフロツプ２２
２の出力端子ＱはＨレベルの状態になり、すなわ
ちデータメモリ２２０をライト不可能状態にす
る。したがつてこのカウンタ２２９の出力端子Ｄ
がＨレベルに停止する前に、すなわちカウンタ２
２９の出力端子ＤがＬレベルにある間に中央制御
装置から端子２０２を介してＬレベルのライト信
号が入力するとオアゲート回路２２１の入力端子
はいずれもＬレベルであり、このオアゲート回路
２２１の出力端子はデータメモリ２２０のライト
制御入力端子に接続されているのでデータメモ
リ２２０へのライト制御が可能になる。さらに、
オアゲート回路２２１の出力端子はモノステーブ
ルマルチバイブレータ２２５の立下り検出入力端
子Ａにも接続されまたこのモノステーブルマルチ
バイブレータ２２５の出力端子は前述のナンド
ゲート回路２３０のもう一方の入力端子に接続さ
れている。このために、中央制御装置からデータ
メモリ２２０への連続するデータの書き込みがあ
る場合において、データメモリ２２０に中央制御
装置からライト信号が入力するごとにカウンタ２
２９はクリアされ、再びカウンタ２２９は初期状
態に戻つて中央制御装置から入力するクロツクパ
ルスの計数を最初から開始しなおすことになる。
これは中央制御装置からデータメモリ２２０への
連続するデータの書込みを可能にするために、こ
の本発明のデータメモリ保護回路に付加された機
能である。

次にデータメモリ２２０へのライト制御の終了
において、中央制御装置から端子２０３にＬレベ
ルのクリア信号が入力すると、そのクリア信号は
インバータ２２７およびノアゲート回路２３２を
介してライトイネーブルフリツプフロツプ２２２
のクリア端子CLに入力し、そのライトイネーブ
ルフリツプフロツプ２２２の出力端子ＱをＨレベ
ルにして、データメモリ２２０をライト不可能状
態にする。したがつてこれ以後は、たとえ中央制
御装置から端子２０２にライト信号が入力したと
しても、データメモリ２２０は何らのライト制御
をも行なわれない結果になる。

本発明は以上説明したように、中央制御装置か
らのセツト信号およびリセツト信号をフリツプフ
ロツプ２２３に入力し、これらの信号が交互に繰
り返すことによつて形成されてこのフリツプフロ
ツプ２２３に出力されるパルスが一定周期で出力
しない場合には、その出力されるパルスは雑音な
どに起因するパルスであると判定し、そのモノス
テーブルマルチバイブレータ２２４の出力端子
はＨレベルになり、カウンタ２２８はその出力さ
れるパルスを計数することなく、ただちにその計
数を停止してしまうことにより、雑音などによつ
てデータメモリ２２０がライト可能状態になるこ
とを防止し、またいつたんライトイネーブルフリ
ツプフロツプ２２２がセツトされデータメモリ２
２０がライト可能状態になつた後において、一定
時間内に中央制御装置からライト信号が入力しな
い場合においても、ライトイネーブルフリツプフ
ロツプ２２２の出力端子ＱをＨレベルにしてデー
タメモリ２２０をライト不可能状態にするように
構成することによつて、システムデータなどの重
要なデータが雑音その他の原因により書き変えら
れることを防止する効果がある。

なお本発明の実施例は、中央制御装置からデー
タメモリにデータを書込むのに先立ち、このデー
タメモリ保護回路のフリツプフロツプにセツト信
号とリセツト信号とが交互に繰り返し入力し、そ
のフリツプフロツプからの出力パルスが一定周期
で出力しないかぎりデータメモリへの書込みを許
容しないように構成しているが、これはそれらの
信号を雑音と識別できるようにするためのもので
あることは明白であり、それらの信号が雑音と識
別できるようなフオーマツトに従うような信号で
あれば何でもよいということはいうまでもない。

【図面の簡単な説明】

第１図は従来のデータメモリ保護回路とデータ
メモリとの主要部の回路図、第２図は本発明の実
施例とデータメモリとの主要部の回路図、第３図
は本発明の実施例の回路の動作を説明するためタ
イムチヤートである。 １００〜１０２……端子、１１０……抵抗、１
１１……コンデンサ、１２０……データメモリ、
１２１……オアゲート回路、１２２……フリツプ
フロツプ、２００〜２０４……端子、２１０，２
１１……抵抗、２１２，２１３……コンデンサ、
２２０……データメモリ、２２１……オアゲート
回路、２２２，２２３……フリツプフロツプ、２
２４，２２５……モノステーブルマルチバイブレ
ータ、２２６，２２７……インバータ、２２８，
２２９……カウンタ、２３０……ナンドゲート回
路、２３１，２３２……ノアゲート回路。

Claims (1)

1. 【特許請求の範囲】 １ 中央制御装置とデータメモリとの間に配備さ
   れ前記中央制御装置から前記データメモリに書き
   込まれたシステムデータを保護するデータメモリ
   保護回路において、前記中央制御装置が前記デー
   タメモリにすくなくとも１つの単位データからな
   るデータを書込む前前記中央制御装置から所定の
   手順でかつ交互に到来する第１および第２のパル
   スをそれぞれ含む第１および第２のパルス列から
   なる第１の信号を入力し前記第１の信号が所定の
   フオーマツトに従うと判定したとき第２の信号を
   出力する判定手段と、前記第２の信号を入力する
   ことによつて前記中央制御装置から前記データメ
   モリへの前記単位データの書込みを許容する許容
   手段と第３の信号を入力することによつてこの書
   込みを禁止する禁止手段とこの書込みがあるごと
   に第４の信号を出力する手段とを含む制御手段
   と、前記第２の信号および前記第４の信号のいず
   れかの信号を入力した後の経過時間を計数する手
   段と前記第２の信号を入力した後所定の時間内に
   前記第４の信号を入力しないときおよび前記第４
   の信号を入力した後所定の時間内に継続してこの
   第４の信号を入力しないときのいずれかのとき前
   記禁止手段に前記第３の信号を出力する手段とを
   含む計数手段とを備えることを特徴とするデータ
   メモリ保護回路。 ２ 前記禁止手段が前記中央制御装置から第５の
   信号を入力することによつて前記中央制御装置か
   ら前記データメモリへの前記単位データの書込み
   を禁止する手段を併せ有することを特徴とする特
   許請求の範囲第１項記載のデータメモリ保護回
   路。