JPS623588B2 - - Google Patents
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- Publication number
- JPS623588B2 JPS623588B2 JP54109946A JP10994679A JPS623588B2 JP S623588 B2 JPS623588 B2 JP S623588B2 JP 54109946 A JP54109946 A JP 54109946A JP 10994679 A JP10994679 A JP 10994679A JP S623588 B2 JPS623588 B2 JP S623588B2
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- JP
- Japan
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- semiconductor layer
- semiconductor
- region
- charge storage
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、フローテイング半導体基板にチヤー
ジ・ポンピングに依り電荷を蓄積して情報書込み
を行なうメモリ・セルを有する半導体記憶装置の
改良に関する。
ジ・ポンピングに依り電荷を蓄積して情報書込み
を行なうメモリ・セルを有する半導体記憶装置の
改良に関する。
従来、前記種類の半導体記憶装置として第１図
に見られるものが知られている。
に見られるものが知られている。
図に於いて、１はサフアイアなどの単結晶絶縁
基板、２はエピタキシヤル成長のｐ型シリコン半
導体層、３は二酸化シリコンのゲート絶縁膜、４
はゲート電極、５はn+型ソース領域、６はn+型
ドレイン領域、ＶGは電源をそれぞれ示す。
基板、２はエピタキシヤル成長のｐ型シリコン半
導体層、３は二酸化シリコンのゲート絶縁膜、４
はゲート電極、５はn+型ソース領域、６はn+型
ドレイン領域、ＶGは電源をそれぞれ示す。
本装置に於いて情報の書込みを行なうには、ソ
ースを接地し、ドレインの正電圧ＶDDを印加した
後、ゲート電極４に閾値電圧Vth以上の正の電圧
を加えてゲート絶縁膜３の下側に在る半導体層２
の表面にチヤネルを形成し、次いで急激にゲート
電圧を閾値電圧Vth以下に低下させる。すると、
チヤージ・ポンピング効果に依り、チヤネルに於
ける電子の一部が電気的に浮いた状態に在る半導
体層２に入り込んで滞留することになる。前記ゲ
ート電極４に印加する電圧はパルス状に繰返して
加えると良い。前記操作に依りフローテイングの
半導体層２はソース領域５に対して負にバイアス
される。このときバイアスは、半導体層２とソー
ス領域５間のｐ・ｎ接合に対して逆バイアスであ
るから、半導体層２内はソース領域５に対して負
にバイアスされたまま保持される。この状態は
MIS・FETにバツク・ゲート・バイアスが印加
されて閾値電圧Vthが高くなつた状態であり、ド
レインに電圧ＶDDを印加して、流れる電流を検知
すると、フローテイングの半導体層２がソース領
域５と等電位であるとき、即ち、チヤージ・ポン
ピングを行なう以前の状態と比較すると電流量は
低下する。従つて、これに以つて、情報の“１”
或いは“０”の書込み有りとするものである。
ースを接地し、ドレインの正電圧ＶDDを印加した
後、ゲート電極４に閾値電圧Vth以上の正の電圧
を加えてゲート絶縁膜３の下側に在る半導体層２
の表面にチヤネルを形成し、次いで急激にゲート
電圧を閾値電圧Vth以下に低下させる。すると、
チヤージ・ポンピング効果に依り、チヤネルに於
ける電子の一部が電気的に浮いた状態に在る半導
体層２に入り込んで滞留することになる。前記ゲ
ート電極４に印加する電圧はパルス状に繰返して
加えると良い。前記操作に依りフローテイングの
半導体層２はソース領域５に対して負にバイアス
される。このときバイアスは、半導体層２とソー
ス領域５間のｐ・ｎ接合に対して逆バイアスであ
るから、半導体層２内はソース領域５に対して負
にバイアスされたまま保持される。この状態は
MIS・FETにバツク・ゲート・バイアスが印加
されて閾値電圧Vthが高くなつた状態であり、ド
レインに電圧ＶDDを印加して、流れる電流を検知
すると、フローテイングの半導体層２がソース領
域５と等電位であるとき、即ち、チヤージ・ポン
ピングを行なう以前の状態と比較すると電流量は
低下する。従つて、これに以つて、情報の“１”
或いは“０”の書込み有りとするものである。
また、前記書込まれた情報を消去するには半導
体層２の負のバイアスを除去すれば良い。具体的
には、半導体記憶装置の温度を上昇させたり、光
を照射するなどして、ｐ・ｎ接合の逆方向リーク
電流を増加させるようにする。これらの手段は、
装置のメモリ・セル・アレイに格納されている全
ての情報を消去するのに有効である。この外、ゲ
ート電極４に正電圧を印加して、フローテイング
の半導体層２内に於ける負の電荷をチヤネル領域
に集め、次いで、ゲート電極４に印加した電圧を
緩徐に下降させて零にするとチヤージ・ポンピン
グは発生せず前記電荷も消滅する。また、ドレイ
ン領域５、あるいはソース領域４に高電圧を加え
て、アバランシエ・ブレイグダウンをおこさせ、
半導体層２に電子を注入して情報を消去すること
もできる。これらの手段は、メモリ・セル・アレ
イを構成している特定のメモリ・セルに格納され
ている情報を消去するのに有効である。
体層２の負のバイアスを除去すれば良い。具体的
には、半導体記憶装置の温度を上昇させたり、光
を照射するなどして、ｐ・ｎ接合の逆方向リーク
電流を増加させるようにする。これらの手段は、
装置のメモリ・セル・アレイに格納されている全
ての情報を消去するのに有効である。この外、ゲ
ート電極４に正電圧を印加して、フローテイング
の半導体層２内に於ける負の電荷をチヤネル領域
に集め、次いで、ゲート電極４に印加した電圧を
緩徐に下降させて零にするとチヤージ・ポンピン
グは発生せず前記電荷も消滅する。また、ドレイ
ン領域５、あるいはソース領域４に高電圧を加え
て、アバランシエ・ブレイグダウンをおこさせ、
半導体層２に電子を注入して情報を消去すること
もできる。これらの手段は、メモリ・セル・アレ
イを構成している特定のメモリ・セルに格納され
ている情報を消去するのに有効である。
さて、前記のようなメモリ・セルを有する半導
体記憶装置は従来のMIS・FETと同様な方法で
安価に製造することができ、しかも、メモリ・セ
ルは書換えも可能であるが、未だ改善の余地を多
く残している。
体記憶装置は従来のMIS・FETと同様な方法で
安価に製造することができ、しかも、メモリ・セ
ルは書換えも可能であるが、未だ改善の余地を多
く残している。
例えば、前記装置では基体１としてサフアイア
などの単結晶絶縁物を用いているが、これは半導
体層２をフローテイング状態にする為であるか
ら、若し、半導体層２がｐ型であれば、基板１を
ｎ型シリコン半導体に代替しても同効であり、そ
のような構造の装置が第２図として例示されてい
る。
などの単結晶絶縁物を用いているが、これは半導
体層２をフローテイング状態にする為であるか
ら、若し、半導体層２がｐ型であれば、基板１を
ｎ型シリコン半導体に代替しても同効であり、そ
のような構造の装置が第２図として例示されてい
る。
第２図は於いて、１′はｎ型シリコン半導体基
板、７や二酸化シリコン絶縁層をそれぞれ示す。
尚、第１図に関して説明した部分と同部分を同記
号で指示してある。
板、７や二酸化シリコン絶縁層をそれぞれ示す。
尚、第１図に関して説明した部分と同部分を同記
号で指示してある。
この種装置は、前記したところから明らかなよ
うに、反転層から半導体層２に注入された電子が
n+型ドレイン領域６、n+ソース領域５などに流
れ込まないうちに半導体層２にトラツプして蓄積
電荷としなければならないが、その半導体層２に
於けるポテンシヤルは第３図に見られ分布になつ
ているので電子を効率良くトラツプすることがで
きず、かなりの量の電子がドレイン領域６に流れ
たり、ソース領域５に戻つたりしている。
うに、反転層から半導体層２に注入された電子が
n+型ドレイン領域６、n+ソース領域５などに流
れ込まないうちに半導体層２にトラツプして蓄積
電荷としなければならないが、その半導体層２に
於けるポテンシヤルは第３図に見られ分布になつ
ているので電子を効率良くトラツプすることがで
きず、かなりの量の電子がドレイン領域６に流れ
たり、ソース領域５に戻つたりしている。
本発明は、前記のようにチヤージ・ポンピング
方式のメモリ・セルを有する半導体記憶装置に於
けるメモリ・セルの構造に若干の改変を加えるの
みで電荷の蓄積効率を向上させるものであり、以
下これを詳細に説明する。
方式のメモリ・セルを有する半導体記憶装置に於
けるメモリ・セルの構造に若干の改変を加えるの
みで電荷の蓄積効率を向上させるものであり、以
下これを詳細に説明する。
第４図は本発明一実施例の要部側断面図であ
り、第２図に関して説明した部分と同部分は同記
号で指示してある。
り、第２図に関して説明した部分と同部分は同記
号で指示してある。
本実施例が第２図の装置と相違する点は、ゲー
ト電極４の直下、即ち、チヤネル領域にソース領
域５及びドレイン領域６から離してp-型電荷蓄
積領域８を形成し、それをp+型である半導体層
２′で囲むようにしたことである。
ト電極４の直下、即ち、チヤネル領域にソース領
域５及びドレイン領域６から離してp-型電荷蓄
積領域８を形成し、それをp+型である半導体層
２′で囲むようにしたことである。
このような構成を採ることに依り、ポテンシヤ
ルは第５図に見られるような分布となるので、注
入電子の殆んどは領域８にトラツプされて蓄積電
荷となる。
ルは第５図に見られるような分布となるので、注
入電子の殆んどは領域８にトラツプされて蓄積電
荷となる。
以上の説明で判るように、本発明の半導体記憶
装置では、電気的にフロートした半導体層に於け
る電荷の蓄積の有無で閾値電圧が変化することを
利用するメモリ・セルを持つた半導体記憶装置に
於いて、前記半導体層のゲート電極直下の部に分
該半導体層と同型電型且つ低濃度に形成された電
荷蓄積領域と、該電荷蓄積領域を介して対向し且
つ該電荷蓄積領域と離して形成され前記半導体層
とは反対導電型であるソース領域及びドレイン領
域を有してなる構成にしたことに依り、前記電荷
蓄積領域に注入されるキヤリヤ、例えば電子を高
効率でトラツプし蓄積することができるものであ
る。
装置では、電気的にフロートした半導体層に於け
る電荷の蓄積の有無で閾値電圧が変化することを
利用するメモリ・セルを持つた半導体記憶装置に
於いて、前記半導体層のゲート電極直下の部に分
該半導体層と同型電型且つ低濃度に形成された電
荷蓄積領域と、該電荷蓄積領域を介して対向し且
つ該電荷蓄積領域と離して形成され前記半導体層
とは反対導電型であるソース領域及びドレイン領
域を有してなる構成にしたことに依り、前記電荷
蓄積領域に注入されるキヤリヤ、例えば電子を高
効率でトラツプし蓄積することができるものであ
る。
第１図及び第２図は従来例の要部側断面図、第
３図は第２図従来例に於けるポテンシヤル分布を
表わす線図、第４図は本発明一実施例の要部側断
面図、第５図は第４図実施例のポテンシヤル分布
を表わす線図である。 図に於いて、１，１′は基板、２，２′は半導体
層、３はゲート絶縁膜、４はゲート電極、５はソ
ース領域、６はドレイン領域、７は絶縁層、８は
電荷蓄積領域である。
３図は第２図従来例に於けるポテンシヤル分布を
表わす線図、第４図は本発明一実施例の要部側断
面図、第５図は第４図実施例のポテンシヤル分布
を表わす線図である。 図に於いて、１，１′は基板、２，２′は半導体
層、３はゲート絶縁膜、４はゲート電極、５はソ
ース領域、６はドレイン領域、７は絶縁層、８は
電荷蓄積領域である。
Claims (1)
- １ 電気的にフロートした半導体層に於ける電荷
の蓄積の有無で閾値電圧が変化することを利用す
るメモリ・セルを持つた半導体記憶装置に於い
て、前記半導体層のゲート電極直下の部分に該半
導体層と同導電型且つ低濃度に形成された電荷蓄
積領域と、該電荷蓄積領域を介して対向し且つ該
電荷蓄積領域と離して形成され前記半導体層とは
反対導電型であるソース領域及びドレイン領域を
有してなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10994679A JPS5633870A (en) | 1979-08-29 | 1979-08-29 | Semiconductr memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10994679A JPS5633870A (en) | 1979-08-29 | 1979-08-29 | Semiconductr memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5633870A JPS5633870A (en) | 1981-04-04 |
| JPS623588B2 true JPS623588B2 (ja) | 1987-01-26 |
Family
ID=14523118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10994679A Granted JPS5633870A (en) | 1979-08-29 | 1979-08-29 | Semiconductr memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5633870A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177574A (ja) * | 1988-12-28 | 1990-07-10 | Matsushita Electric Ind Co Ltd | 光起電力素子の製造方法 |
-
1979
- 1979-08-29 JP JP10994679A patent/JPS5633870A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5633870A (en) | 1981-04-04 |
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