JPS6237409B2 - - Google Patents
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- JPS6237409B2 JPS6237409B2 JP638982A JP638982A JPS6237409B2 JP S6237409 B2 JPS6237409 B2 JP S6237409B2 JP 638982 A JP638982 A JP 638982A JP 638982 A JP638982 A JP 638982A JP S6237409 B2 JPS6237409 B2 JP S6237409B2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- switching circuit
- hold
- comparator
- Prior art date
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- Expired
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
この発明は、複数のアナログ信号をサンプルホ
ールドして出力するアナログ出力装置に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to an analog output device that samples and holds a plurality of analog signals and outputs the sample-and-hold signals.
(2) 従来技術
時系列の複数のアナログ信号を切換回路により
切換選択し、サンプルホールド回路によりサンプ
ルホールドして出力するアナログ出力装置が知ら
れている。このような装置において、複数の全ア
ナログ信号について、正しい信号が出力されてい
るかを常にチエツクし、信頼性を向上させる必要
がある。(2) Prior Art An analog output device is known in which a plurality of time-series analog signals are switched and selected by a switching circuit, sampled and held by a sample-and-hold circuit, and outputted. In such a device, it is necessary to constantly check whether the correct signals are being output for all of the plurality of analog signals to improve reliability.
(3) 発明の目的
この発明の目的は、以上の点に鑑み、アナログ
出力信号を常時、チエツク・監視し、故障診断を
行うようにしたアナログ出力装置を提供すること
である。(3) Purpose of the Invention In view of the above points, the purpose of the present invention is to provide an analog output device that constantly checks and monitors analog output signals and performs failure diagnosis.
(4) 発明の実施例
第1図は、この発明の一実施例を示す構成説明
図である。(4) Embodiment of the Invention FIG. 1 is a configuration explanatory diagram showing an embodiment of the invention.
図において、1は時系列の複数のアナログ信号
が供給される入力端子、2は、入力端子1に供給
された信号が一方の入力端に供給される比較器、
3は複数のスイツチ31,………,3nを有し、
比較器2の複数のアナログ信号を順次切換選択す
る第1の切換回路、41,………4nは第1の切
換回路3の出力をホールドする増幅器A1,……
…,Anの帰還回路にコンデンサC1,………,
Cnを接続した積分器等よりなる複数のホールド
回路、51,………,5nはホールド回路41,
………,4nの出力を取り出す出力端子、6は複
数のスイツチ61,………,6nを有し、第1の
切換回路3と同期してホールド回路41,……
…,4nの出力を切換選択して比較器2の他方の
入力端に供給する第2の切換回路、7は第2の切
換回路6の出力をデジタル信号に変換するA−D
変換器、8はA−D変換器7の出力によりホール
ド信号のチエツクを行うとともに第1、第2の切
換回路3,6、A−D変換器7等の制御を行うマ
イクロコンピユータのような中央処理装置よりな
る制御回路である。 In the figure, 1 is an input terminal to which a plurality of time-series analog signals are supplied; 2 is a comparator to which the signal supplied to input terminal 1 is supplied to one input terminal;
3 has a plurality of switches 31, ......, 3n,
The first switching circuit 41, .
..., capacitor C1 in the feedback circuit of An, ......,
A plurality of hold circuits including integrators etc. connected to Cn, 51, ......, 5n are hold circuits 41,
......, 4n output terminal 6 has a plurality of switches 61, ......, 6n, which are synchronized with the first switching circuit 3 and hold circuits 41, .
..., 4n and supplies it to the other input terminal of the comparator 2; 7 is an A-D converting the output of the second switching circuit 6 into a digital signal;
The converter 8 is a central controller such as a microcomputer that checks the hold signal based on the output of the A-D converter 7 and also controls the first and second switching circuits 3 and 6, the A-D converter 7, etc. This is a control circuit consisting of a processing device.
次に動作を説明する。 Next, the operation will be explained.
サンプル時、時系列の各アナログ入力信号に対
応して第1、第2の切換回路3,6は、第1のス
イツチ31,61のように同一チヤンネルを閉と
し、入力端子1、比較器2、第1の切換回路3、
ホールド回路41、第2の切換回路6によりフイ
ードバツク(帰還)による閉ループが形成され、
比較器2は、入力端子1の入力信号とホールド回
路41の出力とが一致するよう働き、ホールド回
路41の出力は急速に入力信号にトラツキング
(追従)して一致し、出力端子51より出力を取
り出すことができる。 At the time of sampling, the first and second switching circuits 3 and 6 close the same channel like the first switches 31 and 61 in response to each time-series analog input signal, and the input terminal 1 and the comparator 2 , first switching circuit 3,
A closed loop due to feedback is formed by the hold circuit 41 and the second switching circuit 6.
The comparator 2 works so that the input signal of the input terminal 1 and the output of the hold circuit 41 match, and the output of the hold circuit 41 rapidly tracks the input signal and matches the input signal, and outputs the output from the output terminal 51. It can be taken out.
トラツキング終了後、第2の切換回路6の出力
はA−D変換器7によりデジタル信号に変換さ
れ、サンプル時の出力値のチエツク制御回路8に
より行う。 After tracking is completed, the output of the second switching circuit 6 is converted into a digital signal by an A-D converter 7, and a check control circuit 8 checks the output value at the time of sampling.
次に、ホールド時は、第1、第2の切換回路
3,6のスイツチをすべて開とし、ホールドを行
う。そして、ホールド後、所定の時間毎に、この
箇所の第2の切換回路6のスイツチ61を閉と
し、A−D変換器7によりデジタル信号とし制御
回路8によりホールド時のチエツクが行なわれ
る。 Next, at the time of holding, all the switches of the first and second switching circuits 3 and 6 are opened, and holding is performed. After holding, the switch 61 of the second switching circuit 6 at this location is closed at predetermined intervals, and the A-D converter 7 converts the signal into a digital signal, which is then checked by the control circuit 8 during the hold.
全く同様にして全チヤンネルについて、第1、
第2の切換回路3,6を作動させて、ホールド回
路41,………,4nに信号をサンプルホールド
し、その都度サンプル信号のチエツクを行う。 In exactly the same way, for all channels, the first,
The second switching circuits 3 and 6 are operated to sample and hold the signals in the hold circuits 41, . . . , 4n, and the sampled signals are checked each time.
そして、一連の終了後、次の複数のアナログ信
号データが入力端子1に到来するまでの間、所定
の時間毎に第2の切換回路6を作動させ、A−D
変換器7の出力によりホールド時のホールド回路
41,………,4nの出力信号のチエツクを制御
回路8により行う。なお、A−D変換器7の代わ
りにチエツク回路を設け、チエツクするようにし
てもよい。また、第1の切換回路3の各スイツチ
31,………,3nとホールド回路41,……
…,4nとでサンプルホールド回路を構成してい
ると考えてもよい。 After the series ends, the second switching circuit 6 is operated at predetermined intervals until the next plurality of analog signal data arrive at the input terminal 1, and the A-D
Based on the output of the converter 7, the control circuit 8 checks the output signals of the hold circuits 41, . . . , 4n during hold. Note that a check circuit may be provided in place of the A-D converter 7 for checking. Also, each switch 31,..., 3n of the first switching circuit 3 and the hold circuit 41,...
..., 4n may be considered to constitute a sample and hold circuit.
(5) 発明の要約
以上述べたように、この発明は、時系列の複数
のアナログ信号を比較器、第1、第2の切換回
路、ホールド回路を通じて出力するとともに、A
−D変換器等のチエツク回路により出力のチエツ
クをするようにしたアナログ出力装置である。(5) Summary of the Invention As described above, the present invention outputs a plurality of time-series analog signals through a comparator, a first switching circuit, a second switching circuit, and a hold circuit.
This is an analog output device in which the output is checked by a check circuit such as a -D converter.
(6) 発明の効果
サンプル時のデータの適性がチエツクできる
とともにホールド時の出力状態も常時チエツク
でき、出力状態が常に監視されており、信頼性
が向上する。(6) Effects of the invention In addition to checking the suitability of data during sampling, the output status during hold can also be checked at all times, and the output status is constantly monitored, improving reliability.
ハード故障のチエツク等の場合、所定の出力
に対し、実際の出力が大幅な偏差をもつている
かどうかをチエツクすればよいので、チエツク
回路としてのA−D変換器の分解能は4ビツト
あるいは8ビツトと低いもので十分で、それだ
けA−D変換器は安価なもので済み、コストパ
ーフオーマンスにすぐれる。 When checking for hardware failures, it is sufficient to check whether the actual output has a large deviation from the predetermined output, so the resolution of the A-D converter used as a check circuit is 4 bits or 8 bits. A low A/D converter is sufficient, and the A/D converter can be made at a low price, resulting in excellent cost performance.
比較器を含む閉ループにより、サンプルホー
ルド回路のオフセツトの考慮は不要で安価な回
路で高速、高信頼性のものとなる。 The closed loop including the comparator eliminates the need to consider the offset of the sample and hold circuit, resulting in an inexpensive circuit that is fast and highly reliable.
第1図は、この発明の一実施例を示す構成説明
図である。
2……比較器、3,6……切換回路、41〜4
n……ホールド回路、7……A−D変換器、8…
…制御回路。
FIG. 1 is a configuration explanatory diagram showing an embodiment of the present invention. 2...Comparator, 3,6...Switching circuit, 41-4
n...Hold circuit, 7...A-D converter, 8...
...control circuit.
Claims (1)
力端に供給される比較器と、この比較器の出力を
切換選択する第1の切換回路と、この第1の切換
回路の出力をホールドする複数のホールド回路
と、これらホールド回路の出力を第1の切換回路
と同期して切換選択し前記比較器の他方の入力端
に供給しホールド回路の出力を入力信号に急速に
一致させるためフイードバツクによる閉ループを
形成する第2の切換回路と、この第2の切換回路
の出力をチエツクするチエツク回路と、前記第
1、第2の切換回路の各スイツチの開閉を制御す
る制御回路とを備えたことを特徴とするアナログ
出力装置。 2 チエツク回路としてA−D変換器を用い、前
記制御回路によりチエツクを行うようにしたこと
を特徴とする特許請求の範囲第1項記載のアナロ
グ出力装置。[Claims] 1. A comparator to which a plurality of time-series analog input signals are supplied to one input terminal, a first switching circuit that switches and selects the output of this comparator, and this first switching circuit. The outputs of these hold circuits are switched and selected in synchronization with the first switching circuit, and are supplied to the other input terminal of the comparator, so that the outputs of the hold circuits are rapidly converted into input signals. a second switching circuit that forms a closed loop based on feedback for matching; a check circuit that checks the output of the second switching circuit; and a control circuit that controls opening and closing of each switch of the first and second switching circuits. An analog output device characterized by comprising: 2. The analog output device according to claim 1, wherein an A-D converter is used as the check circuit, and the check is performed by the control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP638982A JPS58125137A (en) | 1982-01-19 | 1982-01-19 | Analog output device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP638982A JPS58125137A (en) | 1982-01-19 | 1982-01-19 | Analog output device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125137A JPS58125137A (en) | 1983-07-26 |
| JPS6237409B2 true JPS6237409B2 (en) | 1987-08-12 |
Family
ID=11637014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP638982A Granted JPS58125137A (en) | 1982-01-19 | 1982-01-19 | Analog output device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125137A (en) |
-
1982
- 1982-01-19 JP JP638982A patent/JPS58125137A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58125137A (en) | 1983-07-26 |
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