JPS6240885B2 - - Google Patents
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- Publication number
- JPS6240885B2 JPS6240885B2 JP54159483A JP15948379A JPS6240885B2 JP S6240885 B2 JPS6240885 B2 JP S6240885B2 JP 54159483 A JP54159483 A JP 54159483A JP 15948379 A JP15948379 A JP 15948379A JP S6240885 B2 JPS6240885 B2 JP S6240885B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- divider circuit
- circuit
- variable frequency
- frequency division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Landscapes
- Superheterodyne Receivers (AREA)
Description
この発明は外部から与える数値に従つて任意数
の分周数を設定できる可変分周回路に係り、特に
スワロカウンタ分周方式における分周数オフセツ
トを効果的に与えることのできる可変分周回路に
関する。 スワロカウンタ分周方式の可変分周回路は、基
本的に第１図に示すように、ＰおよびＰ＋１の２
値分周を行う制御形プリスケーラ１と、このプリ
スケーラ１の出力を分周値を指定する外部データ
Ｍ（ＯＭ＜Ｐ）によりＭ分周する補助可変分周
回路２と、同じくプリスケーラ１の出力を分周値
を指定する外部データＮ（Ｐ−１Ｎ）によりＮ
分周する主可変分周回路３と、これら分周回路
２，３の出力でセツト、リセツトされてプリスケ
ーラ１の分周値切換えと補助可変分周回路２の動
作周期設定を行うフリツプフロツプ４とから構成
される。この回路では、第２図のタイミング図か
ら明らかなように、分周数は外部データＭ，Ｎに
対して（Ｐ＋１）Ｍ＋Ｐ×（Ｎ−Ｍ）＝Ｍ＋PNと
なる。例えばＰ＝10にしたときはＭ＋10Nとな
り、Ｍで分周数の１桁目を与え、Ｎで２桁目以上
を与えたことに相当する。この方式は、制御形プ
リスケーラ１に対し、補助可変分周回路２および
主可変分周回路３の動作速度を概略１／Ｐまで軽
減できるため、制御形プリスケーラ１さえ高速に
できれば全体としてより高い周波数の可変分周回
路を実現できる利点がある。 ところで、スワロカウンタ分周方式では、分周
数を指定する外部データに対し一定数シフトした
数値で分周させる動作、いわゆる分周数オフセツ
トを与えるのが比較的困難である。従来最も多く
利用されているダウンカウント方式の可変分周回
路では、カウントの終状態を０で検出するか０で
ない値で検出するかによつて容易にオフセツトを
実現できるが、スワロカウンタ分周方式の場合に
はこのような一定の手法が見出されていない。従
来最も一般的に行われているのは、新たに加算器
を導入し、外部データにオフセツト数を加算した
データを作り、これをスワロカウンタ分周方式の
分周値設定データとする方式であるが、これは加
算器の分だけ構成が複雑になる難点がある。また
本発明者が先に提案した特開昭53−121559号公報
での方式は、加算器は必要ないがオフセツト用の
計数回路を必要とする点でやはり不便である。 この発明は上記の点に鑑み、非常に簡単な回路
構成で効果的な分周数オフセツトを与えることを
可能とした、スワロカウンタ分周方式の可変分周
回路を提供するものである。 この発明の骨子は、オフセツト数をΔＭ＋Ｐ×
ΔＮ（ΔＭ＜Ｐ）となるΔＭ、ΔＮに分け、ΔＭ
に対しては外部データＭと加算操作を行い分周値
設定データＭ＋ΔＭとして補助可変分周回路に与
える一方、ΔＮに対しては主可変分周回路でのカ
ウントの終状態を−ΔＮの値で検出する方式によ
りオフセツトをとるようにした点にある。 ここで、主可変分周回路をダウンカウント方式
としてΔＮの分周数オフセツトをとる手法は、一
般的に行われている極めて簡便な手法として確立
している。一方、ΔＭに対してＭ＋ΔＭを得る加
算操作が必要であるが、ΔＭ、Ｍの数値はＰより
小さいためビツト数は僅かであり、通常の加算器
を必要とせず、簡単なゲート構成で実現できる。
従つてこの発明によれば、従来のように多数ビツ
トもしくは多桁の加算を必要とせず、また新たに
オフセツト用の計数回路を設けることなく、極め
て簡単な回路構成で有効な分周数オフセツトをと
ることができる。 以下この発明を実施例により詳細に説明する。
スワロカウンタ分周方式の可変分周回路の好適な
応用分野の一つに、FM／AM受信機のPLL
（Phase Locked Loop）方式周波数シンセサイザ
がある。この場合、可変分周回路は、受信機の局
部発振周波数を選局周波数に応じた数値で分周す
る。例えば日本および米国のFM受信機に適用し
た場合の分周数は下表のとおりである。
の分周数を設定できる可変分周回路に係り、特に
スワロカウンタ分周方式における分周数オフセツ
トを効果的に与えることのできる可変分周回路に
関する。 スワロカウンタ分周方式の可変分周回路は、基
本的に第１図に示すように、ＰおよびＰ＋１の２
値分周を行う制御形プリスケーラ１と、このプリ
スケーラ１の出力を分周値を指定する外部データ
Ｍ（ＯＭ＜Ｐ）によりＭ分周する補助可変分周
回路２と、同じくプリスケーラ１の出力を分周値
を指定する外部データＮ（Ｐ−１Ｎ）によりＮ
分周する主可変分周回路３と、これら分周回路
２，３の出力でセツト、リセツトされてプリスケ
ーラ１の分周値切換えと補助可変分周回路２の動
作周期設定を行うフリツプフロツプ４とから構成
される。この回路では、第２図のタイミング図か
ら明らかなように、分周数は外部データＭ，Ｎに
対して（Ｐ＋１）Ｍ＋Ｐ×（Ｎ−Ｍ）＝Ｍ＋PNと
なる。例えばＰ＝10にしたときはＭ＋10Nとな
り、Ｍで分周数の１桁目を与え、Ｎで２桁目以上
を与えたことに相当する。この方式は、制御形プ
リスケーラ１に対し、補助可変分周回路２および
主可変分周回路３の動作速度を概略１／Ｐまで軽
減できるため、制御形プリスケーラ１さえ高速に
できれば全体としてより高い周波数の可変分周回
路を実現できる利点がある。 ところで、スワロカウンタ分周方式では、分周
数を指定する外部データに対し一定数シフトした
数値で分周させる動作、いわゆる分周数オフセツ
トを与えるのが比較的困難である。従来最も多く
利用されているダウンカウント方式の可変分周回
路では、カウントの終状態を０で検出するか０で
ない値で検出するかによつて容易にオフセツトを
実現できるが、スワロカウンタ分周方式の場合に
はこのような一定の手法が見出されていない。従
来最も一般的に行われているのは、新たに加算器
を導入し、外部データにオフセツト数を加算した
データを作り、これをスワロカウンタ分周方式の
分周値設定データとする方式であるが、これは加
算器の分だけ構成が複雑になる難点がある。また
本発明者が先に提案した特開昭53−121559号公報
での方式は、加算器は必要ないがオフセツト用の
計数回路を必要とする点でやはり不便である。 この発明は上記の点に鑑み、非常に簡単な回路
構成で効果的な分周数オフセツトを与えることを
可能とした、スワロカウンタ分周方式の可変分周
回路を提供するものである。 この発明の骨子は、オフセツト数をΔＭ＋Ｐ×
ΔＮ（ΔＭ＜Ｐ）となるΔＭ、ΔＮに分け、ΔＭ
に対しては外部データＭと加算操作を行い分周値
設定データＭ＋ΔＭとして補助可変分周回路に与
える一方、ΔＮに対しては主可変分周回路でのカ
ウントの終状態を−ΔＮの値で検出する方式によ
りオフセツトをとるようにした点にある。 ここで、主可変分周回路をダウンカウント方式
としてΔＮの分周数オフセツトをとる手法は、一
般的に行われている極めて簡便な手法として確立
している。一方、ΔＭに対してＭ＋ΔＭを得る加
算操作が必要であるが、ΔＭ、Ｍの数値はＰより
小さいためビツト数は僅かであり、通常の加算器
を必要とせず、簡単なゲート構成で実現できる。
従つてこの発明によれば、従来のように多数ビツ
トもしくは多桁の加算を必要とせず、また新たに
オフセツト用の計数回路を設けることなく、極め
て簡単な回路構成で有効な分周数オフセツトをと
ることができる。 以下この発明を実施例により詳細に説明する。
スワロカウンタ分周方式の可変分周回路の好適な
応用分野の一つに、FM／AM受信機のPLL
（Phase Locked Loop）方式周波数シンセサイザ
がある。この場合、可変分周回路は、受信機の局
部発振周波数を選局周波数に応じた数値で分周す
る。例えば日本および米国のFM受信機に適用し
た場合の分周数は下表のとおりである。
【表】
日本FM帯を例にとれば、分周値を指定する外
部データを654とすれば76.1MHzが受信され、
793とすれば90.0MHzが受信される。従つて外部
データとしては基本的には654〜793を与えればよ
いのであるが、通常は直接の外部データを０〜
139とし、これに内部的に654を加算してデータと
して与える。即ち654が分周数のオフセツト値で
ある。このように外部データを０を始端として設
定し、これとのずれをオフセツト値として分周値
を与える主な理由は、バンドスキヤン操作、バン
ド外にデータが入ることを禁止する操作等、デー
タ処理上の便宜のためである。 上記の如きFM受信機のPLL方式周波数シンセ
サイザに適用したこの発明の一実施例を第３図に
より説明する。ここでは最も多く使用される例と
して、Ｐ＝10とする。即ち制御形プリスケーラ１
１はＰ＝10ないしＰ＋１＝11なる分周動作を行
う。オフセツト数はΔＭ＋10×ΔＮの式から、日
本FM帯でΔＭ＝４、ΔＮ＝65となり、米国FM
帯でΔＭ＝８、ΔＮ＝98となる。主可変分周回路
１３は通常のダウンカウント方式で構成し、カウ
ントの終状態を日本FM帯の場合−65、米国FM
帯の場合−98でとるようにする。従つて主可変分
周回路１３は、入力される外部データＮに対し、
Ｎ＋65（日本FM帯）、Ｎ＋98（米国FM帯）の分
周動作を行うことになる。加算器１５は外部デー
タＭに対しΔＭを加算してこれを補助可変分周回
路１２に与えるものである。補助可変分周回路１
２は外部データＭが０〜９（＝Ｐ−１）まで変化
するので、９＋ΔＭ、即ち日本FM帯で13、米国
FM帯で17分周まで可能となるように構成する。
あとで述べるように、加算器１５を簡便なものと
するために、この補助可変分周回路１２をバイナ
リ動作のダウンカウント形式とする。フリツプフ
ロツプ１４は、補助可変分周回路１２が主可変分
周回路１３の動作の一周期の間にＭ＋ΔＭ分周を
一回行うように補助可変分周回路１２にプリセツ
ト信号を送ると共に、この補助可変分周回路１２
がＭ＋ΔＭ分周している期間のみ制御形プリスケ
ーラ１１がＰ＋１＝11分周するように制御形プリ
スケーラ１１に切換制御信号を送るものである。 さて加算器１５の構成であるが、いまの例では
Ｍが０〜９であり、ΔＭは４の場合と８の場合が
ある。ＭがBCDコードで“A0（LSB）、B0、C0、
D0”を与えられたとき、Ｍ＋ΔＭを得る加算器
１５は第４図ａあるいはｂのように構成すればよ
い。ａはＭ＋４を得る回路、ｂはＭ＋８を得る回
路である。図から明らかなように、外部データＭ
からＭ＋４を得るにはインバータとオアゲートが
１個ずつあればよく、Ｍ＋８を得るにはインバー
タ１個あればよい。 このような構成とすれば、外部データとして１
桁目をＭ、２桁目以上をＮ、即ちＭ＋10Nとして
与えたとき、主可変分周回路１３の動作の一周期
のうち制御形プリスケーラ１１でＰ＋１＝11分周
された周波数をＭ＋ΔＭ回、Ｐ＝10分周された周
波数をＮ＋ΔＮ−（Ｍ＋ΔＭ）回計数することに
なるので、分周数は （Ｍ＋ΔＭ）×11＋｛Ｎ＋ΔＮ−（Ｍ ＋ΔＭ）｝×10＝Ｍ＋10N＋ΔＭ＋ΔＮ×10 となる。即ち、 日本FM帯のとき Ｍ＋10N＋４＋65×10＝Ｍ＋10N＋654 米国FM帯のとき Ｍ＋10N＋８＋98×10＝Ｍ＋10N＋988 の分周動作となり、目的とするオフセツト分周が
できることになる。 既に述べたように、主可変分周回路１３で計数
の終状態、つまりプリセツト信号検出点を−ΔＮ
でとる手法は回路構成を何ら複雑にするものでは
なく、また加算器１５も実質的にゲート数個で構
成できるから、この実施例によれば、従来のよう
にＭ＋10Nに対してオフセツト数として例えば
654、988等を加算してデータを与える方式に比べ
て、非常に簡単な回路構成で効果的に分周数オフ
セツトを与えることができる。 なお実施例では、FM受信機に適用した例でΔ
Ｍ＝４、８の場合を説明したが、これ以外の用途
でΔＭ＝１、２、３、５、７、９であつてもＭ＋
ΔＭを得る加算器はゲートの組合せで容易に構成
することができる。
部データを654とすれば76.1MHzが受信され、
793とすれば90.0MHzが受信される。従つて外部
データとしては基本的には654〜793を与えればよ
いのであるが、通常は直接の外部データを０〜
139とし、これに内部的に654を加算してデータと
して与える。即ち654が分周数のオフセツト値で
ある。このように外部データを０を始端として設
定し、これとのずれをオフセツト値として分周値
を与える主な理由は、バンドスキヤン操作、バン
ド外にデータが入ることを禁止する操作等、デー
タ処理上の便宜のためである。 上記の如きFM受信機のPLL方式周波数シンセ
サイザに適用したこの発明の一実施例を第３図に
より説明する。ここでは最も多く使用される例と
して、Ｐ＝10とする。即ち制御形プリスケーラ１
１はＰ＝10ないしＰ＋１＝11なる分周動作を行
う。オフセツト数はΔＭ＋10×ΔＮの式から、日
本FM帯でΔＭ＝４、ΔＮ＝65となり、米国FM
帯でΔＭ＝８、ΔＮ＝98となる。主可変分周回路
１３は通常のダウンカウント方式で構成し、カウ
ントの終状態を日本FM帯の場合−65、米国FM
帯の場合−98でとるようにする。従つて主可変分
周回路１３は、入力される外部データＮに対し、
Ｎ＋65（日本FM帯）、Ｎ＋98（米国FM帯）の分
周動作を行うことになる。加算器１５は外部デー
タＭに対しΔＭを加算してこれを補助可変分周回
路１２に与えるものである。補助可変分周回路１
２は外部データＭが０〜９（＝Ｐ−１）まで変化
するので、９＋ΔＭ、即ち日本FM帯で13、米国
FM帯で17分周まで可能となるように構成する。
あとで述べるように、加算器１５を簡便なものと
するために、この補助可変分周回路１２をバイナ
リ動作のダウンカウント形式とする。フリツプフ
ロツプ１４は、補助可変分周回路１２が主可変分
周回路１３の動作の一周期の間にＭ＋ΔＭ分周を
一回行うように補助可変分周回路１２にプリセツ
ト信号を送ると共に、この補助可変分周回路１２
がＭ＋ΔＭ分周している期間のみ制御形プリスケ
ーラ１１がＰ＋１＝11分周するように制御形プリ
スケーラ１１に切換制御信号を送るものである。 さて加算器１５の構成であるが、いまの例では
Ｍが０〜９であり、ΔＭは４の場合と８の場合が
ある。ＭがBCDコードで“A0（LSB）、B0、C0、
D0”を与えられたとき、Ｍ＋ΔＭを得る加算器
１５は第４図ａあるいはｂのように構成すればよ
い。ａはＭ＋４を得る回路、ｂはＭ＋８を得る回
路である。図から明らかなように、外部データＭ
からＭ＋４を得るにはインバータとオアゲートが
１個ずつあればよく、Ｍ＋８を得るにはインバー
タ１個あればよい。 このような構成とすれば、外部データとして１
桁目をＭ、２桁目以上をＮ、即ちＭ＋10Nとして
与えたとき、主可変分周回路１３の動作の一周期
のうち制御形プリスケーラ１１でＰ＋１＝11分周
された周波数をＭ＋ΔＭ回、Ｐ＝10分周された周
波数をＮ＋ΔＮ−（Ｍ＋ΔＭ）回計数することに
なるので、分周数は （Ｍ＋ΔＭ）×11＋｛Ｎ＋ΔＮ−（Ｍ ＋ΔＭ）｝×10＝Ｍ＋10N＋ΔＭ＋ΔＮ×10 となる。即ち、 日本FM帯のとき Ｍ＋10N＋４＋65×10＝Ｍ＋10N＋654 米国FM帯のとき Ｍ＋10N＋８＋98×10＝Ｍ＋10N＋988 の分周動作となり、目的とするオフセツト分周が
できることになる。 既に述べたように、主可変分周回路１３で計数
の終状態、つまりプリセツト信号検出点を−ΔＮ
でとる手法は回路構成を何ら複雑にするものでは
なく、また加算器１５も実質的にゲート数個で構
成できるから、この実施例によれば、従来のよう
にＭ＋10Nに対してオフセツト数として例えば
654、988等を加算してデータを与える方式に比べ
て、非常に簡単な回路構成で効果的に分周数オフ
セツトを与えることができる。 なお実施例では、FM受信機に適用した例でΔ
Ｍ＝４、８の場合を説明したが、これ以外の用途
でΔＭ＝１、２、３、５、７、９であつてもＭ＋
ΔＭを得る加算器はゲートの組合せで容易に構成
することができる。
第１図はスワロカウンタ分周方式の可変分周回
路の基本構成を示す図、第２図はその動作タイミ
ング図、第３図はこの発明の一実施例の可変分周
回路を示す図、第４図ａ，ｂは第３図における加
算器の構成例を示す図である。 １１……制御形プリスケーラ、１２……補助可
変分周回路、１３……主可変分周回路、１４……
フリツプフロツプ、１５……加算器。
路の基本構成を示す図、第２図はその動作タイミ
ング図、第３図はこの発明の一実施例の可変分周
回路を示す図、第４図ａ，ｂは第３図における加
算器の構成例を示す図である。 １１……制御形プリスケーラ、１２……補助可
変分周回路、１３……主可変分周回路、１４……
フリツプフロツプ、１５……加算器。
Claims (1)
- １ 分周値を指定する外部データＭに一定数値Δ
Ｍを加算する回路と、この回路出力データＭ＋Δ
Ｍが入力されてＭ＋ΔＭ分周する補助可変分周回
路と、プリセツト信号検出点を−ΔＮでとるよう
に構成して分周値を指定する外部データＮが入力
されてＮ＋ΔＮ分周する主可変分周回路と、これ
らの可変分周回路からの制御信号により切換えら
れてＰ分周とＰ＋１分周を行う制御形プリスケー
ラとを備え、被分周入力を前記制御形プリスケー
ラに入力し、その出力を前記補助可変分周回路お
よび前記主可変分周回路に入力して、主可変分周
回路からＭ＋PN＋ΔＭ＋Ｐ×ΔＮ分周出力を得
るようにしたことを特徴とする可変分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15948379A JPS5683132A (en) | 1979-12-08 | 1979-12-08 | Variable frequency division circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15948379A JPS5683132A (en) | 1979-12-08 | 1979-12-08 | Variable frequency division circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683132A JPS5683132A (en) | 1981-07-07 |
| JPS6240885B2 true JPS6240885B2 (ja) | 1987-08-31 |
Family
ID=15694748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15948379A Granted JPS5683132A (en) | 1979-12-08 | 1979-12-08 | Variable frequency division circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5683132A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136422A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | プリスケラ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121559A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Variable divider circuit |
-
1979
- 1979-12-08 JP JP15948379A patent/JPS5683132A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683132A (en) | 1981-07-07 |
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