JPS6246896B2 - - Google Patents
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- JPS6246896B2 JPS6246896B2 JP56200918A JP20091881A JPS6246896B2 JP S6246896 B2 JPS6246896 B2 JP S6246896B2 JP 56200918 A JP56200918 A JP 56200918A JP 20091881 A JP20091881 A JP 20091881A JP S6246896 B2 JPS6246896 B2 JP S6246896B2
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- central processing
- processing unit
- switching
- switching control
- gate
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- General Engineering & Computer Science (AREA)
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- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、デユープレツクスシステムにおける
周辺制御装置や周辺装置の切替制御をする切替制
御装置に関し、特に切替制御装置の試験を容易に
するための改良に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a peripheral control device in a duplex system and a switching control device for controlling switching of peripheral devices, and particularly relates to an improvement for facilitating testing of the switching control device.
従来、デユープレツクスシステムの切替制御装
置は、第1および第2の中央処理装置に接続され
ていて、第1および第2の中央処理装置に接続さ
れている周辺切替装置の切替装置の切替制御に際
し、切替スイツチの状態遷移を2台の中央処理装
置に報告する。このため該切替制御装置の試験を
行なうときにも上述と同様に2台の中央処理装置
に報告するから、切替制御装置の試験プログラム
は、2台の中央処理装置上で実行され、相互に同
期をとりながら試験を進めていく必要がある。従
つて、切替制御装置の試験プログラムは、2台の
中央処理装置間の同期規制を行なうために、論理
が複雑となり多くのステツプ数を必要とし、試験
プログラムの開発工数が大幅に増加するという欠
点がある。 Conventionally, a switching control device of a duplex system is connected to first and second central processing units, and controls switching of a switching device of a peripheral switching device connected to the first and second central processing units. During control, the state transition of the changeover switch is reported to the two central processing units. Therefore, when testing the switching control device, reports are sent to the two central processing units in the same way as described above, so the test program for the switching control device is executed on the two central processing units and is synchronized with each other. It is necessary to proceed with the exam while taking the following. Therefore, the test program for the switching control device has a disadvantage in that the logic is complex and requires a large number of steps in order to regulate synchronization between the two central processing units, which significantly increases the number of man-hours required to develop the test program. There is.
本発明の目的は、上述の従来の欠点を解決し、
試験時には、指令を発した中央処理装置のみに処
理結果を報告することにより、1台のみの中央処
理装置上の1つのプログラムによつて試験を行な
うことが可能な切替制御装置を提供することにあ
る。 The purpose of the present invention is to solve the above-mentioned conventional drawbacks and
To provide a switching control device that can perform a test using one program on only one central processing unit by reporting processing results only to the central processing unit that issued the command during testing. be.
本発明の切替制御装置は、第一と第二の中央処
理装置にスイツチを介して共通に接続された周辺
装置を上記中央処理装置の一方からの制御指令に
よりその接続の切替制御を行い、その切替制御後
の接続状態を上記中央処理装置の他方に報告する
切替制御装置において、
出力が試験モードの切替制御指令を発した中央
処理装置に送出される構成の情報送送出先決定部
を備え、この情報送出先決定部には、通常モード
では開かれ試験モード時に閉じられる第一のゲー
トと、通常モードでは閉じられ試験モード時には
開かれる第二のゲートとを含むことを特徴とす
る。 The switching control device of the present invention performs connection switching control of peripheral devices commonly connected to first and second central processing units via a switch in accordance with a control command from one of the central processing units. A switching control device that reports a connection state after switching control to the other central processing unit, comprising an information destination determining unit configured to send an output to the central processing unit that has issued the test mode switching control command, This information destination determining section is characterized by including a first gate that is opened in the normal mode and closed in the test mode, and a second gate that is closed in the normal mode and opened in the test mode.
次に、本発明について、図面を参照して詳細に
説明する。 Next, the present invention will be explained in detail with reference to the drawings.
図は、本発明の一実施例を示す論理回路図であ
る。すなわち、本実施例の切替制御装置1は、第
1および第2の中央処理装置2および3に接続さ
れ、第1の中央処理装置2又は第2の中央処理装
置3からの指令により、周辺切替装置4を制御し
て、周辺装置5,6を切替え接続させる。切替制
御装置1は、指令実行部11、情報送出先決定部
12,13,出力データドライバ14,15を備
えている。指令実行部11は、第1の中央処理装
置とバスケーブル21によつて接続され、第2の
中央処理装置3とはバスケーブル31によつて接
続され、それぞれの中央処理装置からの切替指令
により周辺切替装置4の切替制御を実行しスイツ
チ制御部41に切替指示を出し、スイツチ制御部
41からの実行結果報告を受けると、制御命令の
終了報告および注意報告として出力する。終了報
告は、終了報告線111および出力データドライ
バ14を介して前記バスケーブル21に送出さ
れ、終了報告線112および出力データドライバ
15を介してバスケーブル31に送出される。注
意報告は、注意報告線113又は114に送出さ
れる。 The figure is a logic circuit diagram showing one embodiment of the present invention. That is, the switching control device 1 of this embodiment is connected to the first and second central processing units 2 and 3, and performs peripheral switching according to a command from the first central processing unit 2 or the second central processing unit 3. The device 4 is controlled to switch and connect the peripheral devices 5 and 6. The switching control device 1 includes a command execution section 11, information destination determining sections 12 and 13, and output data drivers 14 and 15. The command execution unit 11 is connected to the first central processing unit by a bus cable 21, and to the second central processing unit 3 by a bus cable 31, and is connected to the first central processing unit 3 by a bus cable 31, and executes commands according to switching commands from the respective central processing units. It executes switching control of the peripheral switching device 4, issues a switching instruction to the switch control unit 41, and upon receiving an execution result report from the switch control unit 41, outputs a control command completion report and a caution report. The completion report is sent to the bus cable 21 via the completion report line 111 and the output data driver 14, and is sent to the bus cable 31 via the completion report line 112 and the output data driver 15. The caution report is sent to the caution report line 113 or 114.
注意報告線113はアンドゲート124および
125の入力に接続し、アンドゲート124およ
び125のもう一方の入力には、それぞれフリツ
プフロツプ121の正出力および否定出力が接続
されている。フリツプフロツプ121は指令実行
部11によつてトリガされ、その正出力は通常モ
ードにおいては論理“1”であり、試験モードに
おいては論理“0”である。本実施例において
は、アンドゲート124が平常時開かれ試験モー
ド時に閉じられる第1のゲートであり、アンドゲ
ート125は、平常時閉じられ試験モード時に開
らかれる第2のゲートである。すなわち、アンド
ゲート124,125およびフリツプフロツプ1
21で情報送出先決定部を構成し、アンドゲート
124の出力信号は出力データドライバー15を
介してバスケーブル31に送出され、アンドゲー
ト125の出力は、出力データドライバ14を介
してバスケーブル21に送出される。アンドゲー
ト134,135,フリツプフロツプ131も同
様に情報送出先決定部13を構成し、アンドゲー
ト134(第1のゲート)の出力はドライバ14
を介してバスケーブル21に、アンドゲート13
5(第2のゲート)の出力はドライバ15を介し
てバスケーブル31に送出される。 Attention report line 113 is connected to the inputs of AND gates 124 and 125, and the other inputs of AND gates 124 and 125 are connected to the positive and negative outputs of flip-flop 121, respectively. Flip-flop 121 is triggered by command execution section 11 and its positive output is logic "1" in normal mode and logic "0" in test mode. In this embodiment, the AND gate 124 is the first gate that is normally open and closed during the test mode, and the AND gate 125 is the second gate that is normally closed and opened during the test mode. That is, AND gates 124, 125 and flip-flop 1
21 constitutes an information destination determining section, the output signal of the AND gate 124 is sent to the bus cable 31 via the output data driver 15, and the output of the AND gate 125 is sent to the bus cable 21 via the output data driver 14. Sent out. The AND gates 134, 135 and the flip-flop 131 similarly constitute the information destination determining section 13, and the output of the AND gate 134 (first gate) is sent to the driver 14.
to the bus cable 21 via the AND gate 13
5 (second gate) is sent to the bus cable 31 via the driver 15.
次に、本実施例の動作について説明する。通常
モードにおいて例えば第1の中央制御装置2から
周辺切替装置4を切替えるための切替指令は、バ
スケーブル21を介して指令実行部11に与えら
れる。これにより、指令実行部11はスイツチ制
御部41に対してスイツチ切替指示を出す。スイ
ツチ制御部41は、指示に従つてスイツチ42を
切替えて実行結果を指令実行部11に報告する。
指令実行部11は、上記報告を受けると、終了報
告線111に終了報告を出力し、出力データドラ
イバ14およびバスケーブル21を介して第1の
中央処理装置2へ終了報告を行なう。次に、注意
報告信号を注意報告線113に送出し、アンドゲ
ート124を通じ、出力ドライバ15およびバス
ケーブル31を介して第2の中央処理装置3へ送
り、切替スイツチの接続状態を知らせる。以上の
動作は、従来の切替制御回路の動作と同様であ
る。 Next, the operation of this embodiment will be explained. In the normal mode, for example, a switching command for switching the peripheral switching device 4 from the first central control device 2 is given to the command execution unit 11 via the bus cable 21. As a result, the command execution section 11 issues a switch switching instruction to the switch control section 41. The switch control unit 41 switches the switch 42 according to the instruction and reports the execution result to the command execution unit 11.
Upon receiving the above report, the command execution unit 11 outputs a completion report to the completion report line 111 and sends the completion report to the first central processing unit 2 via the output data driver 14 and the bus cable 21. Next, a caution report signal is sent to the caution report line 113, passed through the AND gate 124, and sent to the second central processing unit 3 via the output driver 15 and bus cable 31 to notify the connection state of the changeover switch. The above operation is similar to that of a conventional switching control circuit.
次に、第1の中央処理装置2が切替制御装置の
試験プログラムを実行する場合は、第1の中央処
理装置2から試験モード移入指令がバスケーブル
21に出力されると、指令実行部11はフリツプ
フロツプ121をトリガしてその出力論理を
“0”にする。従つて、アンドゲート124が閉
じ、アンドゲート125は開かれる。このときフ
リツプフロツプ131は通常モード時と同じ状態
で、その出力論理は“1”のままである。次に、
第1の中央処理装置2から切替指令が発せられる
と、指令実行部11は指令を実行し、制御指令の
終了を意味する終了報告を終了報告線111に送
出し、出力データドライバ14およびバスケーブ
ル21を介して第1の中央処理装置へ終了報告を
する。次に注意報告線113に注意報告を送出
し、アンドゲート125、出力データドライバ1
4およびバスケーブル21を介して第1の中央処
理装置2へ注意報告を行なう。第1の中央処理装
置2は、これによつて、実行結果のスイツチの状
態等が確認可能であり、切替制御の良否をチエツ
クすることができる。一方、今、アンドゲート1
24は閉じられているから、前記注意報告は第2
の中央処理装置3へは送られない。 Next, when the first central processing unit 2 executes the test program of the switching control device, when a test mode transition command is output from the first central processing unit 2 to the bus cable 21, the command execution unit 11 Trigger flip-flop 121 to make its output logic "0". Therefore, AND gate 124 is closed and AND gate 125 is opened. At this time, the flip-flop 131 is in the same state as in the normal mode, and its output logic remains at "1". next,
When a switching command is issued from the first central processing unit 2, the command execution unit 11 executes the command, sends a completion report indicating the end of the control command to the completion report line 111, and sends a completion report to the output data driver 14 and the bus cable. A completion report is sent to the first central processing unit via 21. Next, a caution report is sent to the caution report line 113, and the AND gate 125 and the output data driver 1
A warning report is sent to the first central processing unit 2 via the bus cable 21 and the bus cable 21. This allows the first central processing unit 2 to check the status of the switch as a result of execution, and check the quality of the switching control. Meanwhile, now, and gate 1
24 is closed, the above caution report is the second one.
It is not sent to the central processing unit 3.
第2の中央処理装置3から切替制御装置1を試
験するときは、上述と同様に、フリツプフロツプ
131を試験モードに設定して、アンドゲート1
34を閉じ、アンドゲート135を開く。このと
きは、終了報告および注意報告はすべて第2の中
央処理装置へ送られ、第1の中央処理装置へは何
も報告されない。 When testing the switching control device 1 from the second central processing unit 3, the flip-flop 131 is set to the test mode and the AND gate 1 is tested, as described above.
34 is closed and AND gate 135 is opened. At this time, all completion reports and caution reports are sent to the second central processing unit, and nothing is reported to the first central processing unit.
以上のように、本発明においては、通常モード
と試験モードで切替えられる第1および第2のゲ
ートを備えて、試験モード時においては、試験モ
ード移入指令を発した中央処理装置に対してのみ
終了報告および注意報告を行なうように構成した
から、1台の中央処理装置のみを用いて本切替制
御装置の試験を行なうことが可能である。このた
め、試験プログラムの論理が単純になり、試験プ
ログラムの開発工数を減少させることができる効
果を有する。 As described above, in the present invention, the first and second gates are provided which can be switched between the normal mode and the test mode, and in the test mode, the test mode is terminated only for the central processing unit that has issued the test mode entry command. Since it is configured to perform reports and warning reports, it is possible to test the present switching control device using only one central processing unit. Therefore, the logic of the test program becomes simple, which has the effect of reducing the number of steps required to develop the test program.
図は本発明の一実施例を示す論理回路図であ
る。
図において、1……切替制御装置、2……第1
の中央処理装置、3……第2の中央処理装置、4
……周辺切替装置、5,6……周辺装置、12,
13……情報送出先決定部、14,15……出力
データドライバ、21,31……バスケーブル、
111,112……終了報告線、113,114
……注意報告線、121,131……フリツプフ
ロツプ、124,125,134,135……ア
ンドゲート。
The figure is a logic circuit diagram showing an embodiment of the present invention. In the figure, 1... switching control device, 2... first
central processing unit, 3... second central processing unit, 4
... Peripheral switching device, 5, 6 ... Peripheral device, 12,
13... Information destination determining unit, 14, 15... Output data driver, 21, 31... Bus cable,
111,112...Completion report line, 113,114
...Caution report line, 121,131...Flip-flop, 124,125,134,135...And gate.
Claims (1)
て共通に接続された周辺装置を上記中央処理装置
の一方からの制御指令によりその接続の切替制御
を行い、 その切替制御後の接続状態を上記両中央処理装
置の他方に報告する 切替制御装置において、 出力が試験モードの切替制御指令を発した中央
処理装置に送出される構成の情報送出先決定部1
2,13を備え、 この情報送出先決定部には、 通常モードでは開かれ試験モード時に閉じられ
る第一のゲート124,134と、 通常モードでは閉じられ試験モード時には開か
れる第二のゲート125,135と を含むことを特徴とする切替制御装置。[Claims] 1. Controlling the switching of the connection of peripheral devices commonly connected to the first and second central processing units via a switch in response to a control command from one of the central processing units; In the switching control device that reports the connection state after control to the other of the two central processing units, the information destination determining unit 1 is configured such that the output is sent to the central processing unit that issued the test mode switching control command.
2, 13, and this information destination determining unit includes first gates 124, 134 that are opened in the normal mode and closed in the test mode, and a second gate 125, which is closed in the normal mode and opened in the test mode. 135. A switching control device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200918A JPS58103058A (en) | 1981-12-15 | 1981-12-15 | Switching controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200918A JPS58103058A (en) | 1981-12-15 | 1981-12-15 | Switching controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103058A JPS58103058A (en) | 1983-06-18 |
| JPS6246896B2 true JPS6246896B2 (en) | 1987-10-05 |
Family
ID=16432433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56200918A Granted JPS58103058A (en) | 1981-12-15 | 1981-12-15 | Switching controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103058A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852263B2 (en) * | 1981-07-31 | 1983-11-21 | 沖電気工業株式会社 | Processor bus connection method |
-
1981
- 1981-12-15 JP JP56200918A patent/JPS58103058A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58103058A (en) | 1983-06-18 |
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