JPS6252398B2 - - Google Patents
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- JPS6252398B2 JPS6252398B2 JP57090604A JP9060482A JPS6252398B2 JP S6252398 B2 JPS6252398 B2 JP S6252398B2 JP 57090604 A JP57090604 A JP 57090604A JP 9060482 A JP9060482 A JP 9060482A JP S6252398 B2 JPS6252398 B2 JP S6252398B2
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- memory cell
- point
- potential
- amplifier
- voltage
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置に関するものであ
る。
る。
絶縁ゲートを持つ電気的に書き込み可能な読み
出し専用メモリー（以下、EPROMと記す）の読
み出し状態を示すブロツク図を第１図に示す。
出し専用メモリー（以下、EPROMと記す）の読
み出し状態を示すブロツク図を第１図に示す。
一般に、メモリーセルには、書き込み状態と非
書き込み状態とがある。書き込み状態のしきい値
（ＶT）は、読み出し時に、ゲート電極に印加され
る電圧よりも高い。そのため、このメモリーセル
を選択した場合、メモリーセルは非導通状態
（OFF）となる。今、これを“０”が記憶されて
いると定義する。非書き込み状態のメモリーセル
を選択した場合、メモリーセルは導通状態
（ON）となる。これを“１”が記憶されていると
定義する。
書き込み状態とがある。書き込み状態のしきい値
（ＶT）は、読み出し時に、ゲート電極に印加され
る電圧よりも高い。そのため、このメモリーセル
を選択した場合、メモリーセルは非導通状態
（OFF）となる。今、これを“０”が記憶されて
いると定義する。非書き込み状態のメモリーセル
を選択した場合、メモリーセルは導通状態
（ON）となる。これを“１”が記憶されていると
定義する。
第１図において、今、アドレス線X1とアドレ
ス線Y1により、メモリーセルM1が選択されたと
する。メモリーセルM1に“０”が記憶されてい
る時、点Ｌの電位をVoff（Ｌ）、点Ｍの電位を
Voff（Ｍ）とする。
ス線Y1により、メモリーセルM1が選択されたと
する。メモリーセルM1に“０”が記憶されてい
る時、点Ｌの電位をVoff（Ｌ）、点Ｍの電位を
Voff（Ｍ）とする。
一方、アドレス線X2、アドレス線Y1により、
メモリーセルM2が選択され、このメモリーセル
M2に“１”が記憶されている時、点Ｌの電位を
Von（Ｌ）、点Ｍの電位をVon（Ｍ）とする。増
幅器１は、前記Voff（Ｌ）とVon（Ｌ）の電位差
を増幅している。点Ｌにはデイジツト線がつなが
つているので、大きな容量がついている。比較検
出器３は、メモリーセルに“０”が書き込みまれ
ている時の点Ｍの電位Voff（Ｍ）と基準電圧発生
回路２で得られた基準電圧ＶREFを比較し、(1)式
の関係が成り立つている時は、メモリーセルに
“０”が書き込まれていると判断し、点Ｍの電位
と基準電圧との差を増幅し、出力バツフア４を通
して、出力Voに“０”が出力される。
メモリーセルM2が選択され、このメモリーセル
M2に“１”が記憶されている時、点Ｌの電位を
Von（Ｌ）、点Ｍの電位をVon（Ｍ）とする。増
幅器１は、前記Voff（Ｌ）とVon（Ｌ）の電位差
を増幅している。点Ｌにはデイジツト線がつなが
つているので、大きな容量がついている。比較検
出器３は、メモリーセルに“０”が書き込みまれ
ている時の点Ｍの電位Voff（Ｍ）と基準電圧発生
回路２で得られた基準電圧ＶREFを比較し、(1)式
の関係が成り立つている時は、メモリーセルに
“０”が書き込まれていると判断し、点Ｍの電位
と基準電圧との差を増幅し、出力バツフア４を通
して、出力Voに“０”が出力される。
Voff（Ｍ）＞ＶREF＋α ……(1)
（α：比較検出器が検出可能な最小の電位差）
一方、メモリーセルに“１”が書き込まれてい
る時も同様に、点Ｍの電位Von（Ｍ）と基準電圧
発生回路２で得られた基準電圧ＶREFと比較し、
(2)式の関係が成り立つている時は、メモリーセル
に“１”が書き込まれていると判断し、点Ｍの電
位と、基準電圧との差を増幅して、出力バツフア
４を通して、出力Voに“１”が出力される。
る時も同様に、点Ｍの電位Von（Ｍ）と基準電圧
発生回路２で得られた基準電圧ＶREFと比較し、
(2)式の関係が成り立つている時は、メモリーセル
に“１”が書き込まれていると判断し、点Ｍの電
位と、基準電圧との差を増幅して、出力バツフア
４を通して、出力Voに“１”が出力される。
Von（Ｍ）＋α＜ＶREF ……(2)
（α：比較検出器が検出可能な最小の電位差）
以上述べたように、EPROMが正常動作するか
否かは、基準電圧が前記(1)，(2)式の関係を満足す
るか否かにかかつている。従つて、製造上のばら
つき、電源電圧の変動に対して、安定な基準電圧
を作ることが必要である。
否かは、基準電圧が前記(1)，(2)式の関係を満足す
るか否かにかかつている。従つて、製造上のばら
つき、電源電圧の変動に対して、安定な基準電圧
を作ることが必要である。
第２図は、従来技術によるEPROMの一部回路
図である。MOSトランジスタTr10，Tr11，
Tr12，Tr14は第１図における増幅器を構成するも
のである。MOSトランジスタTr15は、ゲート電
極にアドレス線Y11が入力される選択用トランジ
スタである。MOSトランジスタTr16，Tr17は共
にメモリーセルである。今、説明を簡単にするた
めに、トランジスタTr16には“０”が書き込まれ
ており、トランジスタTr17には“１”が書き込ま
れているとする。以上、トランジスタTr10，
Tr11，Tr12，Tr13，Tr14，Tr15，Tr16，Tr17で構
成される部分回路を第２図中Ａとする。トランジ
スタTr3，Tr4，Tr5，Tr6，Tr7も増幅器を構成
し、Ａにおける増幅器と同じ特性をもつ。トラン
ジスタTr8は、トランジスタTr15と同じ特性をも
つもので、ゲート電極には、選択時のY11の信号
（電源電圧）が印加されている。トランジスタ
Tr9は、メモリーセルと同じ構造と特性をもつト
ランジスタ（以下、ダミーセルと記す）であり、
ゲート電極にはデイプレツシヨン型MOSトラン
ジスタであるトランジスタTr1とTr2の抵抗分割
によつて得られる電圧が印加されており、トラン
ジスタTr9に流れる電流を制限している。以上、
トランジスタTr1，Tr2，Tr3，Tr4，Tr5，Tr6，
Tr7で構成される部分回路を第２図中Ｂとする。
図である。MOSトランジスタTr10，Tr11，
Tr12，Tr14は第１図における増幅器を構成するも
のである。MOSトランジスタTr15は、ゲート電
極にアドレス線Y11が入力される選択用トランジ
スタである。MOSトランジスタTr16，Tr17は共
にメモリーセルである。今、説明を簡単にするた
めに、トランジスタTr16には“０”が書き込まれ
ており、トランジスタTr17には“１”が書き込ま
れているとする。以上、トランジスタTr10，
Tr11，Tr12，Tr13，Tr14，Tr15，Tr16，Tr17で構
成される部分回路を第２図中Ａとする。トランジ
スタTr3，Tr4，Tr5，Tr6，Tr7も増幅器を構成
し、Ａにおける増幅器と同じ特性をもつ。トラン
ジスタTr8は、トランジスタTr15と同じ特性をも
つもので、ゲート電極には、選択時のY11の信号
（電源電圧）が印加されている。トランジスタ
Tr9は、メモリーセルと同じ構造と特性をもつト
ランジスタ（以下、ダミーセルと記す）であり、
ゲート電極にはデイプレツシヨン型MOSトラン
ジスタであるトランジスタTr1とTr2の抵抗分割
によつて得られる電圧が印加されており、トラン
ジスタTr9に流れる電流を制限している。以上、
トランジスタTr1，Tr2，Tr3，Tr4，Tr5，Tr6，
Tr7で構成される部分回路を第２図中Ｂとする。
従来例の動作を第２図、第３図を用いて説明す
る。今、アドレス線X11，Y11によりメモリーセル
Tr16が選択されたとする。Tr16には、“０”が書
き込まれているのでしきい値（ＶT）は、通常電
源電圧以上になつているので電源電圧がアドレス
線X11に印加されてもTr16が導通しない為にこの
時の点Ｄの電位ＶD（off）は(3)式で表わされる。
る。今、アドレス線X11，Y11によりメモリーセル
Tr16が選択されたとする。Tr16には、“０”が書
き込まれているのでしきい値（ＶT）は、通常電
源電圧以上になつているので電源電圧がアドレス
線X11に印加されてもTr16が導通しない為にこの
時の点Ｄの電位ＶD（off）は(3)式で表わされる。
ＶD（off）＝ＶCC−ＶT12
（ＶT12：Tr12のしきい値） ……(3) 一方、アドレス線、X21，Y11により、メモリー
セルTr17が選択されたとする。Tr17には“１”が
書き込まれているので電源電圧がアドレス線X21
に印加された場合、通常しきい値（ＶT）は電源
電圧以下であるので、Tr17は導通する。この時の
点Ｄの電位ＶD（on）は、Tr12，Tr13，Tr14，
Tr15，Tr17の抵抗によつて決まる値となる。Ｂに
おける点Ｅの電位は、点Ｆの電位が電源電圧以下
である為に“１”が書き込まれたメモリーセルを
選んだ時に流れる電流に比べてTr9に流れる電流
が少なくなるために、点Ｅの電位ＶREF1は、
“０”が書き込まれたメモリーセルを選んだ場合
の点Ｄの電位ＶD（off）の値と“１”が書き込ま
れたメモリーセルを選んだ場合の点Ｄの電位ＶD
（on）の値の間に設定される。
（ＶT12：Tr12のしきい値） ……(3) 一方、アドレス線、X21，Y11により、メモリー
セルTr17が選択されたとする。Tr17には“１”が
書き込まれているので電源電圧がアドレス線X21
に印加された場合、通常しきい値（ＶT）は電源
電圧以下であるので、Tr17は導通する。この時の
点Ｄの電位ＶD（on）は、Tr12，Tr13，Tr14，
Tr15，Tr17の抵抗によつて決まる値となる。Ｂに
おける点Ｅの電位は、点Ｆの電位が電源電圧以下
である為に“１”が書き込まれたメモリーセルを
選んだ時に流れる電流に比べてTr9に流れる電流
が少なくなるために、点Ｅの電位ＶREF1は、
“０”が書き込まれたメモリーセルを選んだ場合
の点Ｄの電位ＶD（off）の値と“１”が書き込ま
れたメモリーセルを選んだ場合の点Ｄの電位ＶD
（on）の値の間に設定される。
第３図は選択されたメモリーセルに“０”が書
き込まれている場合の点Ｄの電位ＶD（off）と、
選択されたメモリーセルに“１”が書き込まれて
いる場合の点Ｄの電位ＶD（on）と、Ｂの基準電
圧発生回路より得られた基準電圧ＶREF1の電源電
圧依存性を示したものである。
き込まれている場合の点Ｄの電位ＶD（off）と、
選択されたメモリーセルに“１”が書き込まれて
いる場合の点Ｄの電位ＶD（on）と、Ｂの基準電
圧発生回路より得られた基準電圧ＶREF1の電源電
圧依存性を示したものである。
第３図に従い、電源電圧を０から順次上昇さし
た時の点Ｄの電位ＶD（off）、ＶD（on）点Ｅの電
位ＶREF1の値について説明する。
た時の点Ｄの電位ＶD（off）、ＶD（on）点Ｅの電
位ＶREF1の値について説明する。
アドレス線により“０”が書き込まれているメ
モリーセルが選択された場合(3)式の様に、ＶD
（off）＝ＶCC−ＶT12となる。電源電圧を“０”が
書き込まれているメモリーセルのしきい値（ＶTM
０）よりも大きくすると(3)式の曲線に乗らなくな
るが、この電圧は通常高いので第３図には示して
いない。アドレス線により、“１”が書き込まれ
ているメモリーセルが選択された場合、電源電圧
がメモリーセルのしきい値（ＶTM）より大きくな
ると、メモリーセルが導通状態となるため、点Ｄ
の電位D（on）は、電源電圧を上昇するに従い、
ＶD（off）の曲線で表わされる値とかけ離れてい
き、ＶD（off）の直線と比べて傾きの小さな曲線
で近似できる。
モリーセルが選択された場合(3)式の様に、ＶD
（off）＝ＶCC−ＶT12となる。電源電圧を“０”が
書き込まれているメモリーセルのしきい値（ＶTM
０）よりも大きくすると(3)式の曲線に乗らなくな
るが、この電圧は通常高いので第３図には示して
いない。アドレス線により、“１”が書き込まれ
ているメモリーセルが選択された場合、電源電圧
がメモリーセルのしきい値（ＶTM）より大きくな
ると、メモリーセルが導通状態となるため、点Ｄ
の電位D（on）は、電源電圧を上昇するに従い、
ＶD（off）の曲線で表わされる値とかけ離れてい
き、ＶD（off）の直線と比べて傾きの小さな曲線
で近似できる。
一方、ダミーセルのゲート電極には、電源電圧
より低い電圧が印加されるのでＶREF1の値の電源
電圧依存性を示した場合、しきい値（ＶT）が高
くなつたように見える。この等価的なしきい値を
ＶTM′とする。電源電圧がＶTM′より少し高い間
は、ダミーセルの導電度が悪いので、電源電圧を
上昇しても点Ｅの電位はＶD（off）の曲線で表わ
される値に近く、ＶD（off）の値とＶREF1の値の
差を比較検出器で検出することができなくなる。
（Ｐの領域）さらに電源電圧を上昇していくと比
較検出器が正常動作する。（Ｑの領域）しかし、
電源電圧を上昇していくに従い、第２図ＢのTr2
の導電度の増加よりも、Tr1の導電度の増加が大
きい為に、点Ｆの電位が急激に上昇する。このた
め、点Ｅの電位は今度は、ＶD（on）の直線で表
わされる値に近づき、比較検出器は、ＶREF1の値
と、ＶD（on）の値の差を検出することができな
くなる。
より低い電圧が印加されるのでＶREF1の値の電源
電圧依存性を示した場合、しきい値（ＶT）が高
くなつたように見える。この等価的なしきい値を
ＶTM′とする。電源電圧がＶTM′より少し高い間
は、ダミーセルの導電度が悪いので、電源電圧を
上昇しても点Ｅの電位はＶD（off）の曲線で表わ
される値に近く、ＶD（off）の値とＶREF1の値の
差を比較検出器で検出することができなくなる。
（Ｐの領域）さらに電源電圧を上昇していくと比
較検出器が正常動作する。（Ｑの領域）しかし、
電源電圧を上昇していくに従い、第２図ＢのTr2
の導電度の増加よりも、Tr1の導電度の増加が大
きい為に、点Ｆの電位が急激に上昇する。このた
め、点Ｅの電位は今度は、ＶD（on）の直線で表
わされる値に近づき、比較検出器は、ＶREF1の値
と、ＶD（on）の値の差を検出することができな
くなる。
（Ｒの領域）
以上述べたように、従来技術を用いた本例で
は、基準電圧を広い電源電圧の範囲で適切に設定
することが難しく、EPROMが正常動作する最低
の電圧ＶCCminは、“０”が書き込まれたメモリ
ーセルを選択した時に制限され、最高の電圧ＶCC
maxは、“１”が書き込まれているメモリーセル
を選択した時に制限される結果となり、片方を良
くしようとしても、もう一方が悪くなるという欠
点がある。
は、基準電圧を広い電源電圧の範囲で適切に設定
することが難しく、EPROMが正常動作する最低
の電圧ＶCCminは、“０”が書き込まれたメモリ
ーセルを選択した時に制限され、最高の電圧ＶCC
maxは、“１”が書き込まれているメモリーセル
を選択した時に制限される結果となり、片方を良
くしようとしても、もう一方が悪くなるという欠
点がある。
本発明の目的は、前述の欠点を除去し、容易に
設定でき、しかも広い電源電圧の範囲で正常動作
する比較検出器の基準電圧発生回路を提供するも
のである。
設定でき、しかも広い電源電圧の範囲で正常動作
する比較検出器の基準電圧発生回路を提供するも
のである。
本発明の記憶装置は、複数個のメモリーセルを
含み、前記メモリーセルを、Ｘアドレス線とＹア
ドレス線により、１つのメモリーセルを選択し、
前記メモリーセルに接続されるデイジツト線の電
圧が、選択されたメモリーセルの記憶内容に応じ
て変化することにより、記憶内容を判断し、前記
デイジツト線の電圧を増幅する第１の増幅器と、
前記メモリーセルから成る第１の部分回路と、前
記メモリーセルと同じ構造と特性をもち、ゲート
電極には、選択時のＸアドレス線と同じ電圧が印
加される素子を含み、前記第１の増幅器と同じ特
性をもつ第２の増幅器の出力部と、定電圧源との
間にそう入された複数個の抵抗素子から成り、前
記複数個の抵抗性素子の接続点から出力を取り出
した基準電圧発生回路と、差動増幅器を含み、前
記第１の部分回路の前記第１の増幅器の出力を、
前記差動増幅器の入力とし、前記基準電圧発生回
路の出力を、前記差動増幅器の基準電圧入力とし
たことを特徴とする。
含み、前記メモリーセルを、Ｘアドレス線とＹア
ドレス線により、１つのメモリーセルを選択し、
前記メモリーセルに接続されるデイジツト線の電
圧が、選択されたメモリーセルの記憶内容に応じ
て変化することにより、記憶内容を判断し、前記
デイジツト線の電圧を増幅する第１の増幅器と、
前記メモリーセルから成る第１の部分回路と、前
記メモリーセルと同じ構造と特性をもち、ゲート
電極には、選択時のＸアドレス線と同じ電圧が印
加される素子を含み、前記第１の増幅器と同じ特
性をもつ第２の増幅器の出力部と、定電圧源との
間にそう入された複数個の抵抗素子から成り、前
記複数個の抵抗性素子の接続点から出力を取り出
した基準電圧発生回路と、差動増幅器を含み、前
記第１の部分回路の前記第１の増幅器の出力を、
前記差動増幅器の入力とし、前記基準電圧発生回
路の出力を、前記差動増幅器の基準電圧入力とし
たことを特徴とする。
第４図は、本発明による実施例を示す回路図で
ある。左側Ａの部分は、第２図Ａの部分と同じも
のである。トランジスタTr20，Tr21，Tr22，
Tr23，Tr24で構成される増幅器は、Ａのトランジ
スタTr10，Tr11，Tr12，Tr13，Tr14で構成される
増幅器と同じ特性をもつものである。トランジス
タTr25はＡにおけるTr15と同じ特性をもつもので
あり、ゲート電極には、選択時のY11の信号（電
源電圧）が印加されている。
ある。左側Ａの部分は、第２図Ａの部分と同じも
のである。トランジスタTr20，Tr21，Tr22，
Tr23，Tr24で構成される増幅器は、Ａのトランジ
スタTr10，Tr11，Tr12，Tr13，Tr14で構成される
増幅器と同じ特性をもつものである。トランジス
タTr25はＡにおけるTr15と同じ特性をもつもので
あり、ゲート電極には、選択時のY11の信号（電
源電圧）が印加されている。
Tr26はＡにおけるTr16等のメモリーセルと同じ
構造と特性をもつダミーセルでゲート電極には選
択時のX11等の信号（電源電圧）が印加されてい
る。トランジスタTr27，Tr28は抵抗が大きいデイ
プレツシヨン型MOSトランジスタである。トラ
ンジスタTr29はＡにおけるトランジスタTr12と同
じ特性をもつトランジスタである。
構造と特性をもつダミーセルでゲート電極には選
択時のX11等の信号（電源電圧）が印加されてい
る。トランジスタTr27，Tr28は抵抗が大きいデイ
プレツシヨン型MOSトランジスタである。トラ
ンジスタTr29はＡにおけるトランジスタTr12と同
じ特性をもつトランジスタである。
本発明による実施例の動作を第４図、第５図を
用いて説明する。
用いて説明する。
Ａの出力電圧ＶD（on），ＶD（off）を得る部分
は、第２図と同じ構成であるので、説明を省略す
る。Ｃにおいて点Ｈの電位ＶHは、Ａにおいて
“１”が書き込まれているメモリーセルTr17を選
んだ時の点Ｄの電位ＶD（on）とほぼ同じ値であ
る。又、点Ｇの電位ＶGは、Ａにおいて“０”が
書き込まれたメモリーセルTr16を選んだ時の点Ｄ
の電位ＶD（off）とほぼ同じ値である。なぜな
ら、Ａにおいて、“０”が書き込まれたメモリー
セルを選んだ場合は、メモリーセルのゲートに印
加される信号が印加されても、メモリーセルは導
通状態とならないのでメモリーセルには電流が流
れない。従つて、点Ｄの電位は(3)式で表わされる
値となるが、この値は、ＡのTr12と同じ特性をも
つＣのTr29で表わされるトランジスタ１つで近似
することにより得られる。Tr27，Tr28は、点Ｈの
電位ＶHの値と、点Ｇの電位ＶGの値を抵抗分割す
るために用いるデイプレツシヨン型MOSトラン
ジスタであり、Tr27の抵抗をR1，Tr28の抵抗を
R2とした場合、点Ｉの電位、ＶREF2は(4)式のよう
に表わされる。
は、第２図と同じ構成であるので、説明を省略す
る。Ｃにおいて点Ｈの電位ＶHは、Ａにおいて
“１”が書き込まれているメモリーセルTr17を選
んだ時の点Ｄの電位ＶD（on）とほぼ同じ値であ
る。又、点Ｇの電位ＶGは、Ａにおいて“０”が
書き込まれたメモリーセルTr16を選んだ時の点Ｄ
の電位ＶD（off）とほぼ同じ値である。なぜな
ら、Ａにおいて、“０”が書き込まれたメモリー
セルを選んだ場合は、メモリーセルのゲートに印
加される信号が印加されても、メモリーセルは導
通状態とならないのでメモリーセルには電流が流
れない。従つて、点Ｄの電位は(3)式で表わされる
値となるが、この値は、ＡのTr12と同じ特性をも
つＣのTr29で表わされるトランジスタ１つで近似
することにより得られる。Tr27，Tr28は、点Ｈの
電位ＶHの値と、点Ｇの電位ＶGの値を抵抗分割す
るために用いるデイプレツシヨン型MOSトラン
ジスタであり、Tr27の抵抗をR1，Tr28の抵抗を
R2とした場合、点Ｉの電位、ＶREF2は(4)式のよう
に表わされる。
ＶREF2＝Ｒ２ＶＨ＋Ｒ１ＶＧ／Ｒ１＋Ｒ２ ……(4)
第２図の従来回路では上述の如く、ＶREF1のＶ
CC依存性は大きい。しかし、本発明の基準電圧発
生回路は、上述の如く、ＶD（off）に相当する電
圧を点Ｇで発生（ＶG）させ、ＶD（on）に相当
する電圧を点Ｈで発生（ＶH）させて点Ｇと点Ｈ
を抵抗R1とR2で接続することにより構成され
る。従つて、ＶREF2は、(4)式で表わされることに
なる。ＶREF2が(4)式で表わされることにより、Ｖ
REF2は常に、ＶGとHの間つまり、ＶD（off）とＶ
D（on）の間に設定されることになり、次段の比
較検出器が、プロセスパラメータが多少変化して
も常に安定に動作する。又、R1＝R2に設定する
ことによりＶCCが変化してもＶREF2はＶD（off）
とＶD（on）の中間付近に常に設定される。
CC依存性は大きい。しかし、本発明の基準電圧発
生回路は、上述の如く、ＶD（off）に相当する電
圧を点Ｇで発生（ＶG）させ、ＶD（on）に相当
する電圧を点Ｈで発生（ＶH）させて点Ｇと点Ｈ
を抵抗R1とR2で接続することにより構成され
る。従つて、ＶREF2は、(4)式で表わされることに
なる。ＶREF2が(4)式で表わされることにより、Ｖ
REF2は常に、ＶGとHの間つまり、ＶD（off）とＶ
D（on）の間に設定されることになり、次段の比
較検出器が、プロセスパラメータが多少変化して
も常に安定に動作する。又、R1＝R2に設定する
ことによりＶCCが変化してもＶREF2はＶD（off）
とＶD（on）の中間付近に常に設定される。
第５図は、第３図と同様に、選択されたメモリ
ーセルに“０”が書き込まれている場合の点Ｄの
出力電圧ＶD（off）と、選択されたメモリーセル
に“１”が書き込まれている場合の点Ｄの出力電
圧ＶD（on）と、本発明のＣの基準電圧発生回路
より得られた基準電圧ＶREF2の電源電圧依存性を
示したものである。図中、ＶD（off）、ＶD（on）
で表わされる曲線は、第３図のものと対応する。
Ｃにおける点Ｇの電位ＶGの電源電圧依存性は、
前記のように、ＶD（off）とほぼ同じであり、点
Ｈの電位ＶHの電源電圧依存性も同様にＶD
（on）とほぼ同じである。ここで、ほぼと言つた
のは、電源から点Ｇ―点Ｉ―点Ｈと、余計な電流
パスができるためであるが、Tr27，Tr28の抵抗を
大きくすることにより、無視することができる。
第２図に示す従来技術の基準電圧発生回路はダミ
ーセルTr9のゲート電圧が、Tr1とTr2により制御
されるが、本発明の基準電圧発生回路のダミーセ
ルTr26のゲートはＶCCが接続されている。従つ
て、メモリーセルとダミーセルTr26に流れる電流
値は、ＶCCが変化しても常に同一となる。従つ
て、ＶHのＶCC依存性はＶD（on）とほぼ同一に
なるので、(4)式から、ＶCCが変化しても、ＶREF2
が、ＶD（off）とＶD（on）の中間付近に常に設
定されることにより、次段の比較検出器が正常動
作するＶCCの範囲が、従来技術の場合に比べ広
い。従つて、例えば、Tr27の抵抗R1とTr28の抵
抗R2を等しくすると、電源電圧を０から順次上
昇していつた場合、基準電圧ＶREF2は、“０”が
書き込まれているメモリーセルを選択した時の点
Ｄの電圧ＶD（off）と“１”が書き込まれている
メモリーセルを選択した場合の点Ｄの電位ＶD
（on）の中間の位置近辺に、常に設定されること
になり、比較検出器が正常動作する範囲が、
“０”又は“１”が書き込まれているメモリーセ
ルを選んだ時に左右されることがなく、比較検出
器が正常動作する最低の電圧（ＶCC′min）は、
“１”が書き込まれているメモリーセルのしきい
値（ＶTM）によつて決まり、最大の電圧（ＶCC
max）は、“０”が書き込まれているメモリーセ
ルのしきい値（ＶTM0によつて決まると考えら
れ、EPROMが正常動作する電源電圧の範囲が広
く、しかも、基準電圧を容易に設定することがで
きる。
ーセルに“０”が書き込まれている場合の点Ｄの
出力電圧ＶD（off）と、選択されたメモリーセル
に“１”が書き込まれている場合の点Ｄの出力電
圧ＶD（on）と、本発明のＣの基準電圧発生回路
より得られた基準電圧ＶREF2の電源電圧依存性を
示したものである。図中、ＶD（off）、ＶD（on）
で表わされる曲線は、第３図のものと対応する。
Ｃにおける点Ｇの電位ＶGの電源電圧依存性は、
前記のように、ＶD（off）とほぼ同じであり、点
Ｈの電位ＶHの電源電圧依存性も同様にＶD
（on）とほぼ同じである。ここで、ほぼと言つた
のは、電源から点Ｇ―点Ｉ―点Ｈと、余計な電流
パスができるためであるが、Tr27，Tr28の抵抗を
大きくすることにより、無視することができる。
第２図に示す従来技術の基準電圧発生回路はダミ
ーセルTr9のゲート電圧が、Tr1とTr2により制御
されるが、本発明の基準電圧発生回路のダミーセ
ルTr26のゲートはＶCCが接続されている。従つ
て、メモリーセルとダミーセルTr26に流れる電流
値は、ＶCCが変化しても常に同一となる。従つ
て、ＶHのＶCC依存性はＶD（on）とほぼ同一に
なるので、(4)式から、ＶCCが変化しても、ＶREF2
が、ＶD（off）とＶD（on）の中間付近に常に設
定されることにより、次段の比較検出器が正常動
作するＶCCの範囲が、従来技術の場合に比べ広
い。従つて、例えば、Tr27の抵抗R1とTr28の抵
抗R2を等しくすると、電源電圧を０から順次上
昇していつた場合、基準電圧ＶREF2は、“０”が
書き込まれているメモリーセルを選択した時の点
Ｄの電圧ＶD（off）と“１”が書き込まれている
メモリーセルを選択した場合の点Ｄの電位ＶD
（on）の中間の位置近辺に、常に設定されること
になり、比較検出器が正常動作する範囲が、
“０”又は“１”が書き込まれているメモリーセ
ルを選んだ時に左右されることがなく、比較検出
器が正常動作する最低の電圧（ＶCC′min）は、
“１”が書き込まれているメモリーセルのしきい
値（ＶTM）によつて決まり、最大の電圧（ＶCC
max）は、“０”が書き込まれているメモリーセ
ルのしきい値（ＶTM0によつて決まると考えら
れ、EPROMが正常動作する電源電圧の範囲が広
く、しかも、基準電圧を容易に設定することがで
きる。
本発明の記憶装置は、以上述べたように、比較
検出器に用いる基準電圧が、広い電源電圧の範囲
で容易に、しかも適切な位置に設定されるので、
正常動作する電源電圧の範囲が広いので、比較検
出器に負担をかけることがない。従つて、
EPROM等の記憶装置に有効である。
検出器に用いる基準電圧が、広い電源電圧の範囲
で容易に、しかも適切な位置に設定されるので、
正常動作する電源電圧の範囲が広いので、比較検
出器に負担をかけることがない。従つて、
EPROM等の記憶装置に有効である。
以上の実施例は、EPROMを例にとり説明した
が、選択されたメモリーセルを含むデイジツト線
の電位がメモリーセルの内容によつて変化する構
成をとるものであるかぎり、本発明は有効であ
り、EPROMに限らない。又、第４図で、デイプ
レツシヨン型MOSトランジスタを２個用いる例
を示したが、抵抗性のある素子で複数個用いて、
設定すべき電位を出す場合においても本発明は有
効である。又、第４図では、選択したメモリーセ
ルに“０”が書き込まれている時の点Ｄの電位Ｖ
D（off）はTr291つで達成できるが、ＶD（off）と
近い電位が出るものであれば、どんな構成をとつ
ても本発明は有効である。
が、選択されたメモリーセルを含むデイジツト線
の電位がメモリーセルの内容によつて変化する構
成をとるものであるかぎり、本発明は有効であ
り、EPROMに限らない。又、第４図で、デイプ
レツシヨン型MOSトランジスタを２個用いる例
を示したが、抵抗性のある素子で複数個用いて、
設定すべき電位を出す場合においても本発明は有
効である。又、第４図では、選択したメモリーセ
ルに“０”が書き込まれている時の点Ｄの電位Ｖ
D（off）はTr291つで達成できるが、ＶD（off）と
近い電位が出るものであれば、どんな構成をとつ
ても本発明は有効である。
第１図は、不揮発性メモリにおいて、読み出し
を行なう場合のブロツク図である。第２図は、基
準電圧を発生するための従来の回路例である。第
３図は第２図Ａにおいて、“０”が書き込まれた
メモリーセルを選択した時の点Ｄの電位ＶD
（off）と、“１”が書き込まれたメモリーセルを
選択した時の点Ｄの電位ＶD（on）と、基準電圧
ＶREF1の値の電源電圧依存性をを示すものであ
る。第４図は、本発明の一実施例を示すものであ
る。第５図は、第４図において“０”が書き込ま
れたメモリーセルを選択した時の、点Ｄの電位Ｖ
D（off）と“１”が書き込まれたメモリーセルを
選択した時の点Ｄの電位ＶD（on）と、基準電圧
ＶREF2の値の電源電圧依存性を示すものである。
ここにおいて、ＶD（off）とＶD（on）は第３図
のものに対応する。又、第４図のＨ点の電位ＶH
とＧ点の電位ＶGの電源電圧依存性は、それぞ
れ、ＶD（on），ＶD（off）で表わされる曲線とほ
ぼ等しい。 １……点Ｌの電位変化を増幅する増幅器、２…
…基準電圧発生回路、３……１の増幅器の出力と
２の基準電圧発生回路の出力の差を比較、増幅す
る比較検出器、４……出力バツフアである。
X1，X2，X3，Ｘo……どれか一本が選択された時
に電源電圧が印加されるアドレス線、Y1……選
択時に電源電圧が印加されるＹアドレス線であ
る。
を行なう場合のブロツク図である。第２図は、基
準電圧を発生するための従来の回路例である。第
３図は第２図Ａにおいて、“０”が書き込まれた
メモリーセルを選択した時の点Ｄの電位ＶD
（off）と、“１”が書き込まれたメモリーセルを
選択した時の点Ｄの電位ＶD（on）と、基準電圧
ＶREF1の値の電源電圧依存性をを示すものであ
る。第４図は、本発明の一実施例を示すものであ
る。第５図は、第４図において“０”が書き込ま
れたメモリーセルを選択した時の、点Ｄの電位Ｖ
D（off）と“１”が書き込まれたメモリーセルを
選択した時の点Ｄの電位ＶD（on）と、基準電圧
ＶREF2の値の電源電圧依存性を示すものである。
ここにおいて、ＶD（off）とＶD（on）は第３図
のものに対応する。又、第４図のＨ点の電位ＶH
とＧ点の電位ＶGの電源電圧依存性は、それぞ
れ、ＶD（on），ＶD（off）で表わされる曲線とほ
ぼ等しい。 １……点Ｌの電位変化を増幅する増幅器、２…
…基準電圧発生回路、３……１の増幅器の出力と
２の基準電圧発生回路の出力の差を比較、増幅す
る比較検出器、４……出力バツフアである。
X1，X2，X3，Ｘo……どれか一本が選択された時
に電源電圧が印加されるアドレス線、Y1……選
択時に電源電圧が印加されるＹアドレス線であ
る。
Claims (1)
- １ 複数個のメモリーセルを含み、前記メモリー
セルをＸアドレス線とＹアドレス線により、１つ
のメモリーセルを選択し、前記メモリーセルに接
続されるデイジツト線の電圧が、選択されたメモ
リーセルの記憶内容に応じて、変化することによ
り、記憶内容を判断し、前記デイジツト線の電圧
を増幅する第１の増幅器と前記メモリーセルから
成る第１の部分回路と、前記メモリーセルと同じ
構造と特性をもち、ゲート電極には選択時のＸア
ドレス線と同じ電圧が印加される素子を含み、前
記第１の増幅器と同じ特性をもつ第２の増幅器か
ら成る第２の部分回路と、前記第２の部分回路の
第２の増幅器の出力部と、定電圧源との間にそう
入された複数個の抵抗性素子から成り、前記複数
個の抵抗性素子の中間接続点から出力を取り出し
た基準電圧発生回路と、差動増幅器を含み、前記
第１の部分回路の前記第１の増幅器の出力を、前
記差動増幅器の入力とし、前記、基準電圧発生回
路の出力を前記差動増幅器の基準電圧入力とした
ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090604A JPS58208990A (ja) | 1982-05-28 | 1982-05-28 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090604A JPS58208990A (ja) | 1982-05-28 | 1982-05-28 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58208990A JPS58208990A (ja) | 1983-12-05 |
| JPS6252398B2 true JPS6252398B2 (ja) | 1987-11-05 |
Family
ID=14003070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090604A Granted JPS58208990A (ja) | 1982-05-28 | 1982-05-28 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208990A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS60150297A (ja) * | 1984-01-13 | 1985-08-07 | Nec Corp | 記憶装置 |
| JPH01220295A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 半導体記憶装置 |
| JPH0668685A (ja) * | 1993-04-19 | 1994-03-11 | Hitachi Ltd | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1497210A (en) * | 1975-05-13 | 1978-01-05 | Ncr Co | Matrix memory |
-
1982
- 1982-05-28 JP JP57090604A patent/JPS58208990A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58208990A (ja) | 1983-12-05 |
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