JPS6231433B2 - - Google Patents
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- JPS6231433B2 JPS6231433B2 JP57121588A JP12158882A JPS6231433B2 JP S6231433 B2 JPS6231433 B2 JP S6231433B2 JP 57121588 A JP57121588 A JP 57121588A JP 12158882 A JP12158882 A JP 12158882A JP S6231433 B2 JPS6231433 B2 JP S6231433B2
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- inverting amplifier
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Description
【発明の詳細な説明】
（発明の分野）
本発明は、半導体メモリ、特に絶縁ゲート型の
構造をもつ電界効果型トランジスタ（以下
IGFETと記す。）を主な構成要素とする大容量、
高速度の記憶装置に関する。
構造をもつ電界効果型トランジスタ（以下
IGFETと記す。）を主な構成要素とする大容量、
高速度の記憶装置に関する。
（従来技術）
第１図は、電気的に書き込み、消去可能な記憶
装置（以下、EEPROMと記す。）において、電界
により、絶縁膜を通して、低エネルギーの電子又
は正孔を通過させる方式により、書き込み、消去
を行なう、浮遊ゲート型IGFETを記憶素子とし
て用いた場合のメモリーセルの構成を示したもの
である。メモリーセルＭAは、選択用IGFET（以
下、選択用セルと記す。）ＫAと、実際に書き込
み、消去され、“０”又は“１”を記憶する浮遊
ゲート型IGFET（以下、記憶用セルと記す。）Ｌ
Aを直列に接続することにより構成される。
装置（以下、EEPROMと記す。）において、電界
により、絶縁膜を通して、低エネルギーの電子又
は正孔を通過させる方式により、書き込み、消去
を行なう、浮遊ゲート型IGFETを記憶素子とし
て用いた場合のメモリーセルの構成を示したもの
である。メモリーセルＭAは、選択用IGFET（以
下、選択用セルと記す。）ＫAと、実際に書き込
み、消去され、“０”又は“１”を記憶する浮遊
ゲート型IGFET（以下、記憶用セルと記す。）Ｌ
Aを直列に接続することにより構成される。
前記、選択用セルのゲート電極にはメアドレス
線ＸAが、前記、記憶用セルのゲート電極には、
書き込み時、消去時、読み出し時に、所望の電圧
が印加される制御線CGAがそれぞれ接続される。
線ＸAが、前記、記憶用セルのゲート電極には、
書き込み時、消去時、読み出し時に、所望の電圧
が印加される制御線CGAがそれぞれ接続される。
記憶用セルは、以下(A)、(B)のように動作する。
以後、絶縁膜中を通過する電荷は電子として話し
を進める。
以後、絶縁膜中を通過する電荷は電子として話し
を進める。
(A) 電子が浮遊ゲートに注入されると、浮遊ゲー
トは負に帯電する。この時、記憶用セルのしき
い値は等価的に、高くなつたように見えるの
で、ゲート電極に読み出し電圧を印加しても記
憶用セルは導通しない。この状態を消去された
状態とし、“１”が書き込まれていると定義す
る。
トは負に帯電する。この時、記憶用セルのしき
い値は等価的に、高くなつたように見えるの
で、ゲート電極に読み出し電圧を印加しても記
憶用セルは導通しない。この状態を消去された
状態とし、“１”が書き込まれていると定義す
る。
(B) 電子が浮遊ゲートから放出されると、浮遊ゲ
ートが等価的に、正に帯電したこととなる。こ
の時、ゲート電極に0Vを印加しても記憶用セ
ルが導通し、いわゆるノーマリーonの状態と
なる。この状態を書き込まれた状態とし、
“０”が書き込まれていると、定義する。
ートが等価的に、正に帯電したこととなる。こ
の時、ゲート電極に0Vを印加しても記憶用セ
ルが導通し、いわゆるノーマリーonの状態と
なる。この状態を書き込まれた状態とし、
“０”が書き込まれていると、定義する。
一般に、メモリーセルは、大容量、高集積の為
には、１トランジスタ／セルで構成するのが望ま
しいが、EEPROMの記憶素子として、電界によ
り、絶縁膜を通して電子又は正孔を通過させる方
式が可能な浮遊ゲート型IGFETを用いる場合、
前記(B)で示したように、書き込まれた状態の記憶
用セルが、非選択時も導通する為に、第１図に示
したように、選択用セルが必要となり、２トラン
ジスタ／セルで構成される。第２図は、従来技術
によるEEPROMの一部回路図である。K1，K2，
K3，K4は、それぞれ選択用セル、L1，L2，L3，
L4は、それぞれ記憶用セルである。
には、１トランジスタ／セルで構成するのが望ま
しいが、EEPROMの記憶素子として、電界によ
り、絶縁膜を通して電子又は正孔を通過させる方
式が可能な浮遊ゲート型IGFETを用いる場合、
前記(B)で示したように、書き込まれた状態の記憶
用セルが、非選択時も導通する為に、第１図に示
したように、選択用セルが必要となり、２トラン
ジスタ／セルで構成される。第２図は、従来技術
によるEEPROMの一部回路図である。K1，K2，
K3，K4は、それぞれ選択用セル、L1，L2，L3，
L4は、それぞれ記憶用セルである。
選択用セルK1、記憶用セルL1、が直列に接続
された第１のメモリーセルM1と、同じくK2，L2
が直列接続された第２のメモリーセルM2と、…
…、が並列に、第１のデイジツト線の点B1に接
続され、K3，L3が直列に接続された第３のメモ
リーセルM3と、同じく、K4，L4が直列に接続さ
れた第４のメモリーセルM4と、………、が並列
に、第２のデイジツト線の点B2に接続され、前
記選択用セルのゲート電極にそれぞれ接続された
Ｘアドレス線X1，X2，……，Ｙアドレスを指定
するＹアドレス線Y1，Y2，……、前記記憶用セ
ルのゲート電極にそれぞれ接続された制御線
CG1，CG2，……、前記Ｙアドレス線のうち、１
本をゲート電極に接続したＹアドレス切り換え用
IGFETS1，S2，……、S1，S2，……、のドレイ
ンである点A1と電源ＶCCの間に接続された負荷
抵抗として働く、抵抗分をもつた素子ＲL1前記
A1を入力とした反転増幅器I1、及び前記反転増幅
器の出力O1より構成される。
された第１のメモリーセルM1と、同じくK2，L2
が直列接続された第２のメモリーセルM2と、…
…、が並列に、第１のデイジツト線の点B1に接
続され、K3，L3が直列に接続された第３のメモ
リーセルM3と、同じく、K4，L4が直列に接続さ
れた第４のメモリーセルM4と、………、が並列
に、第２のデイジツト線の点B2に接続され、前
記選択用セルのゲート電極にそれぞれ接続された
Ｘアドレス線X1，X2，……，Ｙアドレスを指定
するＹアドレス線Y1，Y2，……、前記記憶用セ
ルのゲート電極にそれぞれ接続された制御線
CG1，CG2，……、前記Ｙアドレス線のうち、１
本をゲート電極に接続したＹアドレス切り換え用
IGFETS1，S2，……、S1，S2，……、のドレイ
ンである点A1と電源ＶCCの間に接続された負荷
抵抗として働く、抵抗分をもつた素子ＲL1前記
A1を入力とした反転増幅器I1、及び前記反転増幅
器の出力O1より構成される。
読み出し時は、Ｘアドレス線、Ｙアドレス線、
制御線のおのおの１本が“１”に、他が“０”に
なると、メモリーセルM1が選択される。この
時、選択されたメモリーセルM1の記憶用セルL1
に書き込まれている情報により、記憶用セルL1
が導通するか否かが決定される。記憶用セルL1
に“１”が書き込まれている場合、L1は非導通
となる為、デイジツト線の容量は、負荷抵抗素子
ＲL1を通して充電され、点A1の電圧は上昇す
る。
制御線のおのおの１本が“１”に、他が“０”に
なると、メモリーセルM1が選択される。この
時、選択されたメモリーセルM1の記憶用セルL1
に書き込まれている情報により、記憶用セルL1
が導通するか否かが決定される。記憶用セルL1
に“１”が書き込まれている場合、L1は非導通
となる為、デイジツト線の容量は、負荷抵抗素子
ＲL1を通して充電され、点A1の電圧は上昇す
る。
逆に、L1に“０”が書き込まれている場合、
記憶用セルは導通となり、デイジツト線に付加さ
れている容量にたくわえられた電荷は、K1，
L1、により放電され、点A1の電圧は低下する。
記憶用セルは導通となり、デイジツト線に付加さ
れている容量にたくわえられた電荷は、K1，
L1、により放電され、点A1の電圧は低下する。
以上のように、選択されたメモリーセルの記憶
用セルの導通、非導通に応じて変化するデイジツ
ト線の電圧を反転増幅器I1により増幅することに
より、本記憶装置は機能する。
用セルの導通、非導通に応じて変化するデイジツ
ト線の電圧を反転増幅器I1により増幅することに
より、本記憶装置は機能する。
第３図は、大容量、高速度の記憶装置に用いら
れる反転増幅器の従来例である。
れる反転増幅器の従来例である。
従来例を第３図、第４図を用いて説明する。第
３図中、MCと表示した部分は、第２図のMCと
表示した部分と全く同一であるため、説明を省略
する。本実施例は、MCの出力であるデイジツト
線DLを入力とするプシユプル型反転増幅器IV1
と、前記反転増幅器IV1の出力P1と前記デイジツ
ト線DLの間に接続された帰還用抵抗ＲFと、ソー
スを前記デイジツト線DLに、ドレインとゲート
を共通に、前記反増幅器IV1の出力P1の間に接続
されたエンハンスメント型の帰還用IGET ＱFよ
り構成されている。Q1はデイプレツシヨン型
IGFET、Q2はエンハンスメント型IGFET、Q3
は、浅いデイプレツシヨン型IGFET、Q4は、エ
ンハンスメント型IGFETである。Q4が導通する
時、Q3のゲート電極には、電流を小さくするよ
うな電圧が印加されるので、Q4とQ3の大きさの
比を大きくする必要がない。従つて前記デイジツ
ト線DLと前記反転増幅器の出力P1との間につく
容量を小さくできる。そのため、ミラー容量の影
響が小さいので、本例のプシユプル型反転増幅器
は高速度で動作する。
３図中、MCと表示した部分は、第２図のMCと
表示した部分と全く同一であるため、説明を省略
する。本実施例は、MCの出力であるデイジツト
線DLを入力とするプシユプル型反転増幅器IV1
と、前記反転増幅器IV1の出力P1と前記デイジツ
ト線DLの間に接続された帰還用抵抗ＲFと、ソー
スを前記デイジツト線DLに、ドレインとゲート
を共通に、前記反増幅器IV1の出力P1の間に接続
されたエンハンスメント型の帰還用IGET ＱFよ
り構成されている。Q1はデイプレツシヨン型
IGFET、Q2はエンハンスメント型IGFET、Q3
は、浅いデイプレツシヨン型IGFET、Q4は、エ
ンハンスメント型IGFETである。Q4が導通する
時、Q3のゲート電極には、電流を小さくするよ
うな電圧が印加されるので、Q4とQ3の大きさの
比を大きくする必要がない。従つて前記デイジツ
ト線DLと前記反転増幅器の出力P1との間につく
容量を小さくできる。そのため、ミラー容量の影
響が小さいので、本例のプシユプル型反転増幅器
は高速度で動作する。
第４図は、前記反転増幅器IV1の入出力特性の
略図を示したものである。
略図を示したものである。
従来例の動作を第３図、第４図を参照して説明
する。先ず、選択されたメモリーセルの記憶用セ
ルに“１”が書き込まれている場合、つまりデイ
ジツト線が充電される場合について説明する。
する。先ず、選択されたメモリーセルの記憶用セ
ルに“１”が書き込まれている場合、つまりデイ
ジツト線が充電される場合について説明する。
最悪の場合、デイジツト線DLの電圧ＶDLが0V
とする。反転増幅器IV1の出力電圧ＶP1は、電源
電圧ＶCC又は、それに近い値となつている。（第
４図曲線Ｅの点ａに対応）この場合、〔ＶP1−ＶD
Ｌ〕が帰還用IGFET ＱFのしきい値電圧ＶThより
十分大きい為、帰還用IGFET ＱFを通して、極
めて大きな電流が、デイジツト線DLに付加され
る大きな容量を、充電すべく流れる。デイジツト
線DLの電圧ＶDLが第４図の点b1に対応する電圧
まで上昇すると、第４図より明らかなように、反
転増幅器の出力電圧ＶP1は、デイジツト線の電圧
ＶDLの変化の前記反転増幅器の増幅率−Ａ倍だけ
変化する。
とする。反転増幅器IV1の出力電圧ＶP1は、電源
電圧ＶCC又は、それに近い値となつている。（第
４図曲線Ｅの点ａに対応）この場合、〔ＶP1−ＶD
Ｌ〕が帰還用IGFET ＱFのしきい値電圧ＶThより
十分大きい為、帰還用IGFET ＱFを通して、極
めて大きな電流が、デイジツト線DLに付加され
る大きな容量を、充電すべく流れる。デイジツト
線DLの電圧ＶDLが第４図の点b1に対応する電圧
まで上昇すると、第４図より明らかなように、反
転増幅器の出力電圧ＶP1は、デイジツト線の電圧
ＶDLの変化の前記反転増幅器の増幅率−Ａ倍だけ
変化する。
例えば、Ａを30に設計すると、デイジツト線の
電圧ＶDLが0.1V変化するのに応じて、約3v変化
することになる。こうして、デイジツト線の電圧
ＶDLが上昇し、第４図の点C1に達つすると、〔Ｖ
P1−ＶDL〕が、前記帰還用IGFET ＱFのしきい
値ＶThと等しくなり、前記帰還用IGFET ＱF
は、非導通となる。これより先、デイジツト線の
容量を充電する電流は、帰還用抵抗ＲFを通して
流れることとなり、前記デイジツト線DLの電圧
ＶDLは、前記反転増幅器の出力電圧ＶP1と一致し
た所で平衡する。（第４図曲線Ｅの点d1に対応）
この時のデイジツト線DLの電圧をＶR1とする。
電圧ＶDLが0.1V変化するのに応じて、約3v変化
することになる。こうして、デイジツト線の電圧
ＶDLが上昇し、第４図の点C1に達つすると、〔Ｖ
P1−ＶDL〕が、前記帰還用IGFET ＱFのしきい
値ＶThと等しくなり、前記帰還用IGFET ＱF
は、非導通となる。これより先、デイジツト線の
容量を充電する電流は、帰還用抵抗ＲFを通して
流れることとなり、前記デイジツト線DLの電圧
ＶDLは、前記反転増幅器の出力電圧ＶP1と一致し
た所で平衡する。（第４図曲線Ｅの点d1に対応）
この時のデイジツト線DLの電圧をＶR1とする。
次に、アドレスが切り換わり、記憶用セルに
“０”が書き込まれたメモリーセルが選択された
場合、つまりデイジツト線が、放電される場合に
ついて説明する。
“０”が書き込まれたメモリーセルが選択された
場合、つまりデイジツト線が、放電される場合に
ついて説明する。
記憶用セルに流れる電流ＩONにより、前記デイ
ジツト線の容量にたまつた電荷は、放電され、前
記デイジツト線の電圧は低下する。これにともな
い、前記反転増幅器の出力電圧ＶP1が、増幅率−
Ａ倍だけ上昇し、ぼほ〔ＶP1＝ＶR1＋ＲF ＩO
Ｎ〕で平衡する。（第４図曲線Ｅの点C1に対応）
この時のデイジツト線DLの電圧をＶDL1とする。
ジツト線の容量にたまつた電荷は、放電され、前
記デイジツト線の電圧は低下する。これにともな
い、前記反転増幅器の出力電圧ＶP1が、増幅率−
Ａ倍だけ上昇し、ぼほ〔ＶP1＝ＶR1＋ＲF ＩO
Ｎ〕で平衡する。（第４図曲線Ｅの点C1に対応）
この時のデイジツト線DLの電圧をＶDL1とする。
但し、この場合の前記反転増幅器の出力電圧Ｖ
p1は、帰還用IGFETが導通となるところで制限
される。
p1は、帰還用IGFETが導通となるところで制限
される。
EEPROMのメモリーセルは、前述のように、
２トランジスタ／セルで構成される為、
UVPROMのように、１トランジスタ／セルの構
成をとるものに比べて大容量化には不利である。
大容量化の為には、１セルがしめる面積を小さく
し、高集積化する必要がある。
２トランジスタ／セルで構成される為、
UVPROMのように、１トランジスタ／セルの構
成をとるものに比べて大容量化には不利である。
大容量化の為には、１セルがしめる面積を小さく
し、高集積化する必要がある。
従つて必然的に、選択用セルのゲート幅は小さ
くならざるを得ない。選択用セルのゲート幅が小
さくなり、駆動能力が落ちると、記憶用セルに流
れる電流ＩONにより、選択用セルで電位降下がお
こり、記憶用セルのドレインにかかる電圧ＶDL′
は、(1)式で表わされるようになり、デイジツト線
の電圧ＶDLよりも低下する。
くならざるを得ない。選択用セルのゲート幅が小
さくなり、駆動能力が落ちると、記憶用セルに流
れる電流ＩONにより、選択用セルで電位降下がお
こり、記憶用セルのドレインにかかる電圧ＶDL′
は、(1)式で表わされるようになり、デイジツト線
の電圧ＶDLよりも低下する。
ＶDL′＝ＶDL−Ｒ ＩON
（Ｒ：選択用セルの等価抵抗） ………(1)
第５図ａは、第５図ｂにおいて、記憶用セルの
ドレイン電圧ＶDと、記憶用セルに流れる電流ＩO
Ｎの関係を示したものである。高集積化の為に、
記憶用セルのゲート長は、可能な限り小さく設計
されているので、明確な飽和領域は存在せず、記
憶用セルに流れる電流ＩONは、ドレイン電圧ＶD
に依存するようになる。
ドレイン電圧ＶDと、記憶用セルに流れる電流ＩO
Ｎの関係を示したものである。高集積化の為に、
記憶用セルのゲート長は、可能な限り小さく設計
されているので、明確な飽和領域は存在せず、記
憶用セルに流れる電流ＩONは、ドレイン電圧ＶD
に依存するようになる。
従つて、記憶用セルのドレイン電圧が低くなる
につれて、記憶用セルに流れる電流ＩONが小さく
なることになる。
につれて、記憶用セルに流れる電流ＩONが小さく
なることになる。
大容量化、高集積化に供ない、EEPROMを高
速度に動作させる為には、デイジツト線の容量を
すみやかに充放電する必要がある。
速度に動作させる為には、デイジツト線の容量を
すみやかに充放電する必要がある。
充電時は、本従来例の場合、帰還用IGFET Ｑ
Fの駆動能力を大きくすることにより、比較的容
易に、高速度で動作させることが可能である。
Fの駆動能力を大きくすることにより、比較的容
易に、高速度で動作させることが可能である。
放電時は、記憶用セルに流れる電流ＩONを大き
くすることにより高速度に動作させることができ
るが、記憶用セルが大容量化、高集積化の為に微
細化されるとともに、記憶用セルに流れる電流Ｉ
ONを大きくとることは困難となる。
くすることにより高速度に動作させることができ
るが、記憶用セルが大容量化、高集積化の為に微
細化されるとともに、記憶用セルに流れる電流Ｉ
ONを大きくとることは困難となる。
従つて通常は、デイジツト線を放電する速度が
EEPROMの動作速度を決定している。
EEPROMの動作速度を決定している。
第３図において、エンハンスメント型IGFET
のしきい値ＶThが設定値よりも低下したとする。
第４図の曲線Ｆは、この場合の反転増幅器IV1の
入出力特性の略図を示したものである。
のしきい値ＶThが設定値よりも低下したとする。
第４図の曲線Ｆは、この場合の反転増幅器IV1の
入出力特性の略図を示したものである。
Q1，Q2で構成されるＥ／Ｄインバータが早く
反転するので、曲線Ｆは、しきい値ＶThが設定値
の場合の反転増幅器IV1の入出力特性である曲線
Ｅを、しきい値ＶThが変化した分だけ左へ平行移
動した形となる。この場合、記憶用セルに“１”
が書き込まれているメモリーセルを選択した場
合、平衡点は点d11に、“０”が書き込まれている
メモリーセルを選択した場合、平衡点は、点C11
にそれぞれ移動する。このため、デイジツト線の
電圧ＶDLの帰還抵抗ＲFによるバイアス電圧は、
しきい値ＶThが設定値の場合、ＶR1であるが、し
きい値ＶThが低くなつた場合は、ＶR11となるこ
ととなり、反転増幅器は、デイジツト線の電圧が
設定値の場合に比べて低い値で動作することとな
る。しきい値ＶThが低くなつた場合のデイジツト
線の電圧ＶDL11に対する記憶用セルのドレイン電
圧をＶDL′11、しきい値ＶThが設定値の場合のデイ
ジツト線ＶDL1に対する記憶用セルのドレイン電
圧をＶDL′1とすると、第５−ａ図から明らかなよ
うに、しきい値ＶThが低下した場合の方が、セル
に流れる電流ＩONが小さい。
反転するので、曲線Ｆは、しきい値ＶThが設定値
の場合の反転増幅器IV1の入出力特性である曲線
Ｅを、しきい値ＶThが変化した分だけ左へ平行移
動した形となる。この場合、記憶用セルに“１”
が書き込まれているメモリーセルを選択した場
合、平衡点は点d11に、“０”が書き込まれている
メモリーセルを選択した場合、平衡点は、点C11
にそれぞれ移動する。このため、デイジツト線の
電圧ＶDLの帰還抵抗ＲFによるバイアス電圧は、
しきい値ＶThが設定値の場合、ＶR1であるが、し
きい値ＶThが低くなつた場合は、ＶR11となるこ
ととなり、反転増幅器は、デイジツト線の電圧が
設定値の場合に比べて低い値で動作することとな
る。しきい値ＶThが低くなつた場合のデイジツト
線の電圧ＶDL11に対する記憶用セルのドレイン電
圧をＶDL′11、しきい値ＶThが設定値の場合のデイ
ジツト線ＶDL1に対する記憶用セルのドレイン電
圧をＶDL′1とすると、第５−ａ図から明らかなよ
うに、しきい値ＶThが低下した場合の方が、セル
に流れる電流ＩONが小さい。
従つて放電時の動作速度が低下することとな
る。極端な場合、反転増幅器の出力振幅ＲF ＩO
Ｎが小さくなるので、記憶セルの状態を判断する
ことができなくなる。
る。極端な場合、反転増幅器の出力振幅ＲF ＩO
Ｎが小さくなるので、記憶セルの状態を判断する
ことができなくなる。
又、第４図の曲線Ｆから明らかなように、しき
い値ＶThが設定値より低くなつた場合、デイジツ
ト線のバイアス電圧ＶR11が低くなるにつれ、反
転増幅器の最も高感度の点にバイアスされなくの
で、充、放電時の速度が低下することになる。
い値ＶThが設定値より低くなつた場合、デイジツ
ト線のバイアス電圧ＶR11が低くなるにつれ、反
転増幅器の最も高感度の点にバイアスされなくの
で、充、放電時の速度が低下することになる。
以上述べたように、従来技術を用いた本例で
は、高集積化し、選択用セルのゲート幅を小さく
すると、選択用セルでの電位降下が大きくなり、
記憶用セルのドレイン電圧が小くなるので、流れ
る電流ＩONが減少する。又、しきい値ＶThが、設
定値より低くなると、ＩONがさらに減少し、反転
増幅器の最も高感度の点にデイジツト線の電圧が
バイアスされなくなる。このため、低速となるの
で、大容量、高速度の記憶装置には適さない。
は、高集積化し、選択用セルのゲート幅を小さく
すると、選択用セルでの電位降下が大きくなり、
記憶用セルのドレイン電圧が小くなるので、流れ
る電流ＩONが減少する。又、しきい値ＶThが、設
定値より低くなると、ＩONがさらに減少し、反転
増幅器の最も高感度の点にデイジツト線の電圧が
バイアスされなくなる。このため、低速となるの
で、大容量、高速度の記憶装置には適さない。
（発明の目的）
本発明の目的は、前述の欠点を除去し、大容量
して有効な高速度の記憶装置を提供することにあ
る。
して有効な高速度の記憶装置を提供することにあ
る。
（発明の構成）
本発明の記憶装置は、複数の記憶素子とアドレ
ス線とデイジツト線と前記記憶素子の記憶内容に
応じて変化する前記デイジツト線の電圧を検出す
るための検出手段とを少なくとも含む記憶装置に
おいて、前記記憶素子は、記憶内容に応じて記憶
素子自体に電流が流し得るか否かが決定される記
憶素子であり、前記検出手段として、前記デイジ
ツト線を入力とするレベルシフタ段と、前記レベ
ルシフタ段の出力を入力とする反転増幅器により
構成される。
ス線とデイジツト線と前記記憶素子の記憶内容に
応じて変化する前記デイジツト線の電圧を検出す
るための検出手段とを少なくとも含む記憶装置に
おいて、前記記憶素子は、記憶内容に応じて記憶
素子自体に電流が流し得るか否かが決定される記
憶素子であり、前記検出手段として、前記デイジ
ツト線を入力とするレベルシフタ段と、前記レベ
ルシフタ段の出力を入力とする反転増幅器により
構成される。
（実施例）
本発明の一実施例を第６図に示す。
MCと示した部分は、第２図のMCと表示した
部分と全く同様であるため説明を省略する。本発
明の一実施例は、マトリクス状に接続された記憶
素子としての複数個のメモリーセルと、アドレス
信号に対応して一個のメモリーセルが選択され、
デイジツト線DLと電気的に接続される機能ブロ
ツクMCと、前記デイジツト線DLを入力とするエ
ンハンスメント型IGFET ＱL1と、ＱL1のソース
をドレインに接続したデイプレツシヨン型
IGFET ＱL2で構成される、レベルシフタ段LS
と、前記レベルシフタ段の出力LOを入力とした
プシユプル型反転増幅器IV1と、前記デイジツト
線DLと前記反転増幅器IV1の出力P2との間に接続
された帰還抵抗ＲFとソースを前記デイジツト線
DLに、ドレインとゲートを共通に前記反転増幅
器の出力P2との間に接続されたエンハンスメント
型の帰還用IGFET ＱFにより構成される。
部分と全く同様であるため説明を省略する。本発
明の一実施例は、マトリクス状に接続された記憶
素子としての複数個のメモリーセルと、アドレス
信号に対応して一個のメモリーセルが選択され、
デイジツト線DLと電気的に接続される機能ブロ
ツクMCと、前記デイジツト線DLを入力とするエ
ンハンスメント型IGFET ＱL1と、ＱL1のソース
をドレインに接続したデイプレツシヨン型
IGFET ＱL2で構成される、レベルシフタ段LS
と、前記レベルシフタ段の出力LOを入力とした
プシユプル型反転増幅器IV1と、前記デイジツト
線DLと前記反転増幅器IV1の出力P2との間に接続
された帰還抵抗ＲFとソースを前記デイジツト線
DLに、ドレインとゲートを共通に前記反転増幅
器の出力P2との間に接続されたエンハンスメント
型の帰還用IGFET ＱFにより構成される。
（実施例の動作）
本発明の一実施例の動作を第５図ａ、第６図、
第７図、第８図を用いて説明する。
第７図、第８図を用いて説明する。
第５図ａは、従来例でも説明したとおり、記憶
用セルに流れる電流ＩONのドレイン電圧依存性で
ある。
用セルに流れる電流ＩONのドレイン電圧依存性で
ある。
第６図は、一実施例を示す回路図である。
第７図は、従来例の反転増幅器IV1の入出力特
性（曲線Ｅ）と、第６図の一実施例のレベルシフ
タ段付き反転増幅器IVの入出力特性（曲線Ｇ）
の略図を比較して示したものである。
性（曲線Ｅ）と、第６図の一実施例のレベルシフ
タ段付き反転増幅器IVの入出力特性（曲線Ｇ）
の略図を比較して示したものである。
第８図は、第６図において、デイジツト線DL
の電圧ＶDLと、レベルシフタ段の出力LOの電圧
ＶLOの関係を示したものである。第６図におい
て、レベルシフタ段LSの出力LOの電圧ＶLOは、
IGET ＱL1とＱL2の駆動能力の比の値により決定
され、又、デイジツト線DLの電圧ＶDLがＱL1の
しきい値ＶThまで上がらないと、ＱL1が導通しな
い為に、レベルシフタ段LSの出力ＶLSのデイジ
ツト線DLの電圧ＶDLに対する関係は、例えば第
８図の直線Ｉのようになり、常に ＶLO＜ＶDL ………(2) が成り立つこととなる。Ｊは、傾きが１の直線で
ある。従つて、デイジツト線DLを入力とし、反
転増幅器IV1の出力P2を出力とした、レベルシフ
タ段つき反転増幅器IVを考えた場合、前記レベ
ルシフタ段つき反転増幅器IVの入出力特性は、
第７図の曲線Ｇに示すように、従来例の反転増幅
器IV1の入出力特性である曲線Ｅを右に平行移動
した形となる。曲線Ｇから明らかなように、本例
の場合、“１”が書き込まれている記憶用セルが
選択された場合、従来例と全く同様な順序でデイ
ジツト線が充電され、帰還抵抗ＲFの作用により
点d2で平衡する。この時のデイジツト線の電圧を
ＶR2とする。一方、“０”が書き込まれている記
憶用セルが選択された場合も、従来例と全く同様
な順序でデイジツト線が放電され、前記レベルシ
フタ段つき反転増幅器の出力P2の電圧ＶP2は ＶP2＝ＶR2＋ＲFＩON ………(3) となり点C2で平衡する。この時のデイジツト線
DLの電圧をＶDL2とする。点C2に対するデイジツ
ト線DLの電圧ＶDL2は、従来例の場合の平衡点で
ある点C1に対するデイジツト線の電圧ＶDL1より
も明らかに大きい。
の電圧ＶDLと、レベルシフタ段の出力LOの電圧
ＶLOの関係を示したものである。第６図におい
て、レベルシフタ段LSの出力LOの電圧ＶLOは、
IGET ＱL1とＱL2の駆動能力の比の値により決定
され、又、デイジツト線DLの電圧ＶDLがＱL1の
しきい値ＶThまで上がらないと、ＱL1が導通しな
い為に、レベルシフタ段LSの出力ＶLSのデイジ
ツト線DLの電圧ＶDLに対する関係は、例えば第
８図の直線Ｉのようになり、常に ＶLO＜ＶDL ………(2) が成り立つこととなる。Ｊは、傾きが１の直線で
ある。従つて、デイジツト線DLを入力とし、反
転増幅器IV1の出力P2を出力とした、レベルシフ
タ段つき反転増幅器IVを考えた場合、前記レベ
ルシフタ段つき反転増幅器IVの入出力特性は、
第７図の曲線Ｇに示すように、従来例の反転増幅
器IV1の入出力特性である曲線Ｅを右に平行移動
した形となる。曲線Ｇから明らかなように、本例
の場合、“１”が書き込まれている記憶用セルが
選択された場合、従来例と全く同様な順序でデイ
ジツト線が充電され、帰還抵抗ＲFの作用により
点d2で平衡する。この時のデイジツト線の電圧を
ＶR2とする。一方、“０”が書き込まれている記
憶用セルが選択された場合も、従来例と全く同様
な順序でデイジツト線が放電され、前記レベルシ
フタ段つき反転増幅器の出力P2の電圧ＶP2は ＶP2＝ＶR2＋ＲFＩON ………(3) となり点C2で平衡する。この時のデイジツト線
DLの電圧をＶDL2とする。点C2に対するデイジツ
ト線DLの電圧ＶDL2は、従来例の場合の平衡点で
ある点C1に対するデイジツト線の電圧ＶDL1より
も明らかに大きい。
記憶用セルのドレインに印加される電圧は従来
例で述べた理由により、デイジツト線DLの電圧
よりも小さい。本例の場合のデイジツト線DLの
平衡電圧ＶDL2に対する記憶用セルのドレイン電
圧をＶDL2′、従来例の場合のデイジツト線DLの
平衡電圧ＶDL1に対する記憶用セルのドレイン電
圧をＶDL1′とすると、第５−ａ図から明らかなよ
うに、記憶用セルに流れる電流ＩONは、従来例の
反転増幅器IV1を用いた場合に比べ、本例のレベ
ルシフタ段つき反転増幅器IVを用いた場合の方
が、一般に大きくとることができる。又、デイジ
ツト線の電圧が従来例の場合に比べて、高い値に
バイアスされる為、しきい値ＶThが低くなつても
従来例の場合に比べＩONが大きくとれ、反転増幅
器の最も高感度な点にバイアスされなくなる欠点
もなくなる。
例で述べた理由により、デイジツト線DLの電圧
よりも小さい。本例の場合のデイジツト線DLの
平衡電圧ＶDL2に対する記憶用セルのドレイン電
圧をＶDL2′、従来例の場合のデイジツト線DLの
平衡電圧ＶDL1に対する記憶用セルのドレイン電
圧をＶDL1′とすると、第５−ａ図から明らかなよ
うに、記憶用セルに流れる電流ＩONは、従来例の
反転増幅器IV1を用いた場合に比べ、本例のレベ
ルシフタ段つき反転増幅器IVを用いた場合の方
が、一般に大きくとることができる。又、デイジ
ツト線の電圧が従来例の場合に比べて、高い値に
バイアスされる為、しきい値ＶThが低くなつても
従来例の場合に比べＩONが大きくとれ、反転増幅
器の最も高感度な点にバイアスされなくなる欠点
もなくなる。
（発明の効果）
以上述べたように、本発明の記憶装置は、高集
積化するに伴ない減る傾向にあるメモリーセルに
流れる電流ＩONを大きくとることができ、しきい
値ＶThが設定値より変化しても、反転増幅器の最
も高感度の点にバイアスされなくなるという欠点
もなくなるので、大容量、高速度が要求される記
憶装置に適している。
積化するに伴ない減る傾向にあるメモリーセルに
流れる電流ＩONを大きくとることができ、しきい
値ＶThが設定値より変化しても、反転増幅器の最
も高感度の点にバイアスされなくなるという欠点
もなくなるので、大容量、高速度が要求される記
憶装置に適している。
以上の実施例は、EEPROMを例にとり説明し
たが、選択されたメモリーセルを含むデイジツト
線の電圧が記憶されている内容により変化し、こ
れを検出する構成をもつものであれば、有効であ
り、EEPROMに限らない。
たが、選択されたメモリーセルを含むデイジツト
線の電圧が記憶されている内容により変化し、こ
れを検出する構成をもつものであれば、有効であ
り、EEPROMに限らない。
レベルシフタ段については、エンハンスメント
型IGFETとデイプレツシン型IGFETを直列に接
続したものを示したが、入力に対して出力のレベ
ルがシフトする構成をもつものであれば有効であ
る。又、反転増幅器については、プシユプル型の
ものを例にとり説明したが、構成については特に
制限するものではない。
型IGFETとデイプレツシン型IGFETを直列に接
続したものを示したが、入力に対して出力のレベ
ルがシフトする構成をもつものであれば有効であ
る。又、反転増幅器については、プシユプル型の
ものを例にとり説明したが、構成については特に
制限するものではない。
第１図は、EEPROMのメモリーセルの構成を
示す図。第２図は、従来技術による記憶装置の一
部回路図。第３図は、従来例の反転増幅器の構成
を示す図。第４図は、従来例の反転増幅器IV1の
入出力特性を示したもので、図中Ｅはしきい値Ｖ
Tが設定値の場合、Ｆは設定値より低くなつた場
合を示したものである。第５図ａは、記憶用セル
に流れる電流ＩONの、ドレイン電圧依存性を示し
たものであり、第５図ｂは、第５図ａを得るため
の測定条件を示したものである。第６図は、本発
明の一実施例の構成を示す図。第７図、Ｅは、従
来例の反転増幅器IV1の入出力特性、Ｇは、本発
明の一実施例の反転増幅器IVの入出力特性を示
したものである。第８図は、レベルシフタ段の入
出力特性を示したものである。
示す図。第２図は、従来技術による記憶装置の一
部回路図。第３図は、従来例の反転増幅器の構成
を示す図。第４図は、従来例の反転増幅器IV1の
入出力特性を示したもので、図中Ｅはしきい値Ｖ
Tが設定値の場合、Ｆは設定値より低くなつた場
合を示したものである。第５図ａは、記憶用セル
に流れる電流ＩONの、ドレイン電圧依存性を示し
たものであり、第５図ｂは、第５図ａを得るため
の測定条件を示したものである。第６図は、本発
明の一実施例の構成を示す図。第７図、Ｅは、従
来例の反転増幅器IV1の入出力特性、Ｇは、本発
明の一実施例の反転増幅器IVの入出力特性を示
したものである。第８図は、レベルシフタ段の入
出力特性を示したものである。
Claims (1)
- １ 複数の記憶素子と、アドレス線と、デイジツ
ト線と、前記記憶素子の記憶内容に応じて変化す
る前記デイジツト線の電圧を検出するための検出
手段とを含む記憶装置において、前記記憶素子
は、記憶内容に応じて、記憶素子自体に電流が流
し得るか否かが決定される記憶素子であり、前記
検出手段として、前記デイジツト線を入力とする
レベルシフタ段と、前記レベルシフタ段の出力を
入力とする反転増幅器を有し、前記デイジツト線
は、前記反転増幅器の出力に、少なくとも読み出
し期間は抵抗成分を持つ素子を介して短絡され、
さらに、前記デイジツト線の電圧に比べ前記反転
増幅器の出力の電圧が電源方向に一定以上高くな
つた時導通する如く、前記デイジツト線と、前記
反転増幅器の間に接続した絶縁ゲート型電界効果
トランジスタを有することを特徴とする記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121588A JPS5914194A (ja) | 1982-07-13 | 1982-07-13 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121588A JPS5914194A (ja) | 1982-07-13 | 1982-07-13 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5914194A JPS5914194A (ja) | 1984-01-25 |
| JPS6231433B2 true JPS6231433B2 (ja) | 1987-07-08 |
Family
ID=14814955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121588A Granted JPS5914194A (ja) | 1982-07-13 | 1982-07-13 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914194A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150297A (ja) * | 1984-01-13 | 1985-08-07 | Nec Corp | 記憶装置 |
| JPS60263399A (ja) * | 1984-06-08 | 1985-12-26 | Nec Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048837B2 (ja) * | 1981-05-01 | 1985-10-29 | 沖電気工業株式会社 | センスアンプ入力電圧制御回路 |
-
1982
- 1982-07-13 JP JP57121588A patent/JPS5914194A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5914194A (ja) | 1984-01-25 |
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