JPS6252956B2 - - Google Patents

Description

【発明の詳細な説明】

半導体メモリは、蓄えられた情報が電気信号と
して容易且高速度で取り出せること、集積回路
（以下ICと称す）技術の発達により大規模集積
（以下LSIと称す）されるようになり、ビツト密
度、信頼性が向上したこと等の理由により、最近
電子計算機の高速用メモリ装置として用いられて
いる。 しかしながら半導体メモリは、磁性メモリと異
なり、バイアス電極の供給が断たれると、記憶内
容が消えてしまう（以下揮発性と称す）という欠
点を有していた。この欠点のない半導体メモリを
得べく、従来、例えばカルコゲナイドガラス等の
半導体ガラスの記憶作用についての研究がなされ
ているが、未だ実用段階には至つていない。 又揮発性のない半導体メモリとして、シリコン
半導体ICの分野に於て、金属（Ｍ）・シリコン窒
化膜（Ｎ）・シリコン酸化膜（Ｏ）・シリコン
（Ｓ）の構成を有するMNOS電界効果トランジス
タが開発されたが、この場合、シリコン酸化膜
（SiO₂）を半導体表面のキヤリアがトンネルする
程度に薄くしなければならないので、このシリコ
ン酸化膜にピンホール等が生じ易く、しかも記憶
機構がトラツプ準位によるために生産性、再現性
が劣ることとなるおそれがあり、為に電子計算機
には実用化されていない。 所でこれ等以外の半導体メモリの分野として、
半導体メモリの高ビツト密度、高速性を活かして
固定記憶内容を読み出す様になされた読み出し専
用メモリ（以下ROMと称す）がある。このROM
の構成方法には２種類あり、その１つはICを作
る際のホトエツチに用いるガラスマスクに固定情
報をもたせる方法である。他の１つはICを作る
際には記憶すべき内容に関係なく一様に製作し、
その後記憶すべき内容に応じて電気的に情報を書
き込む方法である。 後者の方法は更に３つの方法が知られている。
すなわちその第１の方法は配線を電流パルスで溶
断する方法であり、第２の方法はアルミナのトラ
ツプによる記憶特性を用いる方法であり、第３の
方法はチヤネル電流が流れないときのMOSトラ
ンジスタのドレイン及び半導体基板間接合のアバ
ランシエ降服により、半導体基板と同一形のキヤ
リアを酸化膜中に注入し、このキヤリアにより酸
化膜中に埋込まれた多結晶シリコン薄膜層を充電
して情報を書き込む様になされた方法である。 本発明はこれ等３つの方法中の第３の方法を改
良した、更には新しい書込・書換え方法に関連す
るもので、先ず第１図について、従来の方法を更
に詳述する。この場合、第１図Ａに示す如く、基
板１に、その伝導形とは反対の伝導形を有し且不
純物濃度の大なるドレイン領域２及びソース領域
３と、ゲートシリコン酸化膜４と、シリコン酸化
膜４及び５間に埋込まれたシリコン多結晶層６と
でなる電界効果トランジスタ７を形成する。この
電界効果トランジスタ７に於て、ドレイン電圧を
増加して行くと、ドレイン領域２から基板１中に
空乏層８が拡がつて行くが、特にシリコン多結晶
層６の下の部分９には矢示する如く電界が集中し
て空乏層８の他の部分よりも高電界となつて行
き、遂にはなだれ降服の臨界電界に達する。この
ときこの部分９には第１図Ｂに示す如く電子１０
及び正孔１１の電子・正孔対が発生し、基板１が
例えばｎ形の場合は電界により電子１０が矢１２
に示す如く酸化膜４の方向へ加速され、これによ
り高いエネルギーを得て酸化膜４の中へ注入され
る。この様にして注入された電子１０は酸化膜を
通過してシリコン多結晶層６に到達し、これを負
に帯電させる。一方正孔１１は電界によつて矢１
３の如くドレイン領域２に運ばれる。 かくしてシリコン多結晶層６の充電状態を得る
ことにより情報の書き込みをなし得、一方かくし
て一旦書き込まれた情報は、電界効果トランジス
タ７に紫外線又はＸ線を照射することにより、原
理的には消すことができる。しかし一般にかかる
半導体メモリは、これを実際の装置に使用する際
には、パツケージ内に収納された形で装置の筐体
内に固定配線されるので、かくして装置内に組込
まれたパツケージを情報の書換え毎にその都度取
り出してＸ線の照射を行うことは、実際上極めて
困難であり、更にはメモリ中の任意のビツトのみ
を選択的に書き直しを行うことは実際上不可能に
近い。 依つて本発明は上述の点を考慮し、例えパツケ
ージが装置内に組込まれた場合にもそのままの状
態で、情報を書き込むことは勿論、情報の書き直
しをもなし得る様にした不揮発性メモリの書込・
書換え方法更には従来にない新しい書込・書換え
方法及びこれを実現する記憶装置を提供するもの
である。 本発明の基本的な特徴は、半導体基板内に高電
界領域を形成し、こゝで互に異なる符号を有する
２種のキヤリアの何れか一方を書き込むべき情報
に応じて選択し高エネルギー状態に加速して半導
体基板の表面から絶縁膜内に該絶縁膜と上記半導
体基板とで構成されるエネルギー障害を超えて
夫々注入することにより、夫々異なる充電状態を
得る様にし、かくして記憶内容を消去又は書き直
し得る様にしたものである。 又本発明に於ては、半導体基板内のキヤリアを
絶縁膜内に注入する第１の新しい方法として、電
界効果トランジスタのチヤネルのピンチオフ（高
電界速度飽和）領域にてホツトキヤリアを得てこ
れを注入する方法を採る。 更に本発明に於ては、キヤリアを絶縁膜内に注
入する第２の方法として、半導体基板内に２種の
接合を形成し、これ等接合に順次なだれ降服を生
起せしめることにより得られたキヤリアを注入す
る方法を採る。 かかる本発明に依る書込・書換え方法の特徴
は、以下図面と共に詳述する所より明らかとなる
であろう。 先ず第２図の本発明の実施例により第１の記憶
方法の一例について述べるに、この場合の記憶用
電界効果トランジスタ２１は、シリコン酸化膜で
なる絶縁膜２７上に第２のゲート電極２３を設け
たことを除いては、第１図の電界効果トランジス
タ７と同様の構成を有する。 尚第２図に於て、２２はゲート絶縁膜、２４は
半導体基板、２５はドレイン領域、２６はソース
領域、２７は前記ゲート絶縁膜２２に連続する絶
縁膜、２８は前記ゲート絶縁膜２２及び絶縁膜２
７間に埋込まれた第１のゲート電極、２９は空乏
層を夫々示す。 所で電界効果トランジスタ２１のゲート絶縁膜
２２に基板２４中のキヤリアを注入するために
は、キヤリアに対して基板２４及び絶縁膜２２間
の障壁を越えるに足りるだけのエネルギーを与え
る必要がある。この為第２図の場合は、ゲート電
極２８の１の充電状態を得べく、電界効果トラン
ジスタ２１をピンチオフの状態とし、これにより
キヤリアをチヤネルのドレイン側近傍位置でホツ
トキヤリアとなし、これを絶縁膜２２内に注入す
る。一方ゲート電極２８の他の充電状態を得べ
く、ドレイン電圧を増大させ、ゲート電極２８下
の基板２４の表面のドレイン領域２５に接する部
分でなだれ降服を生じさせ、これにより第１図の
場合と同様に基板２４の空乏層２９内に生じたキ
ヤリアを絶縁膜２２内に注入する。この場合前者
により注入されるキヤリアの電荷の符号は後者の
それとは逆符号であり、従つて上述の１の充電状
態にあるゲート電極２８を、これとは逆符号の他
の充電状態に転換せしめることができる。依つて
トランジスタ２１に一旦書き込まれた情報（即ち
ゲート電極２８が１の充電状態にある）を消し
て、逆の情報を書き込む（即ちゲート電極２８が
他の充電状態にある）ことができ、勿論その逆も
なし得る。 以上が第２図についての本発明方法の概要であ
るが、次にこれを実現する構成と共に更に詳細に
述べる。第２図に於て先ずゲート電極２３には埋
込まれたゲート電極２８との間に矢示の如き電界
を生ずる電位が与えられ、この電界に基づく電位
が電極２８に与えられる。一方基板２４にはチヤ
ネル３０が誘起され、このチヤネル３０のドレイ
ン領域２５側近傍にピンチオフ領域３１を形成す
る。従つて電極２８及び基板２４間には矢示の如
き電界が生じている。この状態に於ては、チヤネ
ル３０のソース領域２６側端に於けるキヤリア密
度ｎ_pと、ピンチオフ領域３１でのキヤリア密度
ｎ_pとの間には、チヤネル３０中では電流連続の
関係が略々成立つと考えられるから、 ｎ_pｖ_p＝ｎ_pｖ_p＝Ｉ／ｑ、ｎ_p≫ｎ_p （ここで、ｖ_pはソース領域２６側端でのキヤリア
速度、ｖ_pはピンチオフ領域３１でのキヤリア速
度、Ｉはチヤネルの電流）の関係があり、従つて
ｖ_p≫ｖ_pとなることは明らかである。このこと
は、ピンチオフ領域３１では、チヤネル３０のキ
ヤリアが結晶中のキヤリアのうち最高のエネルギ
ーを持つていることを意味している。本明細書で
はピンチオフ領域とはチヤネルのキヤリア速度が
速度飽和に近くなりいわゆるホツトになつたチヤ
ネル領域という広義の意味を持せる。 従つて領域３１の電位が、絶縁膜２２に埋設さ
れている電極２８の電位に較べて、ドレイン電圧
の絶対値が大きくてもｐチヤネルの場合高く、又
はｎチヤネルの場合低いのでピンチオフ領域３１
でエネルギーを得たキヤリアは、ピンチオフ領域
及びピンチオフ領域３１よりソース側ではチヤネ
ル３０又はピンチオフ領域３１と電極２８との間
の電界により引込まれて絶縁膜２２中に注入さ
れ、加速されて電極２８に到達することになり、
結局第１のゲート電極２８はチヤネル領域３０の
キヤリアと同符号の極性に充電される。 この結果トランジスタの第２のゲートからみた
ゲート閾値電圧はよりエンハンスメント方向に変
化するので、第２のゲート電極の電圧を上記の書
込み前のゲート閾値電圧と、書込み後のゲート閾
値電圧との間の値に設定すれば、アレイ構成中の
１つの番地のトランジスタの情報を複雑なユニツ
トセル構成なしに読出すことができる。 次にこの充電状態に於て、第２のゲート電極２
３の電位を取り除き例えば基板２４と同電位と
し、ドレイン領域２５に基板２４との間の降服電
圧以上の電圧を与える。かくすれば、ドレイン領
域２５及び基板２４間になだれ降服が生じ、これ
により電極２８及び降服点間の電界に基づき、先
にチヤネル３０から注入されたキヤリアの電荷の
符号とは逆符号の電荷のキヤリアが電極２８の方
向に加速されて絶縁膜２２中に注入され、結局電
極２８が先の充電状態とは逆極性に充電されるこ
とになる。 第２図については上述した第１の方法に依れ
ば、情報の書き込み又は一旦書き込まれた情報の
書き直しを単に記憶素子としての記憶用電界効果
トランジスタのバイアス条件を変更するだけで所
望に応じて確実になし得、しかも一旦書き込まれ
た情報は素子に対するバイアスを与えて置かなく
とも、そのまま保持せしめることができる。従つ
てこの第１の方法による記憶用トランジスタを有
する多数のメモリユニツトセルを実際の装置に組
込んだ場合にも、所望とするビツトを選択して個
別に情報の書き込み又は書き直しを極めて容易に
なし得る。 又この第１の方法を実現する第２図の構成に依
れば、電極２３を有するので、ピンチオフ領域３
１からのキヤリアの注入に際して、電極２８に対
して注入されたキヤリアを加速せしめる様な電位
を与えることができ、これによりキヤリアの注入
速度及び効率の高い従つて第１のゲート電極２８
を十分に充電でき、従つて記憶素子として性能の
よい記憶用電界効果トランジスタを得ることがで
きる。 更にホツトキヤリアの数はチヤネル電流に比例
するので、チヤネル電流値が大きい程高速に第１
のゲート電極を充電することができる。チヤネル
電流は基板から雪崩降服によつても供給される
が、ソース・ドレイン間に大きな電流を流し得る
ような第２のゲート電極２３のバイアス条件であ
るので、スース・ドレイン間に電流を流すことに
よつても充電が速められるのである。 第３図は第２図の構成の変形例で、この場合、
絶縁膜２２及び２７内に埋設された電極３３は、
チヤネル領域の一部を残した他の範囲にのみ重な
る様になされた所謂オフセツト構成となされてい
る。この構成に依れば、第２図の効果を有すると
共に、キヤリア領域の残る部分と、これに対向す
るゲート電極２３の部分との間に直接電界３４が
形成されることになるので、この電界によりピン
チオフ領域３１からのキヤリアの注入効率を更に
促進し得る。又この場合チヤネル領域の残る部分
に、電界３４によるチヤネル３５を誘起する様に
し得るので、電界３４を変更制御することによ
り、第２図の構成よりも更に確実に、電界効果ト
ランジスタ２１のオン、オフ動作をも制作し得
る。 又第４図は第２図の構成の他の変形例で、この
場合、電極３３にその厚味を横切つて透孔３６を
設けたもので、かくすれば、電極２３及び基板２
４の透孔３６に臨んで対向する部分間に直接電界
３７が形成されるので、この電界３７により基板
２４の透孔３６に対向する領域にチヤネル３８が
誘起されると共に、その両端位置に夫々一対のピ
ンチオフ領域３９及び３９′を形成する様にし得
る。従つて領域３９及び３９′のホツトキヤリア
は電界３７により直接加速されることになるの
で、キヤリアの注入速度及び効率を更に促進せし
め得る。 更に第５図は第３図の構成の変形例で、この場
合電極３４は、第３図に示すと同様のオフセツト
構造と、第４図に示すと同様の透孔３６とを共に
具えた構成を有し、かくすれば第３図及び第４図
について夫々上述したと同様の効果を合せ有す
る。 尚第２図乃至第５図については特に述べなかつ
たが、これ等の構成に於けるピンチオフ領域の電
位を、埋設された第２のゲート電極に到達させる
に適した電位とするために、特にピンチオフ領域
となる部分及びその近傍の基板の不純物濃度を、
他の部分より大きくしておくことも有効である。 次に上述の第１の記憶方法による記憶用トラン
ジスタを任意番地書き込み読出しメモリ（ランダ
ム・アクセス・メモリ）に適用した実施例を、第
６図乃至第１１図に示す等価回路と共に述べる。 第６図に於て、４１は任意番地書込み読出しメ
モリの多数のメモリセル中のユニツトセルを示
し、ユニツトセル４１は「１」書込・記憶用トラ
ンジスタQ₁と、「０」書込用トランジスタQ₂と、
番地選択用トランジスタQ₃と、「０」書込み番地
選択用トランジスタQ₄とを有し、少なくともト
ランジスタQ₁及びQ₂は同一半導体基板上に形成
されているものとする。 トランジスタQ₁は第１図の電界効果トランジ
スタ７でなり、第１図のソース領域３、ドレイン
領域２及び多結晶層６に順次対応せるソースｓ、
ドレインｄ及びゲートｇを有する。又トランジス
タQ₂は第２図の本発明による電界効果トランジ
スタ２１でなり、第２図のソース領域２６、ドレ
イン領域２５、第１のゲート電極２８及び第２の
ゲート電極２３に順次対応せるソースｓ、ドレイ
ンｄ、第１のゲートg₁及び第２のゲートg₂を有す
る。 トランジスタQ₁のドレインｄはトランジスタ
Q₃のソース（又はドレイン）に接続され、トラ
ンジスタQ₃のドレイン（又はソース）が番地選
択線Ｘに、トランジスタQ₁のソースｓが共通接
地線Ｇに夫々接続されている。又トランジスタ
Q₂のソースｓはトランジスタQ₃のソース（又は
ドレイン）に接続され、トランジスタQ₂のドレ
インｄが、ドレイン（又はソース）を番地選択線
Ｘに、ゲートが「０」書込み番地選択線Ｅに夫々
接続されたトランジスタQ₄のソース（又はドレ
イン）に接続され、一方第１のゲートg₁が絶縁膜
内でトランジスタQ₁のゲートｇに、第２のゲー
トg₂が「０」書込み番地選択線Ｅに接続されてい
る。又トランジスタQ₃のゲートが「１」書込み
及び情報読出し番地選択線Ｗに接続されている。 かかる構成に於て、トランジスタQ₁に「１」
情報を書込む場合、線ＸにトランジスタQ₁のド
レイン。基板間降服電圧HHよりも絶対値の大き
い電圧Ｖ_Xを与え、一方線Ｗに電圧HHよりも絶
対値が大きい電圧Ｖ_Wを与える。この様なバイア
ス条件が与えられると、電圧Ｖ_Wによりトランジ
スタQ₃が導通し、これを通じて電圧Ｖ_Xがトラン
ジスタQ₁のドレインｄに与えられる。従つて第
１図にて上述した様にトランジスタQ₁のドレイ
ンｄ及び基板間になだれ降服が生ずることによ
り、そのゲートｇ及びこれに接続されたトランジ
スタQ₂の第１ゲートg₁に電荷が充電される。こ
の場合、トランジスタQ₁のゲート従つてトラン
ジスタQ₂のゲートg₁には、基板がｎ形のとき負
電荷が、ｐ形のとき正電荷が、夫々充電される。
従つてトランジスタQ₂及びQ₁は、それ等のゲー
トが夫々その充電状態を保持することにより、爾
後導通状態となされる。かくてトランジスタ
Q₁，Q₂に「１」情報が書き込まれる。 次にトランジスタQ₂によつて「０」情報を書
込む場合、線Ｘに電圧HHよりは低いがトランジ
スタQ₂のピンチオフより十分高い電圧Ｈを与
え、一方線Ｅに電圧HH程度の高い電圧を与え
る。かくすれば、トランジスタQ₄は十分に導通
され、これを通じて線Ｘの電圧Ｖ_Xがトランジス
タQ₂のドレインｄにQ₄をとおして与えられるこ
とにより、第２図について上述した様に、トラン
ジスタQ₂がピンチオフ状態となり、そのチヤネ
ルを流れるキヤリアが第１のゲートg₁従つてトラ
ンジスタQ₁のゲートに充電される。このときの
キヤリアの電荷は上述の「１」情報を書込む場合
にトランジスタQ₂及びQ₁のゲートに充電された
電荷の符号とは逆符号であり、従つてトランジス
タQ₁（従つてQ₂）は爾後非導通状態となされる。
かくしてトランジスタQ₁，Q₂に「０」情報が書
込まれる。 この様にトランジスタQ₁に記憶された「１」
又は「０」情報を読出す場合、線Ｗに電圧Ｈを与
える。かくすれば、トランジスタQ₃が導通する
が、この導通時、トランジスタQ₁に「１」が書
込まれているときは、トランジスタQ₁が導通状
態にあるので、線Ｘ−トランジスタQ₃−Q₁−線
Ｇを通じて電流が流れ、一方「０」が書込まれて
いるときは、トランジスタQ₁が非導通であるの
で、これを通じて電流が流れない。従つて線Ｘ及
びＧ間に接続された外部回路（図示せず）によ
り、このときの電流の有無を検出することによ
り、記憶内容が読出される。 以上の書込み又は読出し態様に於けるユニツト
セル４１のバイアス条件を第１表に要約する。

【表】 第７図はユニツトセル４１の他の実施例で、こ
の場合第６図に於てトランジスタQ₂のソースｓ
とトランジスタQ₃のソース（又はドレイン）へ
の接続をはずして、線Ｇに接続したと同様の構成
を有する。従つて対応部分には同一符号を附して
示すも、第６図の場合は、「０」書込み時、トラ
ンジスタQ₂の第１ゲートg₁への充電に基づき、
トランジスタQ₁が非導通になるまでこれを通じ
てトランジスタQ₂のソースｓに電流を流す様に
なされているが、これに対して第７図の場合は、
ゲートg₁に対する充電を線Ｇを通じて十分に行い
得る様にしたものである。 第８図および第９図は、夫々第６図及び第７図
のトランジスタQ₂及びQ₄を、単一のトランジス
タQ₅に置き換えたもので、この場合トランジス
タQ₅は、第３図又は第５図にて上述した所謂オ
フセツト構造の電界効果トランジスタ２１でな
る。この場合トランジスタQ₅のドレインｄが直
接線Ｘに接続されていることを除いては、夫々第
６図及び第７図の構成と同様の構成となされてい
る。 これ等の構成に於て、トランジスタQ₅は第２
図について上述した様に、第２ゲートg₂の電圧が
０のとき、チヤネル３５（第３図）が誘起されな
いことにより遮断状態となり、一方ゲートg₂の電
圧が電圧HHに近いときはチヤネル３５により導
通状態となる。従つてトランジスタQ₅は、トラ
ンジスタQ₂及びQ₄（第６図又は第７図）の機能
の双方を果し得、依つてトランジスタが１個減つ
た分ユニツトセル全体としての構成を簡易化し得
る。尚これ等の場合のバイアス条件は、第１表に
示したものを適用すれば良い。 上述した第６図乃至第９図の構成に於て、トラ
ンジスタQ₂及びQ₅のチヤネル長をトランジスタ
Q₁のチヤネル長より長くし、「０」書込み時の電
流を予め小さい値に制限するようにすれば、ユニ
ツトセル４１全体としての消費電力を微小化し得
る。 第１０図はユニツトセル４１の更に他の実施例
を示す。この場合ユニツトセル４１は、番地選択
及び電流制限用トランジスタQ₇と、書込み及び
記憶用トランジスタQ₆とを有する。トランジス
タQ₇は通常の絶縁ゲート電界効果トランジスタ
でなり、トランジスタQ₆は、第３図及び第５図
について上述したオフセツト構造の電界効果トラ
ンジスタ２１でなる。 トランジスタQ₆のソースｓはドレイン（又は
ソース）を共通番地選択線Ｗに接続されたトラン
ジスタQ₇のソース（又はドレイン）に接続さ
れ、ドレインｄが共通番地選択線Ｅに接続されて
いる。一方トランジスタQ₆の第２ゲートg₂は共
通番地選択線EYに、トランジスタQ₇のゲートが
共通番地選択接続線Ｙに夫々接続されている。 かかる構成に於て、トランジスタQ₆に「１」
情報を書込む場合、「０」情報を書込む場合及び
読出す場合の夫々について、第２表の如きバイア
ス条件を与える。

【表】 かくすれば「１」書込み時にはトランジスタ
Q₆のソースｓ及び基板間のなだれ降服が生じ、
その結果注入されたキヤリアにてゲートg₁を充電
することにより「１」書込みがなされ、又「０」
書込みは線EYに大なる値の電圧が与えられてト
ランジスタQ₆がピンチオフとなされ、その結果
注入されたキヤリアにてゲートg₁を充電すること
によりなされ、更に読出しは、トランジスタQ₇
を導通させ、その結果トランジスタQ₆に電流が
流れるか否かに応じて、流れれば「１」情報を、
流れなければ「０」情報を夫々読出すものであ
る。 第１０図の構成に依れば、トランジスタの数が
単に２個だけで済むので、ユニツトセル４１の簡
易化を更に促進し得る。 第１１図はユニツトセル４１の更に他の実施例
で、この場合、トランジスタQ₃と並列にこれと
同じチヤネル形のトランジスタQ₉を接続し、ト
ランジスタQ₉のゲートをＷ線に、トランジスタ
Q₆のゲートg₂とQ₃のゲートとをＹ線に夫々接続
し、又線EYを省略したことを除いては第１０図
の構成と同様の構成を有する。 かかる構成に於て、トランジスタQ₆に情報を
書込み、又はこれを読出す場合のバイアス条件を
第３表に示す関係とする。

【表】 ここで、トランジスタQ₆は、そのソースｓに
線Ｗの電圧Ｖ_Wが与えられた「１」書込み時に於
て、Ｙ線の電圧Ｖ_Y従つて第２ゲートg₂の電圧が
０の場合に比し、Ｈ〜HHの場合のソース接合の
なだれ降服電圧が、Ｈ〜HHの数分の１に相当す
る様な程度だけ大きくなる様になされている。そ
して線Ｙには共通線Ｗに接続されている全てのユ
ニツト中「１」書込みをすべきユニツトを除く他
のユニツトの線ＹにはＨ又はHHの電圧Ｖ_Yが与
えられ、指定された番地の線Ｙのみに０又は逆符
号の電圧Ｖ_Yがあたえられる様になされている。 従つて「１」書込み時トランジスタQ₉が導通
してこれを通じて線Ｗの電圧Ｖ_Wがトランジスタ
Q₆のソースｓに与えられた且線Ｙの電圧Ｖ_Yが第
２ゲートg₂に与えられてトランジスタQ₆に
「１」が書込まれる。又「０」書込みは線Ｙの電
圧Ｖ_YによりトランジスタQ₆及びQ₈を導通状態に
して更に線Ｅの電圧Ｖ_EをＨ状態にしてトランジ
スタQ₆のピンチオフ状態を得、更に読出しはト
ランジスタQ₈を導通させ、その結果トランジス
タQ₉に電流が流れるか否かに応じて、流れれば
「１」を、流れなければ「０」を読出すものであ
る。 以上第１の記憶方法に依り埋込ゲート電極に２
種のキヤリアを必要に応じて到達させるにつき、
ドレイン及び半導体基板間又はソース及び基板間
接合のなだれ降服によるキヤリアの注入と、半導
体表面のチヤネルのピンチオフ領域からのキヤリ
アの注入との何れかを、書込むべき情報に応じて
生じさせることによつて不揮発性メモリの書込・
書換えをなし得ることが明らかとなつた。又第２
図〜第１１図についてこの記憶方法を具現化する
為の記憶用トランジスタ及びユニツトセルを説明
したが、次に本発明に依る第２の記憶方法につい
て詳述しよう。 第２の書込・書換え方法は絶縁物中に埋込まれ
た物質に順次２種の電荷を充電するにつき、埋込
まれた物質下に不純物濃度関係又は材料関係の異
なる２種の接合を設け、これ等接合のなだれ降服
によつて絶縁物中に互に異なる２種のキヤリアを
夫々注入せしめる様にするものである。 かかる方法を実現する記憶用電界効果トランジ
スタの一例を第１２図に符号４５にて示す。トラ
ンジスタ４５は半導体基板２４とは逆符号の伝導
形ソース領域２６及びドレイン領域２５を有し、
基板２４上のゲート絶縁膜２２及びこれと連続す
る絶縁膜２７間に第１のゲート電極２８が埋込ま
れていることは、第１図の構成と同様である。所
でこの場合は、ソース領域２６内にこのソース領
域２６とは伝導形が異なり且濃度の濃い不純物を
有する領域４６を形成するものである。これに対
しソース領域２６の不純物濃度はゲート電極２８
の厚さよりも厚い空乏層４７が領域２６との間に
拡がる様に低い値に選ぶ。 上述の構成に於て、ドレイン領域２５及び基板
２４間の接合に於けるゲート電極２８下の基板表
面近傍の領域に於てなだれ降服を生起すれば、第
１図について上述したと同様にして、その領域か
ら絶縁膜２２中に基板２４のキヤリアが注入さ
れ、これにより電極２８が１の充電状態に充電さ
れる。 この充電状態ではゲート電極２８の領域２６の
表面は反転チヤネルが誘起され難い方向に変化し
ており、後述するように第１のゲート電極上に絶
縁膜を介して第２のゲート電極を設けた場合のこ
の第２のゲート電極からみた、領域４６、基板２
４の表面をソース、ドレインとする電界効果トラ
ンジスタの閾値電圧はよりエンハンスメント方向
に変化している。 一方同様にして、ソース領域２６及びその中に
形成された領域４６間の接合に於ける電極２８下
の領域４８に於てなだれ降服を生起すれば、この
領域４８から絶縁膜２２中に、ソース領域２６の
キヤリア（その電荷は基板２４から注入されたキ
ヤリアの符号とは逆符号）が注入され、これによ
り電極２８が他の充電状態に充電されることにな
る。 この充電状態ではゲート電極２８下の基板表面
は反転チヤネルが誘起され難い方向に変化してお
り、後述のように第１のゲート電極の上に絶縁膜
を介して第２のゲート電極を設けた場合、この第
２ゲートからみたゲート閾値電圧はよりエンハン
スメント側に変化しているので、一度も書込みを
行わないときの閾値電圧をエンハンスメントに設
計しておき、この閾値電圧と領域４８でのなだれ
降服後のゲート閾値電圧との間に第２のゲート電
極の電圧を設定しておけば、アレイ構成中の１つ
の番地のトランジスタを複雑なユニツトセル構成
なしに読出すことができる。 この様に互に異なる充電状態が得られることに
より、この電界効果トランジスタ４５に依つても
情報の書込みをなし得、しかも電極２８の１の充
電状態は他の充電状態（又はその逆）に再充電す
ることにより、必要に応じて任意に記憶内容を書
き直すことができる。 依つてこの第２の方法に依つても上述の第１の
方法と同様の効果を得ることができる。 尚第１２図の構成に於て、領域４６を半導体基
板２４、領域２６とは異なる物質にて形成したヘ
テロ接合、シヨツトキ接合等により接合を得る様
にしても、上述の場合と同様の効果を得ることが
できることは明らかであろう。 更に、２種のpn接合としてトランジスタのエ
ミツタ接合とコレクタ接合を用いる場合の実施例
を第１３図に示す。図において埋込電極２８はゲ
ート絶縁膜２２を介してエミツタ領域１０６とベ
ース領域１０５との間の接合（エミツタ接合と呼
ぶ）の半導体表面と接した部分の一部１０９と、
ベース領域１０５の表面の一部とベース領域１０
５とコレクタ領域１０２との間の接合（コレクタ
接合と呼ぶ）の半導体表面と接した部分の一部１
０８とを覆うように配置され、埋込電極２８はゲ
ート絶縁膜２２それと連結した絶縁膜２７の中に
埋込まれている。 エミツタ領域１０６をベース領域１０５に関し
て逆バイアスし、エミツタ接合の表面部分１０９
においてアバランシエ降服を生じせしめることに
より、ベース領域１０５における多数キヤリア
（npnトランジスタにおいては正孔、pnpトランジ
スタにおいては電子）が絶縁膜２２に注入され、
埋込み電極２８を充電する。ベース領域１０５を
コレクタ領域１０２に関して逆バイアスして、コ
レクタ接合の表面部分１０８においてアバランシ
エ降服を生じせしめることにより、コレクタ領域
１０２における多数キヤリアが絶縁膜２２に注入
され、埋込電極２８を上述とは逆の符号の方向に
充電する。これらの２つの充電状態をそれぞれ情
報の「１」又は「０」とに対応させて、蓄積すべ
き又は書込むべき情報に応じて、アバランシエ降
服を生じせしめる接合を選ぶ。 情報の検出方法は、一定のベース電流を流した
ときのコレクタ電流の大、小で「１」「０」を判
定する。これはバイポーラ・トランジスタの電流
増幅率がベース領域の表面状態に著しく依存する
ことを用いている。すなわち、埋込電極２８の充
電状態に、その下のベース領域表面の状態が依存
することを用いている。埋込み電極がより正に充
電されているときは、他の充電状態にくらべて
npnトランジスタでは電流増幅率が小さく、した
がつてコレクタ電流の値も他の充電状態にくらべ
て小さい。pnpトランジスタの場合はこの逆とな
る。 第１３図に示す実施例では、すくなくとも埋込
電極２８下のエミツタ領域１０６、ベース領域１
０５、コレクタ領域１０２はこの順序で不純物濃
度が小さくなるように作られる必要がある。空乏
層がエミツタ接合ではよりベース領域の方へ、コ
レクタ接合ではよりコレクタの方へ夫々広がり、
そこからキヤリアが注入される必要があるからで
ある。しかし埋込ゲート電極２８下以外の部分で
はコレクタコンタクト１０７、コレクタ埋込層１
０１のようにベース領域１０５より不純物濃度が
濃くてもよいし、ベース領域の下側へ層１０１の
如き不純物濃度の濃い領域が設けられている場合
は領域１０６をコレクタとし、領域１０１及び１
０２をエミツタとして使うことができる。この場
合は不純物濃度関係が第１のゲート電極２８下の
表面では逆になる。なお、１０４はベースコンタ
クトのためおよびチヤネル（領域１０５上に生ず
る可能性のある）遮断のための領域であり、１０
３は分離層、１００は基板である。 領域１０５の表面にチヤネルが生じるときは領
域１０５をチヤネル形成領域、領域１０６，１０
２の一方をソース、他方をドレインとした記憶用
電界効果トランジスタとして動作する。又第１２
図においても同様に領域２６の表面に後述の如く
チヤネルが生ずることがあるので、このときは領
域２６をチヤネル形成領域とし、領域４６、基板
２４の一方をソース、他方をドレインとした電界
効果トランジスタとして動作する。 尚第１３図は分離されたトランジスタ構造を示
しているが、分離層１０３とコレククタ埋込層１
０１がなく、例えば第１２図において領域４６を
エミツタ、領域２６をベース、基板２４をコレク
タとするように基板からコレクタ領域１０２が構
成された場合でも記憶素子としての機能は充分果
すことが可能である。 次に第１２図について上述した記憶方法による
記憶用トランジスタを任意番地書込み読出しメモ
リに適用した実施例を、第１４図乃至第１８図と
共に述べよう。 第１４図に於て、５０はメモリ中の多数のメモ
リユニツトセルの１つを示し、ユニツトセル５０
は、番地選択用トランジスタQ₁₁と、記憶用トラ
ンジスタQ₁₀と、電流制限用トランジスタQ₁₂と
を有する。 トランジスタQ₁₀は第１４図に対応せしめて第
１５図に示す如く、ドレイン領域２５、ソース領
域２６及び第１のゲート電極２８に順次対応する
ドレインｄ、ソースｓ、及びゲートg₁を有する。
この場合トランジスタQ₁₂はトランジスタQ₁₀の
ソース領域２６（第１５図）内にその伝導形とは
異なる伝導形の領域５１を形成し、この領域５１
をドレインｄ、領域４６をソース、ゲート絶縁膜
５２上のゲート電極５３をゲートとした電界効果
トランジスタでなる。尚上述にて明らかな様に第
１５図の構成はソース領域２６内にトランジスタ
Q₁₂を構成したことを除いては、第１２図と同様
の構成を有するものである。 トランジスタQ₁₀のドレインｄは、ドレイン
（又はソース）を共通書込み線Ｗに、ゲートを共
通番地選択線Ｙに夫々接続されたトランジスタ
Q₁₁のソース（又はドレイン）に接続され、又ソ
ースｓが共通接地線Ｇに接続されている。又はソ
ースとしてトランジスタQ₁₀のソースｓ内に形成
接続されたトランジスタQ₁₂のドレインｄと、そ
のゲートｇとが共通消去線Ｅに接続されている。 第１４図の構成に於て、ユニツトセル５０に対
して第４表に示す如きバイアス条件を与えるもの
である。

【表】 尚第４表に於て、H⁺⁺は領域４６（第１５図）
の接合の半導体表面における降服電圧よりも高い
電圧を示し、H^--は絶対値がトランジスタQ₁₀の
ドレイン接合の降服電圧よりも大きな負の電圧を
示し、H^-は絶対値がトランジスタQ₁₀のドレイン
接合の降服電圧よりも小さい負の電圧を示す。 又第４表に於ては、トランジスタQ₁₀及びQ₁₁
がｐチヤネル、Q₁₂がｎチヤネルの場合を示した
が、これ等チヤネルの符号が逆の場合は、電圧Ｖ
_W，Ｖ_E及びＶ_Yの符号を逆にすれば良い。 かくすれば、「１」書込み時トランジスタQ₁₁
が導通し、これを通じて、線Ｗの電圧Ｖ_Wがトラ
ンジスタQ₁₀のドレインｄに与えられることによ
り、そのドレイン接合になだれ降服が生じてトラ
ンジスタQ₁₀が「１」の充電状態となる。かくし
てトランジスタQ₁₀に「１」情報が書込まれる。
一方「０」書込み時トランジスタQ₁₂が導通状態
となり、これを通じてソース領域２６（第１５
図）内の領域４６に線Ｅの電圧Ｖ_Eが与えられる
ことにより領域２６及び４６間の接合になだれ降
服が生じ、トランジスタQ₁₀が「０」の充電状態
となる。これ等の充電状態は互に他の充電状態に
転換されるまでそのまま保持される。又読出し時
トランジスタQ₁₁が導通されるもこの場合はＷ線
に印加される電圧が小さいのでトランジスタQ₁₀
のドレイン接合にはなだれ降服が生ぜず、その結
果トランジスタQ₁₀を通じて電流が流れれば、
「１」を読出し、流れなければ「０」を読出し得
る。 この様に、第２の書込・書換え方法に依るメモ
リユニツトセルによつても、第１の方法について
上述したと同様の効果を得ることができる。 尚第１４図に於てはトランジスタQ₁₂のゲート
を線Ｅに接続したが、これに代え、ゲートを別途
設けられた他の番地選択線に接続する様にしても
良いことが明らかであろう。 第１６図は第１５図の変形例で、この場合第１
５図のソース領域２６の周囲に基板２４又はソー
ス領域よりも表面不純物濃度の濃い拡散層５４を
設けたものである。かくすれば第１５図の構成と
同様の作用効果を得ることができると共に、更に
寄生チヤネルが形成されるおそれを有効に回避し
得る。 尚この場合拡散層５４からコンタクトをとる様
にしても良い。 第１２図について上述した本発明方法によるユ
ニツトセル５０の他の実施例を第１７図について
述べる。 この場合ユニツトセル５０は記憶用トランジス
タQ₁₃と、番地選択及び電流制限用トランジスタ
Q₁₁及びQ₁₄とを有する。実際上このユニツトセ
ル５０の多数を第１８図に示す如く共通の半導体
基板６０上に集積して集積回路を構成することが
できる。 トランジスタQ₁₃は、ソース領域２６内の領域
４６がその延長部６１を介して基板６０に電気的
に接続されていることを除いては第１２図の電界
効果トランジスタ４５と同様の構成を有する。ト
ランジスタQ₁₁はそのソース領域をトランジスタ
Q₁₂のドレイン領域２５と共通となされ、ドレイ
ン領域６２と、ゲート絶縁膜６３と、ゲート電極
６４とでなる。又トランジスタQ₁₄はトランジス
タQ₁₃のソース領域２６の一縁部に形成されたド
レイン領域６５と、ソース領域６６と、ゲート電
極６７と、ゲート絶縁膜６８とでなる。 トランジスタQ₁₃のドレインｄはトランジスタ
Q₁₁を介して共通「１」書込み線Ｗに、ソースｓ
はトランジスタQ₁₄を介して共通接地・書込線Ｅ
に夫々接続され、又トランジスタQ₁₁及びQ₁₄の
ゲートは夫々共通番地選択線Ｙ及びEYに接続さ
れている。 上述の構成のユニツトセル５０に於て、これに
対して第５表に示すバイアス条件を与えるもので
ある。

【表】 かくすれば、「１」書込み時はトランジスタ
Q₁₁を介してトランジスタQ₁₃に「１」を書込
み、又「０」書込み時はトランジスタQ₁₄を介し
て「０」を書込み、更に読出し時はトランジスタ
Q₁₁及びQ₁₄を共に導通状態として、トランジス
タQ₁₃に電流が流れれば「１」情報を、流れなけ
れば「０」情報を夫夫読出すことができる。この
場合トランジスタQ₁₁及びQ₁₄はトランジスタQ₁₃
のドレイン接合及び領域４６の接合に流れる電流
を制限する。 上述の如く第１２図〜第１８図の構成に依れば
第１２図について上述した第２の方法を十分に具
現化し得るメモリユニツトセルを得ることができ
る。 尚第１２図乃至第１８図の構成に於て、トラン
ジスタ４５及びQ₁₂の絶縁膜２７上に、例えば第
２図に於ける第２ゲート電極２３と同様の第２ゲ
ート電極を設けても良く、この場合は上述の効果
に加えて更にこのゲート電極による電界によつ
て、なだれ降服にて生じたキヤリアを加速し、こ
れにより書込み速度を向上せしめる様にすること
ができる。 第１２図乃至第１９図の構成において図示の如
く領域２６は領域２５よりも第１ゲート電極に対
向する部分の面積が広く設計されており、領域４
６及び２６間の接合の雪崩降服によつて情報の書
換を行うとき、第１ゲートの電位が領域２６の電
位に追従して書込を効率良く行えるようになつて
いる。 尚上述に於ては特に述べなかつたが、本発明に
よる記憶装置に於ては、第１ゲート電極２８を有
する記憶用電界効果トランジスタが形成されたと
同一の半導体基板に、その他のトランジスタを形
成してメモリユニツトセルを構成せしめる様な場
合、例えば第１８図に示した様な場合は埋込まれ
た第１ゲート電極２８を有するトランジスタQ₁₃
のゲート絶縁膜２２の厚さより、その他の埋込ま
れたゲート電極を有しない番地選択用のトランジ
スタQ₁₁及びQ₁₄のゲート絶縁膜６３及び６８の
厚さを厚くするものである。かくすれば他のトラ
ンジスタQ₁₁及びQ₁₄のドレイン接合の降服電圧
を第１ゲートを有するトランジスタQ₁₃の降服電
圧よりも高くすることができることにより、動作
の安定なメモリユニツトセルを得ることができ
る。 本発明方法に依る第１９図に示す電界効果トラ
ンジスタ７０を用いて実験した結果、第２０図に
示す関係が得られた。この場合、半導体基板２４
は不純物濃度５×10¹³個／cm³のｎ形でシリコンで
なり、ソース領域２６の領域４６との接合附近の
表面不純物濃度を略々10¹⁶個／cm³、ゲート絶縁膜
（SiO₂）２２の厚さl₁を約1000Å、絶縁膜（SiO₂）
２７の厚さl₂を約1000Å、チヤネル長Ｌを約10μ
とし、埋込みゲート電極（Si）の電圧が基板２４
に対して、「１」書込みの場合の0Vから−4V相当
へ、「０」書込みの場合−4Vから0V相当へ夫々変
化するに要する時間を測定し、その結果を第２の
ゲート２３（Ａ^l）及びソース領域２６（Ｐ）の
端子電圧Ｖ_GSに対する時間ｔとして表わしたもの
である。 尚第２０図に於て、符号１は、ドレイン端子Ｄ
及びソース端子Ｓを接地し、基板端子Ｂに正バイ
アスを与え、ソース領域２６及び領域４６間接合
の逆方向電流を100μＡとした場合に得られた曲
線を、符号は基板端子Ｂを接地し、ドレイン端
子Ｄに負バイアスを与え、ソース端子Ｓに少し負
バイアスを与え、基板２４及びドレイン領域２５
間接合の逆方向電流を10μＡとした場合に得られ
た曲線を、夫々示す。 この測定結果から、第１に「１」又は「０」情
報の何れをも書込み、書き直しをすることがで
き、しかもこれ等の記憶は不揮発性であること、
第２に第２ゲート電極２３を設けることによつて
書込み時間を格段的に高速化し得ること、第３に
書込み時間は降服を起している接合のアバランシ
エ電流に反比例して小さくなることが実証され
た。 上述の如く本発明に依れば、半導体メモリが本
来有している読出しの高速性と、従来磁気メモリ
によつてしか実用化されていなかつた記憶の不揮
発性とを兼ね備えた半導体メモリを得ることがで
き、かかるメモリを製作するにつき、従来のシリ
コンゲート技術又はモリブデンゲート技術を用
い、他に何等特殊な技術を要することなく、容易
に高密度に製作することができるものである。 以上の説明では記憶内容が「１」と「０」のデ
イジタル情報であつたが不揮発生アナログ情報の
記憶に用いることもできることは明らかであろ
う。 また、特許請求の範囲第１項は第１２図、第１
３図、第１６図、第１８、第１９図が対応し、第
１の半導体領域とは２４，１０２、第２の半導体
領域とは２６，１０５、第３の半導体領域とは４
６，１０６、第１のゲートとは２８をそれぞれい
う。また、特許請求の範囲第２項、第４項は、上
記した各実施例の全般的な流れ、および第２図〜
第５図、第１９図に対応しており、さらに、特許
請求の範囲第３項は、同様に第１２図、第１５
図、第１６図、第１８図、第１９図に対応し、第
１の半導体領域とは２４、第２の半導体領域とは
２６、第３の半導体領域とは４６、第４の半導体
領域とは２５、第１のゲートとは２８、第２のゲ
ートとは２３をそれぞれいうものである。また、
特許請求の範囲第５項は、第１８図、第１９図に
対応し、特許請求の範囲第６項は明細書第17頁の
記載に対応しており、さらに、特許請求の範囲第
７項は、第１２図、第１３図、第１５図、第１６
図、第１８図、第１９図の主要部に対応してお
り、特許請求の範囲第８項は第７項と対応する前
述の各図と第２図〜第５図に対応している。

【図面の簡単な説明】

第１図は従来の情報書込み方法の説明に供する
電界効果トランジスタを示す断面図、第２図は本
発明の一実施例を示すとともに本発明による不揮
発性メモリの記憶方法の一例の説明に供する記憶
用電界効果トランジスタを示す断面図、第３図乃
至第５図は本発明の種々の実施例による記憶用電
界効果トランジスタの構成を示す断面図、第６図
乃至第１１図は第２図乃至第５図に示す記憶用電
界効果トランジスタを含んで構成したメモリユニ
ツトセルの一例を示す等価回路図、第１２図は本
発明の他の実施例による記憶用電界効果トランジ
スタを示す断面図、第１３図は本発明の他の実施
例による記憶用バイポーラトランジスタの構成を
示す断面図、第１４図は第１２図の記憶用電界効
果トランジスタを含んで構成したメモリユニツト
セルの一例を示す等価回路図、第１５図及び第１
６図は第１４図のメモリユニツトセルを同一半導
体基板上に形成した場合の構成を示す断面図、第
１７図は第１４図のメモリユニツトセルの他の例
を示す等価回路図、第１８図Ａ及びＢは夫々第１
７図のメモリユニツトセルを集積回路に構成した
場合の平面図及びそのＢ−Ｂ線上の断面図、第１
９図及び第２０図は本発明方法の一例による実験
結果を示す図である。 図中、２１，４５，７０…記憶用電界効果トラ
ンジスタ、２２…ゲート絶縁膜、２３…第２のゲ
ート電極、２４…半導体基板、２５…ドレイン領
域、２６…ソース領域、２７…絶縁膜、２８…第
１のゲート電極、２９，４７…空乏層、３０，３
５，３８…チヤネル、３１，３９，３９′…ピン
チオフ領域、３６…透孔、４１，５０…メモリユ
ニツトセル、Q₁〜Q₁₄…トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 第１の半導体領域と、上記第１の半導体領域
   中にその表面を一致させて第１の接合をなす如く
   設けられた第２の半導体領域と、上記第２の半導
   体領域中にその表面を一致させて第２の接合をな
   す如く設けられた第３の領域と、上記第１の領域
   の第１の接合近傍表面と第２の領域表面と第３の
   領域の第２の接合近傍表面とにさしわたすように
   設けられた絶縁膜と、上記絶縁膜中に設けられた
   第１のゲート電極とからなることを特徴とする記
   憶用電界効果トランジスタ。 ２ 特許請求の範囲第１項記載の記憶用電界効果
   トランジスタにおいて、絶縁膜を介して上記第１
   のゲート電極上に第２のゲート電極を設けたこと
   を特徴とする記憶用電界効果トランジスタ。 ３ 第１の半導体領域と、上記第１の半導体領域
   の表面中に第１の接合をなす如く設けられた第２
   の半導体領域と、上記第２の半導体領域の表面中
   に第２の接合をなす如く設けられた第３の領域
   と、上記第１の領域の第１の接合近傍表面と第２
   の領域表面と第３の領域の第２の接合近傍表面と
   にさしわたすように設けられた絶縁膜と、上記絶
   縁膜中に設けられた第１のゲート電極と、上記第
   １のゲート電極を上記第１の半導体領域表面上に
   延在せしめ、該表面中に上記第２の半導体領域と
   離間して上記第１のゲート電極下に第３の接合を
   なすが如く第４の領域を設けたことを特徴とする
   記憶用電界効果トランジスタ。 ４ 特許請求の範囲第３項記載の記憶用電界効果
   トランジスタにおいて、絶縁膜を介して上記第１
   のゲート電極上に第２のゲート電極を設けたこと
   を特徴とする記憶用電界効果トランジスタ。 ５ 特許請求範囲第３項記載の記憶用電界効果ト
   ランジスタにおいて、上記第３の領域は上記第１
   の半導体領域と接続された状態で形成されたこと
   を特徴とする記憶用電界効果トランジスタ。 ６ 特許請求範囲第３項記載の記憶用電界効果ト
   ランジスタにおいて、上記第２の半導体領域と上
   記第１の半導体領域との接合表面近傍に該接合近
   傍の不純物濃度より不純物濃度の大きな第５の領
   域を設けたことを特徴とする記憶用電界効果トラ
   ンジスタ。 ７ 半導体基板に形成されたドレイン領域及びソ
   ース領域と、上記半導体基板の表面に附着された
   ゲート絶縁膜及びこれと連続せる絶縁膜と、該ゲ
   ート絶縁膜及びこれと連続せる絶縁膜間に埋込ま
   れた第１のゲート電極とを少なくとも有し、上記
   第１のゲート電極下に於ける上記半導体基板に、
   当該半導体基板と上記ドレイン又はソース領域間
   の第１の接合とは異なる不純物濃度関係又は材料
   構成を有する第２の接合を設けたことを特徴とす
   る記憶用電界効果トランジスタ。 ８ 半導体基板に形成されたドレイン領域及びソ
   ース領域と、上記半導体基板の表面に附着された
   ゲート絶縁膜及びこれと連続せる絶縁膜と、該ゲ
   ート絶縁膜及びこれと連続せる絶縁膜間に埋込ま
   れた第１のゲート電極とを少なくとも有し、上記
   第１のゲート上に絶縁膜を介して第２のゲート電
   極を設け、上記第１のゲート電極下に於ける上記
   半導体基板に、当該半導体基板と上記ドレイン又
   はソース領域間の第１の接合とは異なる不純物濃
   度関係又は材料構成を有する第２の接合を設けた
   ことを特徴とする記憶用電界効果トランジスタ。