JPS5833713B2 - 不揮発性メモリユニツトセル - Google Patents

Description

【発明の詳細な説明】 半導体メモリは、蓄えられた情報が電気信号として容易
長高速度で取り出せること、集積回路（以下ＩＣと称す
）技術の発達により犬規膜集積（以下ＬＳＩと称す）さ
れるようになり、ビット密度、信頼性が向上したこと等
の理由により、最近電子計算機の高速用メモリ装置とし
て用いられている。

しかしながら半導体メモリは、磁性メモリと異なり、バ
イアス電源の供給が断たれると、記憶内容が消えてしま
う（以下揮発性と称す）という欠点を有していた。

この欠点のない半導体メモリを得べく、従来、例えばカ
ルコゲナイドガラス等の半導体ガラスの記憶作用につい
ての研究がなされているが、未だ実用段階には至ってい
ない。

又揮発性のない半導体メモリとして、シリコン半導体Ｉ
Ｃの分野に於て、金属（Ｍ）・シリコン窒化膜（Ｎ）・
シリコン酸化膜（０）・シリコン（Ｓ）の構成を有する
ＭＮＯ８電界効果トランジスタが開発されたが、この場
合、シリコン酸化膜（Ｓ １０２）を半導体表面のキャ
リアがトンネルする程度に薄くしなければならないので
、このシリコン酸化膜にピンホール等が生じ易く、しか
も記憶機構がトラップ準位によるために生産性、再現性
が劣ることとなるおそれがあり、為に電子計算機には実
用化されていない。

所でこれ等以外の半導体メモリの分野として、半導体メ
モリの高ビット密度、高速性を活かして固定記憶内容を
読み出す様になされた読出し専用メモリ（以下ＲＯＭと
称す）がある。

このＲＯＭの構成方法には２種類あり、その１つはＩＣ
を作る際のホトエッチに用いるガラスマスクに固定情報
をもたせる方法である。

他の１つはＩＣを作る際には記憶すべき内容に関係なく
一様に製作し、その後記憶すべき内容に応じて電気的に
情報を書き込む方法である。

後者の方法は更に３つの方法が知られている。

すなわち、その第１の方法は配線を電流パルスで溶断す
る方法であり、第２の方法はアルミナのトラップによる
記憶特性を用いる方法であり、第３の方法はチャネル電
流が流れないときのＭＯＳトランジスタのドレイン及び
半導体基板間接合のアバランシェ時報により、半導体基
板と同一形のキャリアを酸化膜中に注入し、このキャリ
アにより酸化膜中に埋込まれた多結晶シリコン薄膜層を
充電して情報を書き込む様になされた方法である。

本発明はこれ等３つの方法中の第３の方法に関連するも
ので、先ず第１図について、従来の方法を更に詳述する
。

この場合、第１図Ａに示す如く。基板１に、その伝導形
とは反対の伝導形を有し且不純物濃度の大なるドレイン
領域２及びソース領域３と、ゲートシリコン酸化膜４と
、シリコン酸化膜４及び５間に埋込まれたシリコン多結
晶層６とでなる電界効果トランジスタ７を形成する。

この電界効果トランジスタ７に於て、ドレイン電圧を増
加して行くと、ドレイン領域２から基板１中に空乏層８
が拡がって行くが、特にシリコン多結晶層６の下の部分
９には矢示する如く電界が集中して空乏層８の他の部分
よりも高電界となって行き、遂にはなだれ降服の臨界電
界に達する。

このときこの部分９には第１図Ｂに示す如く電子１０及
び正孔１１の電子・正孔対が発生し、基板１が例えばｎ
形の場合は電界により電子１０が矢１２に示す如く酸化
膜４の方向へ加速され、これにより高いエネルギーを得
て酸化膜４の中へ注入される。

この様にして注入された電子１０は酸化膜４を通過して
シリコン多結晶層６に到達し、これを負に帯電させる。

一方正孔１１は電界によって矢１３の如くドレイン領域
２に運ばれる。

かくしてシリコン多結晶層６の充電状態を得ることによ
り情報の書込みをなし得、一方かくして一旦書き込まれ
た情報は、電界効果トランジスタ７に紫外線又はＸ線を
照射することにより、原理的には消すことができる。

しかし一般にかかる半導体メモリは、これを実際の装置
に使用する際には、パッケージ内に収納された形で装置
の筐体内に固定配線されるので、かくして装置内に組込
まれたパッケージを情報の書換え毎にその都度取り出し
てＸ線の照射を行うことは、実際上極めて困難であり、
更にはメモリ中の任意のビットのみを選択的に書き直し
を行うことは実際上不可能に近い。

しかも書き込みにおいて番地選択を安定に行うことので
きるユニットセル構成も明らかでなかった。

依って本発明は上述の点を考慮し、情報を安定、確実に
書き込むことができる不揮発性メモリユニットセルの提
供を目的とする。

勿論、本発明の構成は、パッケージが装置内に組み込ま
れた場合にもそのままの状態で情報の書き直しをもなし
得る様にした不揮発性メモリユニットセルにも適用可能
である。

本発明では以下の構成をとる。

すなわち、第１の半導体領域に形成されたドレイン領域
およびソース領域と、前記半導体領域の表面に耐着され
たゲート絶縁膜およびこれと連続した絶縁膜と、前記ゲ
ート絶縁膜およびこれと連続した絶縁膜間に埋込まれた
第１のゲート電極とを少なくとも有する記憶用不揮発性
電界効果トランジスタと、前記記憶用電界効果トランジ
スタのソースまたはドレイン領域に接続されたドレイン
またはソース領域を有する番地選択用絶縁ゲート電界効
果トランジスタとからなり、前記番地選択用電界効果ト
ランジスタのゲート絶縁膜を前記記憶用電界効果トラン
ジスタのゲート絶縁膜より厚く構成して番地選択用電界
効果トランジスタの破壊又は特性変化をなくすことによ
り、安定、確実な書き込みを可能とした不揮発性メモリ
ユニットセルである。

本発明に用いられる記憶用不揮発性電界効果トランジス
タの第１のゲート電極へのキャリア注入方法については
、以下の方法が新規に考えられる。

たとえば、半導体基板内に得られた互に異なる符号を有
する２種のキャリアの何れか一方を、書込むべき情報に
応じて選択して、半導体基板の表面から絶縁膜内に夫々
注入することにより、夫々異なる充電状態を得る様にし
、かくして記憶内容を消去又は書直し得る様にしたもの
である。

又本発明に於ては、半導体基板内のキャリアを絶縁膜内
に注入する第１の方法として、電界効果トランジスタの
チャネルのピンチオフ（高電界速度飽和）領域にてホッ
トキャリアを得てこれを注入する方法を採る。

更に本発明に於ては、キャリアを絶縁膜内に注入する第
２の方法として、半導体基板内に２種の接合を形成し、
これ等接合に順次なだれ降服を生起せしめることにより
得られたキャリアを注入する方法を採ることもできる。

かかる本発明に依るメモリユニットセル及び関連する不
揮発性電界効果トランジスタの特徴は、以下図面と共に
詳述する所より明らかとなるであろう。

先ず第２図について本発明に用いる記憶用不揮発性電界
効果トランジスタの記憶方法の一例について述べるに、
この場合の記憶用電界効果トランジスタ２１は、シリコ
ン酸化膜でなる絶縁膜２７上に第２のゲート電極２３を
設けたことを除いては、第１図の電界効果トランジスタ
７と同様の構成を有する。

尚第２図に於て、２２はゲート絶縁膜、２４は半導体基
板、２５はドレイン領域、２６はソース領域、２７は前
記ゲート絶縁膜２２に連続する絶縁膜、２８は前記ゲー
ト絶縁膜２２及び絶縁膜２７間に埋込まれた第１のゲー
ト電極、２９は空乏層を夫々示す。

所で、電界効果トランジスタ２１のゲート絶縁膜２２に
基板２４中のキャリアを注入するためには、キャリアに
対して基板２４及び絶縁膜２２間の障壁を越えるに足り
るだけのエネルギーを与える必要がある。

この為第２図の場合は、ゲート電極２８の１の充電状態
を得べく、電界効果トランジスタ２１をピンチオフの状
態とし、これによりキャリアをチャネルのドレイン側近
傍位置でホットキャリアとなしこれを絶縁膜２２内に注
入する。

一方ゲート電極２８の他の充電状態を得べく、ドレイン
電圧を増大させ、ゲート電極２８下の基板２４の表面の
ドレイン領域２５に接する部分でなだれ降服を生じさせ
、これにより第１図の場合と同様に基板２４の空乏層２
９内に生じたキャリアを絶縁膜２２内に注入する。

この場合前者により注入されるキャリアの電荷の符号は
後者のそれとは逆符号であり、従って上述の１の充電状
態にあるゲート電極２８を、これとは逆符号の他の充電
状態に転換せしめることができる。

依って電界効果トランジスタ２１に一旦書込まれた情報
（即ちゲート電極２８が１の充電状態にある）を消して
、逆の情報を書込む（即ちゲート電極２８が他の充電状
態にある）ことができ、勿論その逆もなし得る。

以上が第２図についての不揮発性電界効果トランジスタ
の動作及びキャリア注入方法の既要であるが、次にこれ
を実現する構成と共に更に詳細に述べる。

第２図に於て先ずゲート電極２３には埋込まれたゲート
電極２８との間に矢示の如き電界を生ずる電位が与えら
れ、この電界に基づく電位が電極２８に与えられる。

一方基板２４にはチャネル３０が誘起され、このチャネ
ル３０のドレイン領域２５側近傍にピンチオフ領域３１
を形成する。

従って電極２８及び基板２４間には矢示の如き電界が生
じている。

この状態に於ては、チャネル３０のソース領域２６側端
に於けるキャリア密度ｎｏと、ピンチオフ領域３１での
キャリア密度ｎｐとの間には、チャネル３０中では電流
連続の関係が略々成立つと考えられるから、 ここで、ｖｏはソース領域２６側端でのキャリア速度、
Ｖｐはピンチオフ領域３１でのキャリア速度、■はチャ
ネルの電流 の関係があり、従って ｖｐ＞ Ｖ。

となることは明らかである。

このことは、ピンチオフ領域３１では、チャネル３０の
キャリアが結晶中のキャリアのうち最高のエネルギーを
持っていることを意味している。

本明細書ではピンチオフ領域とはチャネルのキャリア速
度が速度飽和に近くなりいわゆるホットになったチャネ
ル領域という広義の意味を持たせる。

従って領域３１の電位が、絶縁膜２２に埋設されている
電極２８の電位に較べて、ドレイン電圧の絶対値が大き
くてもＰチャネルの場合高く、又はｎチャネルの場合低
いのでピンチオフ領域３１でエネルギーを得たキャリア
は、ピンチオフ領域３１及びピンチオフ領域３１よりソ
ース側ではチャネル３０又はピンチオフ領域３１と電極
２８との間の電界により引込まれて絶縁膜２２中に注入
され、加速されて電極２８に到達することになり、結局
第１のゲート電極２８はチャネル３０のキャリアと同符
号の極性に充電される。

次にこの充電状態に於て、第２のゲート電極２３の電位
を取り除きたとえば基板２４と同電位とし、ドレイン領
域２５に基板２４との間の降服電圧以上の電圧を与える
。

かくすれば、ドレイン領域２５及び基板２４間になだれ
降服が生じ、これにより電極２８及び降服点間の電界に
基づき、先にチャネル３０から注入されたキャリアの電
荷の符号とは逆符号の電荷のキャリアが、電極２８の方
向に加速されて絶縁膜２２中に注入され、結局電極２８
が先の充電状態とは逆極性に充電されることになる。

第２図について上述した第１の方法に依れば、情報の書
込み又は一旦書込まれた情報の書き直しを単に記憶素子
としての記憶用電界効果トランジスタのバイアス条件を
変更するだけで所望に応じて確実になし得、しかも一旦
書き込まれた情報は素子に対するバイアスを与えて置か
なくとも、そのまま保持せしめることができる。

従ってこの第１の方法による記憶用トランジスタを有す
る多数のメモリユニットセルを実際の装置に組込んだ場
合にも、所望とするビットを選択して個別に情報の書込
み又は書直しを極めて容易になし得る。

又この第１の方法を実現する第２図の構成に依れば、電
極２３を有するので、ピンチオフ領域３１からのキャリ
アの注入に際して、電極２８に対して注入されたキャリ
アを加速せしめる様な電位を与えることができ、これに
よりキャリアの注入速度及び効率の高い従って第１のゲ
ート電極２８を十分に充電でき、従って記憶素子として
性能のよい記憶用電界効果トランジスタを得ることがで
きる。

第３図は第２図の構成の変形例で、この場合、絶縁膜２
２及び２７内に埋設された電極３３は、チャネル領域の
一部を残した他の範囲にのみ重なる様になされた所謂オ
フセット構成となされている。

この構成に依れば、第２図の効果を有すると共に、チャ
ネル領域の残る部分と、これに対向するゲート電極２３
の部分との間に直接電界３４が形成されることになるの
で、この電界によりピンチオフ領域３１からのキャリア
の注入効率を更に促進し得る。

又この場合チャネル領域の残る部分に、電界３４による
チャネル３５を誘起する様にし得るので、電界３４を変
更制御することにより、第２図の構成よりも更に確実に
電界効果トランジスタ２１のオン、オフ動作をも制御し
得る。

又第４図は第２図の構成の他の変形例で、この場合、電
極３３にその厚味を横切って透孔３６を設けたので、か
くすれば、電極２３及び基板２４の透孔３６に臨んで対
向する部分間に直接電界３７が形成されるので、この電
界３７により基板２４の透孔３６に対向する領域にチャ
ネル３８が誘起されると共に、その両端位置に夫々一対
のピンチオフ領域３９及び３９′を形成する様にし得る
。

従って領域３９及び３９′のホットキャリアは電界３７
により直接加速されることになるので、キャリアの注入
速度及び効率を更に促進せしめ得る。

更に第５図は第３図の構成の変形例で、この場合電極３
４は、第３図に示すと同様のオフセット構造と、第４図
に示すと同様の透孔３６とを共に具えた構成を有し、か
くすれば第３図及び第４図について夫々上述したと同様
の効果を合せ有する。

同第２図乃至第５図については特に述べなかったが、こ
れ等の構成に於けるピンチオフ領域の電位を、埋設され
た第２のゲート電極に到達させるに適した電位とするた
めに、特にピンチオフ領域となる部分及びその近傍の基
板の不純物濃度を、他の部分より大きくしておくことも
有効である。

次に上述の第１の記憶方法による記憶用トランジスタを
任意番地書込み読出しメモリ（ランダム・アクセス・メ
モリ）に適用した回路例を、第６図乃至第１１図に示す
等価回路と共に述べる。

第６図に於て、４１は任意番地書込み読出しメモリの多
数のメモリセル中のユニットセルを示し、ユニットセル
４１は「１」書込・記憶用トランジスタＱ１ と、「
Ｏ」書込用トランジスタＱ２ と、番地選択用トランジ
スタＱ３と、「０」書込み番地選択用トランジスタＱ４
とを有し、少くともトランジスタＱ１及びＱ２は同一半
導体基板上に形成されているものとする。

トランジスタＱ１は第１図の電界効果トランジスタ７で
なり、第１図のソース領域３、ドレイン領域２及びシリ
コン多結晶層６に順次対応せるソースＳ、ドレインｄ及
びゲートｇを有する。

又トランジスタＱ２は第２図の本発明による電界効果ト
ランジスタ２１でなり、第２図のソース領域２６、ドレ
イン領域２５、第１のゲート電極２８及び第２のゲート
電極２３に順次対応せるソースＳ、ドレインｄ、第１の
ゲートｇ１及び第２のゲートｇ２を有する。

トランジスタＱ１のドレインｄはトランジスタＱ３のソ
ース（又はドレイン）に接続され、トランジスタＱ３の
ドレイン（又はソース）が番地選択線Ｘに、トランジス
タＱ１のソースＳが共通接地線Ｇに夫々接続されている
。

又トランジスタＱ２のソースＳはトランジスタＱ３のソ
ース（又はドレイン）に接続され、トランジスタＱ２の
ドレインｄが、ドレイン（又はソース）を番地選択線Ｘ
に、ゲートがｒＯＪ書込番地選択線Ｅに夫々接続された
トランジスタＱ４のソース（又はドレイン）に接続され
、一方策１のゲートｇ１が絶縁膜内でトランジスタＱ１
のゲートｇに、第２のゲ１’ｇ２が「０」書込み番地選
択線Ｅに接続されている。

又トランジスタＱ３のゲートが「１」書込及び情報読出
番地選択線Ｗに接続されている。

かかる構成に於て、トランジスタＱ１に「１」情報を書
き込む場合、線ＸにトランジスタＱ１のドレイン・基板
間降服電圧ＨＨよりも絶対値の大きい電圧Ｖｘを与え、
一方線Ｗに電圧ＨＨよりも絶対値が大きい電圧ＶＷを与
える。

この様なバイアス条件が与えられると、電圧■ッにより
トランジスタＱ３が導通し、これを通じて電圧■、がト
ランジスタＱ１のドレインｄに与えられる。

従って第１図にて上述した様にトランジスタＱ１のドレ
インｄ及び基板間になだれ降服が生ずることにより、そ
のゲートｇ及びこれに接続されたトランジスタＱ２の第
１ゲートｇ１に電荷が充電される。

この場合、トランジスタＱ１のゲート従ってトランジス
タＱ２のゲートｇ１には、基板がｎ形のとき負電荷が、
Ｐ形のとき正電荷が、夫々充電される。

従ってトランジスタＱ２及びＱｌは、それ等のゲートが
夫々その充電状態を保持することにより、爾後導通状態
となされる。

かくしてトランジスタＱ１．Ｑ２に「１」情報が書き込
まれる。

次にトランジスタＱ２によって「Ｏ」情報を書き込む場
合、線Ｘに電圧ＨＨよりは低いがトランジスタＱ２のピ
ンチオフより十分高い電圧Ｈを与え、一方線Ｅに電圧Ｈ
Ｈ程度の高い電圧を与える。

かくすれば、トランジスタＱ４は十分に導通され、これ
を通じて線Ｘの電圧ＶｘがトランジスタＱ２のドレイン
ｄにトランジスタＱ４をとおして与えられることにより
、第２図について上述した様に、トランジスタＱ２がピ
ンチオフ状態となり、そのチャネルを流れるキャリアが
第１のゲートｇｉ従ってトランジスタＱ１のゲートに充
電される。

このときのキャリアの電荷は上述の「１」情報を書き込
む場合にトランジスタＱ２及びＱｌのゲートに充電され
た電荷の符号とは逆符号であり、従ってトランジスタＱ
１（従ってＱ２ ）は爾後非導通状態となされる。

かくしてトランジスタＱ１．Ｑ２に「０」情報が書き込
まれる。

この様にトランジスタＱ１に記憶された「１」又は「０
」情報を読み出す場合は、線Ｗに電圧Ｈを与える。

かくすれば、トランジスタＱ３が導通するが、この導通
時、トランジスタＱ１に「１」が書込まれているときは
、トランジスタＱ１が導通状態にあるので、線Ｘ−トラ
ンジスタＱ３−Ｑ１−線Ｇを通じて電流が流れ、一方「
Ｏ」が書き込まれているときは、トランジスタＱ１が非
導通であるので、これを通じて電流が流れない。

従って線Ｘ及びＧ間に接続された外部回路（図示せず）
により、このときの電流の有無を検出することにより、
記憶内容が読み出される。

以上の書込み又は読出し態様に於けるユニットセル４１
のバイアス条件を第１表に要約する。

第７図はユニットセル４１の他の実施例で、この場合第
６図に於てトランジスタＱ２のソースＳのトランジスタ
Ｑ３のソース（又はドレイン）への接続をはずして、線
Ｇに接続したと同様の構成を有する。

従って対応部分には同一符号を附して示すも、第６図の
場合は、「Ｏ」書込時、トランジスタＱ２の第１ゲート
ｇ１ への充電に基づき、トランジスタＱ１が非導通に
なるまでこれを通じてトランジスタＱ２のソースＳに電
流を流す様になされているが、これに対して第７図の場
合は、ゲートｇｘに対する充電を線Ｇを通じて十分に行
い得る様にしたものである。

第８図および第９図は、夫々第６図及び第７図のトラン
ジスタＱ２及び０４を、単一のトランジスタＱ、に置き
換えたもので、この場合トランジスタＱ、は、第３図又
は第５図にて上述した所謂オフセット構造の電界効果ト
ランジスタ２１でなる。

この場合トランジスタＱ５のドレインｄが直接線Ｘに接
続されていることを除いては、夫々第６図及び第７図の
構成と同様の構成となされている。

これ等の構成に於て、トランジスタＱ５は第２図につい
て上述した様に、第２ゲートｇ２の電圧が０のとき、チ
ャネル３５（第３図）が誘起されないことにより遮断状
態となり、一方ゲートｇ２の電圧が電圧ＨＨに近いとき
はチャネル３５により導通状態となる。

従ってトランジスタＱ５は、トランジスタＱ２及びＱ４
（第６図又は第７図）の機能の双方を果し得、依ってト
ランジスタが１個減った分ユニットセル全体としての構
成を簡易化し得る。

尚これ等の場合のバイアス条件は、第１表に示したもの
を適用すれば良い。

上述した第６図乃至第９図の構成に於て、トランジスタ
Ｑ２及びＱ５のチャネル長をトランジスタＱ１のチャネ
ル長より長くし、「０」書込み時の電流を予め小さい値
に制限する様にすれば、ユニットセル４１全体としての
消費電力を微小化し得る。

第１０図はユニットセル４１の更に他の回路例を示す。

この場合ユニットセル４１は、番地選択及び電流制限用
トランジスタＱ７と、書込み及び記憶用トランジスタＱ
６ とを有する。

トランジスタＱ７は通常の絶縁ゲート電界効果トランジ
スタでなり、トランジスタＱ６は、第３図及び第５図に
ついて上述したオフセット構造の電界効果トランジスタ
２１でなる。

トランジスタＱ６のソースＳはドレイン（又はソース）
を共通番地選択線Ｗに接続されたトランジスタＱ７のソ
ース（又はドレイン）に接続され、ドレインｄが共通番
地選択線Ｅに接続されている。

一方トランジスタＱ６の第２ゲートｇ２は共通番地選択
線ＥＹに、トランジスタＱ７のゲートが共通番地選択接
続線Ｙに夫々接続されている。

かかる構成に於て、トランジスタＱ６に「１」情報を書
込む場合、「０」情報を書込む場合及び読出す場合の夫
々について、第２表の如きバイアス条件を与える。

かくすれば「１」書込み時にはトランジスタＱ６のソー
スＳ及び基板間のなだれ降服が生じ、その結果注入され
たキャリアにてゲートｇ１を充電することにより「１」
書込みがなされ、又１０Ｊ書込みは線ＥＹに犬なる値の
電圧が与えられてトランジスタＱ６がピンチオフとなさ
れ、その結果注入されたキャリアにてゲートｇ１を充電
することによりなされ、更に読出しは、トランジスタＱ
７を導通させ、その結果トランジスタＱ６に電流が流れ
るか否かに応じて、流れれば「１」情報を、流れなけれ
ば「Ｏ」情報を夫々読出すものである。

第１０図の構成に依れば、トランジスタの数が単に３個
だけで済むので、ユニットセル４１の簡易化を更に促進
し得る。

第１１図はユニットセル４１の更に他の実施例で、この
場合、トランジスタＱ８と並列にこれと同じチャネル形
のトランジスタＱ９を接続し、トランジスタＱ、のゲー
トをＷ線に、トランジスタＱ８のゲートｇ２とＱ８のゲ
ートとをＹ線に夫々接続し、Ｘ線ＥＹを省略したことを
除いては第１０図の構成と同様の構成を有する。

かかる構成に於て、トランジスタＱ６に情報を書込み、
又はこれを読出す場合のバイアス条件を第３表に示す関
係とする。

ここで、トランジスタＱ６は、そのソースＳに線Ｗの電
圧■ッが与えられた「１」書込み時に於て、Ｙ線の電圧
■７従って第２ゲートｇ２の電圧がＯの場合に比し、Ｈ
−ＨＨの場合のソース接合のなだれ降服電圧が、Ｈ−Ｈ
Ｈの数分の１に相当する様な程度だけ大きくなる様にな
されている。

そして線Ｙには共通線Ｗに接続されている全てのユニッ
ト中「１」書込みをすべきユニットを除く他のユニット
の線ＹにはＨ又はＨＨの電圧■Ｙが与えられ、指定され
た番地の線ＹのみにＯ又は逆符号の電圧■工が与えられ
る様になされている。

従って１１」書込時トランジスタＱ９が導通してこれを
通じて線Ｗの電圧■ッがトランジスタＱ６のソースＳに
与えられ五線Ｙの電圧■工が第２ゲートｇ２に与えられ
てトランジスタＱ６に「１」が書込まれる。

又「０」書込みは線Ｙの電圧■工によりトランジスタＱ
６及びＱ８を導通状態にして更に線Ｅの電圧■ＥをＨ状
態にしてトランジスタＱ６のピンチオフ状態を得、更に
読出しはトランジスタＱ８を導通させ、その結果トラン
ジスタＱ６に電流が流れるか否かに応じて、流れれば「
１」を、流れなければｒＯＪを読出すものである。

以上第１の記憶方法に依り埋込ゲート電極に２種のキャ
リアを必要に応じて到達させるにつき、ドレイン及び半
導体基板間又はソース及び基板間接合のなだれ降服によ
るキャリアの注入と、半導体表面のチャネルのピンチオ
フ領域からのキャリアの注入との何れかを、書込むべき
情報に応じて生じさせることによって不揮発性メモリの
記憶をなし得ることが明かとなった。

又第２図〜第１１図についてこの記憶方法を具現化する
為の記憶用トランジスタ及びユニットセルを説明したが
１次に本発明において使用可能な第２の記憶方法につい
て詳述する。

第２の記憶方法は絶縁物中に埋込まれた物質に順次２種
の電荷を充電するにつき、埋込まれた物質下に不純物濃
度関係又は材料関係の異なる２種の接合を設け、これ等
接合のなだれ降服によって絶縁物中に互に異なる２種の
キャリアを夫々注入せしめる様にするものである。

かかる方法を実現する記憶用電界効果トランジスタの一
例を第１２図に符号４５にて示す。

トランジスタ４５は半導体基板２４とは逆符号の伝導形
のソース領域２６及びドレイン領域２５を有し、基板２
４上のゲート絶縁膜２２及びこれと連続する絶縁膜２７
間に第１のゲート電極２８が埋込まれていることは、第
１図の構成と同様である。

所でこの場合は、ソース領域２６内にこのソース領域２
６とは伝導形が異なり且濃度の濃い不純物を有する領域
４６を形成するものである。

これに対しソース領域２６の不純物濃度はゲート電極２
８の厚さよりも厚い空乏層４７がソース領域２６の間に
拡がる様に低い値に選ぶ。

上述の構成に於て、ドレイン領域２５及び基板２４間の
接合に於けるゲート電極２８下の基板表面近傍の領域に
於てなだれ降服を生起すれば、第１図について上述した
と同様にして、その領域から絶縁膜２２中に基板２４の
キャリアが注入され、これにより電極２８が１の充電状
態に充電される。

一方間様にして、ソース領域２６及びその中に形成され
た領域４６間の接合に於ける電極２８下の領域４８に於
てなだれ降服を生起すれば、この領域４８から絶縁膜２
２中に、ソース領域２６のキャリア（その電荷は基板２
４から注入されたキャリアの符号とは逆符号）が注入さ
れ、これにより電極２８が他の充電状態に充電されるこ
とになる。

この様に互に異なる充電状態が得られることにより、こ
の電界効果トランジスタ４５に依っても情報の書込みを
なし得、しかも電極２８の１の充電状態は他の充電状態
（又はその逆）に再充電するごとにより、必要に応じて
任意に記憶内容を書き直すことができる。

依ってこの第２の方法に依っても上述の第１の方法と同
様の効果を得ることができる。

尚第１２図の構成に於て、領域４６を半導体基板２４、
ソース領域２６とは異なる物質にて形成したヘテロ接合
、ショットキ接合等により接合を得る様にしても、上述
の場合と同様の効果を得ることができることは明らかで
あろう。

更に、２種のＰｎ接合としてトランジスタのエミッタ接
合とコレクタ接合を用いる場合の実施例を第１３図に示
す。

図において埋込電極２８はゲート絶縁膜２２を介してエ
ミッタ領域１０６とベース領域１０５との間の接合（エ
ミッタ接合と呼ぶ）の半導体表面と接した部分の一部１
０９と、ベース領域１０５の表面の一部とベース領域１
０５とコレクタ領域１０２との間の接合（コレクタ接合
と呼ぶ）の半導体表面と接した部分の一部１０８とを覆
うように配置され、埋込電極２８はゲート絶縁膜２２と
それと連結した絶縁膜２７の中に埋め込まれている。

エミッタ領域１０６をベース領域１０５に関して逆バイ
アスし、エミッタ接合の表面部分１０９においてアバラ
ンシェ降服を生じせしめることにより、ベース領域１０
５における多数キャリア（ｎｐｎトランジスタにおいて
は正孔、ｐｎｐ ｔ’ランジスタにおいては電子）が絶
縁膜２２に注入され、埋込電極２８を充電する。

ベース領域１０５をコレクタ領域１０２に関して逆バイ
アスして、コレクタ接合の表面部分１０８においてアバ
ランシェ降服を生じせしめることにより、コレクタ領域
１０２における多数キャリアが絶縁膜２２に注入され、
埋込電極２８を上述とは逆の符号の方向に充電する。

これらの２つの充電状態をそれぞれ情報の「１」又は「
Ｏ」とに対応させて、蓄積すべき又は書き込むべき情報
に応じて、アバランシェ降服を生じせしめる接合を選ぶ
。

情報の検出方法は、一定のベース電流を流したときのコ
レクタ電流の大、小で「１」「」Ｏを判定する。

これはバイポーラ・トランジスタの電流増幅率がベース
領域の表面状態に蓄しく依存することを用いている。

すなわち、埋込電極２８の充電状態に、その下のベース
領域表面の状態が依存することを用いている。

埋込電極がより正に充電されているときは、他の充電状
態にくらべてｎｐｎトランジスタでは電流増幅率が小さ
く、したがってコレクタ電流の値も他の充電状態にくら
べて小さい。

ｐｎｐ トランジスタの場合はこの逆となる。第１３
図に示すバイポーラトランジスタ構造例では、すくなく
とも埋込電極２８下のエミッタ領域１０６、ベース領域
１０５、コレクタ領域１０２はこの順序で不純物濃度が
小さくなるように作られる必要がある。

空乏層がエミッタ接合ではよりベース領域の方へ、コレ
クタ接合ではよりコレクタの方へ夫々広がり、そこから
キャリアが注入される必要があるからである。

しかし埋込ゲート電極２８下以外の部分ではコレクタコ
ンタクト１０７コレクタ埋込層１０１のようにベース領
域１０５より不純物濃度が濃くてもよい。

なお、１０４はベースコンタクトのためおよびチャネル
（領域１０５上に生ずる可能性のある）遮断のための領
域であり、１０３は分離層、１００は基板である。

尚第１３図は分離されたトランジスタ構造を示している
が、分離層１０３とコレクタ埋込層１０１がなく基板か
らのコレクタ領域１０２が構成された場合でも記憶素子
としての機能は充分果すことが可能である。

次に第１２図について上述した記憶方法による記憶用ト
ランジスタを任意番地書込み読出しメモリに適用した例
を、第１４図乃至第１６図と共に述べる。

第１４図に於て、５０はメモリ中の多数のメモリユニッ
トセルの一つを示シ、ユニットセル５０は、番地選択用
トランジスタＱｌｌと、記憶用トランジスタＱＩＯと、
電流制限用トランジスタＱ１□とを有する。

トランジスタＱＩＯは第１４図に対応せしめて第１５図
に示す如く、ドレイン領域２５、ソース領域２６及び第
１のゲート電極２８に順次対応するドレインｄ１ソース
Ｓ及びゲートｇ１ を有する。

この場合トランジスタＱ１２はトランジスタＱ１ｏのソ
ース領域２６（第１５図）内にその伝導形とは異なる伝
導形の領域５１を形成し、この領域５１をドレインｄ、
領域４６をソース、ゲート絶縁膜５２上のゲート電極５
３をゲートとした電界効果トランジスタでなる。

尚上述にて明らかな様に第１５図の構成はソース領域２
６内にトランジスタＱ１□を構成したことを除いては、
第１２図と同様の構成を有するものである。

トランジスタＱＩＯのドレインｄは、ドレイン（又はソ
ース）を共通書込線Ｗに、ゲートを共通番地選択線Ｙに
夫々接続されたトランジスタＱ１１のソース（又はドレ
イン）に接続され、又ソースＳが共通接地線Ｇに接続さ
れている。

又ソースをしてトランジスタＱ１ｏのソースＳ内に形成
接続されたトランジスタＱ１２のドレインｄと、そのゲ
ートｇとが共通消去線Ｅに接続されている。

第１４図の構成に於て、ユニットセル５０に対して第４
表に示す如きバイアス条件を与えるものである。

尚第４表に於て、Ｈ＋＋は領域４６傑１５図）の接合の
半導体表面における降服電圧よりも高い電圧を示し、Ｈ
−−は絶対値がトランジスタＱＩＯのドレイン接合の降
服電圧よりも大きな負の電圧を示し、Ｈ−は絶対値がト
ランジスタＱ１ｏのドレイン接合の降服電圧よりも小さ
い負の電圧を示す。

又第４表に於ては、トランジスタＱ、Ｏ及びＱｌｌがｐ
チャネル、Ｑ１□がｎチャネルの場合を示したが、これ
等チャネルの符号が逆の場合は、電圧■ッ、■Ｅ及びｖ
Ｙの符号を逆にすれば良い。

かくすれば、「１」書込時トランジスタＱ１□が導通し
、これを通じて、線Ｗの電圧ＶＷがトランジスタＱ１ｏ
のドレインｄに与えられることにより、そのドレイン接
合になだれ降服が生じてトランジスタＱ１ｏが「１」の
充電状態となる。

かくしてトランジスタＱＩＯに「１」情報が書込まれる
。

一方ｒＯＪ書込時トランジスタＱ１□が導通状態となり
、これを通じてソース領域２６（第１５図）内の領域４
６に線Ｅの電圧■Ｅが与えられることによりソース領域
２６及び４６間の接合になだれ降服が生じ、トランジス
タＱＩＯが「Ｏ」の充電状態となる。

これ等の充電状態は互に他の充電状態に転換されるまで
そのまま保持される。

又読出し時トランジスタＱｌｌが導通されるもこの場合
はＷ線に印加される電圧が小さいのでトランジスタＱ１
ｏのドレイン接合にはなだれ降服が生ぜず、その結果ト
ランジスタＱｌｏを通じて電流が流れれば、「１」を読
出し、流れなければ、「０」を読出し得る。

この様に、第２の記憶方法に依るメモＩＪ ユニ’、：
／トセルによっても、第１の方法について上述したと同
様の効果を得ることができる。

尚第１４図に於てはトランジスタＱ１□のゲートを線Ｅ
に接続したが、これに代え、ゲートを別途設けられた他
の番地選択線に接続する様にしても良いことは明らかで
あろう。

第１６図は第１５図の変形例で、この場合第１５図のソ
ース領域２６の周囲にドレイン領域２５と同じ不純物濃
度の拡散層５４を設けたものである。

かくすれば、第１５図の構成と同様の作用効果を得るこ
とができると共に、更に寄性チャネルが形成されるおそ
れを有効に回避し得る。

尚この場合拡散層５４からコンタクトをとる様にしても
良い。

これまでは本発明のユニットセルで用いることのできる
記憶の方法、及び不揮発性電界効果トランジスタ、不揮
発生バイポーラトランジスタメモリ、各種ユニットセル
の例を述べてきた。

さて、本発明では第１ゲート電極を有する記憶用電界効
果トランジスタが形成されたのと同一の半導体基板に、
その他のトランジスタを形成してメモリユニットセルを
構成せしめる様な場合、埋め込まれた第１ゲート電極を
有するトランジスタのゲート絶縁膜の厚さより、その他
の埋め込まれたゲート電極を有しない番地選択用のトラ
ンジスタのゲート絶縁膜の厚さを厚くするのである。

かくすれば番地選択用のトランジスタのドレイン接合降
服電圧を第１ゲートを有するトランジスタの降服電圧よ
り大きくすることができるため、情報の書き込みに際し
て記憶用トランジスタのドレイン又はソース接合等をな
だれ降服させた場合も番地選択用のトランジスタはなだ
れ降服を起さず、安定に、しかも充分情報の書き込みを
行うことができる。

第１２図に示した不揮発性トランジスタを用いた本発明
のユニットセル５０の実施例の回路図を第１７図に、断
面図を第１８図に示す。

この場合ユニットセル５０は記憶用トランジスタＱ１３
と、番地選択及び電流制限用トランジスタＱ１、及びＱ
１４とを有する。

実際上このユニットセル５０の多数を第１８図に示す如
く共通の半導体基板６０上に集積して集積回路を構成す
ることができる。

トランジスタＱ１３は、ソース領域２６内の領域４６が
その延長部６１を介して基板６０に電気的に接続されて
いることを除いては第１２図の電界効果トランジスタ４
５と同様の構成を有する。

トランジスタＱｌｌはそのソース領域をトランジスタＱ
１３のドレイン領域２５と共通となされ、ドレイン領域
６２と、ゲート絶縁膜６３と、ゲート電極６４とでなる
。

又トランジスタＱ１４はトランジスタＱ１３のソース領
域２６の一縁部に形成されたドレイン領域６５と、ソー
ス領域６６と、ゲート電極６７と、ゲート絶縁膜６８と
でなる。

トランジスタＱ１３のドレインｄはトランジスタＱｌｌ
を介して共通「１」書込線Ｗに、ソースＳはトランジス
タＱ１４を介して共通接地・書込線Ｅに夫々接続され、
又トランジスタＱｌｌ及びＱ１４のゲートは夫々共通番
地選択線Ｙ及びＥＹに接続されている。

上述の構成のユニットセル５０に於て、これに対し、第
５図に示すバイアス条件を与えるものである。

かくすれば、「１］書込時はトランジスタＱｌｌを介し
てトランジスタＱ１３に「１」を書込み、又「０」書込
時はトランジスタＱ１４を介して「Ｏ」を書込み、更に
読出し時はトランジスタＱｌｌ及びＱ１４を共に導通状
態として、トランジスタＱ１３に電流が流れれば「１」
情報を、流れなければ「０」情報を夫々読出すことがで
きる。

この場合トランジスタＱｌｌ及びＱ１４はトランジスタ
Ｑ１３のドレイン接合及び領域４６の接合に流れる電流
を制限する。

尚第１２図及び第１８図の構成に於て、トランジスタ４
５及びＱ１３の絶縁膜２７上に、例えば第２図に於ける
第２のゲート電極２３と同様の第２ゲート電極を設けて
も良く、この場合は上述の効果に加えて更にこのゲート
電極による電界によって、なだれ降服にて生じたキャリ
アを加速し、これにより書込み速度を向上せしめる様に
することができる。

上記実施例においては本発明は以下に述べるように具体
的に説明される。

すなわち、第１ゲート電極２８を有する記憶用電界効果
トランジスタか形成されたと同一の半導体基板に、その
他のトランジスタを形成してメモリユニットセルを構成
せしめる様な場合、例えば第１８図に示した様な場合は
埋め込まれた第１ゲート電極２８を有するトランジスタ
Ｑ１３のゲート絶縁膜２２の厚さより、その他の埋め込
まれたゲート電極を有しない番地選択用のトランジスタ
Ｑｌｌ及びＱ１４のゲート絶縁膜６３及び６８の厚さを
厚くするものである。

かくすれば他のトランジスタＱ１１及びＱ１４のドレイ
ン接合降服電圧を第１ゲートを有するトランジスタＱ１
３の降服電圧よりも高くすることができることにより、
動作の安定なメモリユニットセルを得ることができる。

尚第１９図に示す電界効果トランジスタ７０を用いて実
験した結果、第２０図に示す関係が得られた。

この場合、半導体基板２４は不純物濃度５×１０１３個
／−のｎ形シリコンでなり、ソース領域２６の領域４６
との接合附近の表面不純物濃度を略々１０１６個／誕、
ゲート絶縁膜（Ｓｉｎ２）２２の厚さ１１を約１０００
人、絶縁膜（Ｓ １０２）２７の厚さ１２を１０００人
、チャネル長りを約１０μとし、埋込みゲート電極（Ｓ
ｉ）の電圧が基板２４に対して、「１」書込みの場合Ｏ
■から一４Ｖ相当へ、「０」書込みの場合−４■からＯ
■相当へ夫々変化するに要する時間を測定し、その結果
を第２のゲート電極２３ （ＡＩ ）及びソース領域２
６（Ｐ）の端子電圧■Ｇ、に対する時間ｔとして表わし
たものである。

尚第２０図に於て、符号■は、ドレイン端子り及びソー
ス端子Ｓを接地し、基板端子Ｂに正バイアスを与え、ソ
ース領域２６及び領域４６間接合の逆方向電流を１００
μＡとした場合に得られた曲線を、符号■は基板端子Ｂ
を接地し、ドレイン端子りに負バイアスを与え、ソース
端子Ｓに少し負バイアスを与え、基板２４及びドレイン
領域２５間接合の逆方向電流を１０μＡとした場合に得
られた曲線を、夫々示す。

この測定結果から、第１に「１」又はｒＯＪ情報の何れ
をも書込み、書き直しをすることができ、しかもこれ等
の記憶は不揮発性であること、第２に第２ゲート電極２
３を設けることによって書込み時間を格段的に高速化し
得ること、第３に書込み時間は降服を起している接合の
アバランシェ電流に反比例して小さくなることが実証さ
れた。

上述の如く本発明に依れば、第１の半導体領域に形成さ
れたドレイン領域およびソース領域と、前記半導体領域
の表面に耐着されたゲート絶縁膜およびこれと連続した
絶縁膜と、前記ゲート絶縁膜およびこれと連続した絶縁
膜間に埋込まれた第１のゲート電極とを少なくとも有す
る記憶用不揮発性電界効果トランジスタと、前記記憶用
電界効果トランジスタのソースまたはドレイン領域に接
続されたドレインまたはソース領域を有する番地選択用
絶縁ゲート電界効果トランジスタとからなり、前記番地
選択用電界効果トランジスタのゲート絶縁膜を前記記憶
用電界効果トランジスタのゲート絶縁膜より厚く構成し
て不揮発性メモリユニットセルを構成するので、以下の
大きな効果が生ずる。

すなわち、記憶用不揮発性電界効果トランジスタの書込
・書換え時の印加電圧を必要十分に設定できるので、記
憶用不揮発性電界効果トランジスタの書込・書換え動作
を確実にし、安定な動作をはかることができる利点を有
する。

なお、以上の説明では記憶内容が「１」と「Ｏ」のディ
ジタル情報であったが不揮発性アナログ情報の記憶に用
いることもできることは明らかである。

【図面の簡単な説明】

第１図は従来の情報書込方法の説明に供する電界効果ト
ランジスタを示す断面図、第２図は本発明に用いる不揮
発性電界効果トランジスタの記憶方法の一例の説明に供
する記憶用電界効果トランジスタを示す断面図、第３図
乃至第５図は本発明方法を実現する為の記憶用電界効果
トランジスタの構成を示す断面図、第６図乃至第１１図
は第２図乃至第５図に示す記憶用電界効果トランジスタ
を含んで構成したメモリユニットセルの一例を示す等価
回路図、第１２図は本発明に依る不揮発性メモリの記憶
方法の他の例の説明に供する記憶用電界効果トランジス
タを示す断面図、第１３図は本発明方法を実現する為の
記憶用バイポーラトランジスタの構成を示す断面図、第
１４図は第１２図の記憶用電界効果トランジスタを含ん
で構成したメモリユニットセルの一例を示す等価回路図
、第１５図及び第１６図は第１４図のメモリユニットセ
ルを同一半導体基板上に形成した場合の構成を示す断面
図、第１７図は第１４図のメモリユニットセルの他の例
を示す等価回路図、第１８図Ａ及びＢは夫々第１７図の
メモリユニットセルを集積回路に構成した場合の平面図
及びそのＢ−Ｂ線上の断面図、第１９図及び第２０図は
本発明方法の一例による実験結果を示す図である。 図中、２１，４５，７０・・・・・・記憶用電界効果ト
ランジスタ、２２・・・・・・ゲート絶縁膜、２３・・
・・・・第２のゲート電極、２４・・・・・・半導体基
板、２５・・・・・・ドレイン領域、２６・・・・・・
ソース領域、２７・・・・・・絶縁膜、２８・・・・・
・第１のゲート電極、’２９ 、４７・・・・・・空乏
層、３０，３５，３Ｂ・・・・・・チャネル、３１゜３
９ 、３９’・・・・・・ピンチオフ領域、３６・・・
・・・透孔、４１．５０・・・・・・メモリユニットセ
ル、Ｑ、〜Ｑ１４・・・・・・トランジスタ。

Claims (1)

【特許請求の範囲】
1. １ 第１の半導体領域に形成されたドレイン領域および
   ソース領域と、前記半導体領域の表面に耐着されたゲー
   ト絶縁膜およびこれと連続した絶縁膜と、前記ゲート絶
   縁膜およびこれと連続した絶縁膜間に埋込まれた第１の
   ゲート電極とを少なくとも有する記憶用不揮発性電界効
   果トランジスタと、前記記憶用電界効果トランジスタの
   ソースまたはドレイン領域に接続されたドレインまたは
   ソース領域を有する番地選択用絶縁ゲート電界効果トラ
   ンジスタとからなり、前記番地選択用電界効果トランジ
   スタのゲート絶縁膜を前記記憶用電界効果トランジスタ
   のゲート絶縁膜より厚く構成したことを特徴とする不揮
   発性メモリユニットセル。