JPS6254247B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はある必要とされる時間データを任意に
発生させることができるプログラマブルタイマー
に関する。

従来例の構成とその問題点 従来、プリセツト可能なタイマーとしては、そ
の計時（計数）部分にフリツプフロツプ回路〔以
下、Ｆ―Ｆと称す〕が少なくとも２ケ以上集積さ
されたプリセツタブルカウンタ集積回路を１ケま
たは複数個縦列（カスケード）接続する構成であ
る。そして入力としてのクロツクが初段のＦ―Ｆ
のみに加えられ、次段以降のクロツクはその前段
のＦ―Ｆの出力が用いられ、各Ｆ―Ｆの応答が将
棋倒し的に行われるリプルキヤリイ非同期方式
と、全段のＦ―Ｆのクロツク入力を共通にして全
Ｆ―Ｆの出力が同時期に得られる同期方式とがあ
る。前記非同期方式の欠点は、各段のＦ―Ｆが前
述のように将棋倒し的に応答するのでクロツク入
力時期と最終段Ｆ―Ｆの出力確定時期に時間差が
生じ、この時間差の分だけプリセツト値に対して
の誤差となる。そして、この誤差は全Ｆ―Ｆの数
に比列して大きくなることは云うまでもない。一
方、前記同期方式は、クロツク入力時期に対して
全Ｆ―Ｆの出力がほぼ同時に確定するのでプリセ
ツト値に対して誤差は生じないが、各段における
出力状態を決定するＦ―Ｆの入力データは各段の
出力とそれらの論理回路によつてクロツク入力と
次のクロツク入力との間で生成されるので、入力
クロツクの時間間隔、即ち、最高周波数が前記非
同期方式に比べて低いという欠点がある。これ
は、例えばバイポーラ形ICで同期方式の場合に
40MHz程度が限度であるのに対し、非同期方式で
は100MHz程度までカウントが可能である。従つ
て、必要とされる時間データが高確度でかつ非常
に高分解能である場合（例えば、10nsであるな
らば入力されるクロツク周波数は100MHzとな
る）、前記同期式でも非同期式のみでもこれを実
現することは困難であると云うのが現状である。

発明の目的 本発明はある必要とされる時間データの発生回
路に関して、特にこの回路を構成するカウンタ
ICの応答速度が問題となるクロツク周波数領域
においても任意の時間データを高確度に発生でき
るプログラマブルタイマーを提供することを目的
とするものである。

発明の構成 本発明のプログラマブルタイマーは、タイムデ
イレーの値を任意に設定可能な非同期式のプリセ
ツトカウンタ回路と、このプリセツトカウンタ回
路の出力としての時間幅を計数する非同期式の補
正カウンタ回路と、この補正カウンタ回路の計数
値が目的のタイムデイレー値と一致するように前
記プリセツトカウンタ回路のプリセツト値を補正
する補正手段を備え、この補正手段は上記プリセ
ツトカウンタ回路の初期出力から上記補正カウン
タ回路の計数データを減じた値を補正値としても
ち、この補正値を減じたタイムデータをプリセツ
ト値とするよう構成し、これによつて前記プリセ
ツトカウンタ回路の応答遅れ要因による時間幅の
誤差を補正し、目的とする高確度のタイムデイレ
ー値を得ることを特徴とする。

実施例の説明 以下本発明の一実施例を図面に基づいて説明す
る。

図面は本発明のプログラマブルタイマーのブロ
ツク図を示す。１はタイムデータの分解能（タイ
ムデータの最小ステツプ時間単位）と時間精度を
決定するクロツク発生回路で、ここでは100MHz
の水晶発振子を内蔵している。２，３はそれぞれ
前記クロツク信号発生回路１出力のクロツク信号
CKの通過を制御するゲート回路、５は前記ゲー
ト回路３を通過したクロツクによつて予めプリセ
ツトされている計数値が終了するまで計数を更新
するプリセツトカウンタ回路で、非同期式のもの
である。４はプリセツトカウンタ回路５の出力と
しての時間幅を計数する非同期式の補正カウンタ
回路で、ゲート回路２を通過したクロツク数を計
数する。６はタイマースタート信号１０によつて
セツトされプリセツトカウンタ回路５の計数終了
信号１３によつてリセツトされるフリツプフロツ
プ、７はタイムデータの入出力および演算処理機
能を有するマイクロコンピユータ〔以下、μｃと
称す〕である。１４はμｃ７から補正カウンタ回
路４に出力されるカウンタリセツト信号、１５は
補正カウンタ回路４の計数値をμｃ７に出力する
計数データバス、１６はμｃ７からプリセツトカ
ウンタ回路(5)にプリセツト値を与えるためのプリ
セツトデータバスである。

最終的に必要とされるタイムデータはμｃ７に
入力されμｃ７は初回において、その値をそのま
まプリセツトカウンタ回路５の入力としてプリセ
ツトデータバス１６を介して連続的に与えると同
時に補正カウンタ回路４をカウンタリセツト信号
１４によつてリセツトする。フリツプフロツプ回
路６〔以下、Ｆ―Ｆ６と称す〕は、初期状態にお
いてリセツトされており、その出力の論理はプ
リセツトカウンタ回路５をプリセツト状態にし、
既にμｃ７からのタイムデータが内部に取り入れ
られている。即ち、このＦ―Ｆ８のリセツト状態
においては、常時タイムデータをプリセツトカウ
ンタ回路５に入力することが出来る状態にある。
又、同じくこのＦ―Ｆ６がリセツト状態にあると
きは、ゲート回路２，３が閉じており、この時の
タイマー出力としてのＦ―Ｆ６の出力Ｑの論理は
ノンアクテイブ（出力状態でない）である。

そして、タイマースタート信号１０が入力され
ると、Ｆ―Ｆ６がセツト状態にされタイマー出力
１１をアクテイブ（出力状態）にすると同時にプ
リセツトカウンタ回路５を計数モードにし、また
ゲート回路２，３を開にする。ここでクロツク発
生回路１のクロツク周波数は前述のように100M
Hzであり、従つて、補正カウンタ回路４およびプ
リセツトカウンタ回路５は10nsのクロツク信号
CKの周期で計数値が更新される。プリセツトカ
ウンタ回路５はプリセツト入力データを全て更新
し尽した時点において計数終了信号１３を出力し
Ｆ―Ｆ６をリセツトする。従つて、タイマー出力
１１もノンアクテイブとなり、さらにゲート回路
２，３も閉となる。この時補正カウンタ回路４の
計数値はプリセツトカウンタ回路５に入力された
クロツク数に一致する。しかしながら、ここで重
要なことはこの計数値が先にプリセツトカウンタ
回路５に入力されたタイムデータの値に一致せず
に、若干多い値になつているということである。
その理由は、既に非同期式の欠点で述べたよう
に、補正カウンタ回路４の入力対出力に内部Ｆ―
Ｆの応答遅れ分だけ誤差が生じているためであ
る。即ち、このプリセツトカウンタ回路５を構成
する内部Ｆ―Ｆの数が例えば８ケであり、１ケ当
りの入出力遅延時間が例えば10nsとすれば、最
初のクロツク信号CKが入力されてから最終段の
内部Ｆ―Ｆ出力が確実するまで80nsの時間を要
することになる。つまり、プリセツトデータの値
を“１”としてもその“１”の更新出力が得られ
るまでに10nsのクロツクが８ケ入力されること
になり、従つてこの例では80nsが全てのプリセ
ツト値にプラスされることになる。又、逆に云え
ば80ns以下のタイマー出力を得ることは出来な
い。さらにこの誤差値は使用される集積回路によ
つてもばらつきがあり温度変化等の環境条件にも
左右される。かくして補正カウンタ回路４に保持
されているタイマー出力値は、計数終了信号１３
を確認したμｃ７によつて、μｃ７の内部に取り
込まれて、その誤差分を演算によつて算出し、そ
の補正値、即ちタイムデータ入力値からその誤差
分を差し引いた値をプリセツトカウンタ回路５に
出力する。従つて２回目以降のタイマー出力値は
タイムデータ入力値に完全に一致していることに
なる。

以上のように本実施例によれば、タイムデイレ
ー値を得るためのプリセツトカウンタ回路５と、
これに入力されたクロツク数を計数する他の一つ
のカウンターを用意し、これに計数された値と目
的とするタイムデータ値とが一致するように前記
プリセツトカウンターのプリセツト値を補正する
ことにより誤差のない高確度タイマーを実現して
いる。

なお、上記実施例ではプリセツトカウンタ回路
５の初期出力から補正カウンタ回路４の計数デー
タを減じた値を補正値としてもち、この補正値を
減じたタイムデータをプリセツト値とする補正手
段としてμｃ７を使用しているが、これらはμｃ
７に限定されるものではなく、コンパレータや加
減算集積回路を用いたハードロジツク回路によつ
ても容易に実現することができる。また、タイマ
ー出力値の確認と補正処置は必ずしも毎回行なう
必要はなく、例えば電源投入時のイニシヤルリセ
ツト時のみか、あるいはタイマー出力の要求が発
生する直前に行なう等、使用条件に応じたやり方
を決定すればよい。

発明の効果 以上説明のように本発明のプログラムタイマー
によると、本来のタイムデイレー値を得るための
プリセツトカウンター回路に加え、そのプリセツ
トカウンタ回路のプリセツト値を補正してタイマ
ー出力値をチエツクするための補正カウンタ回路
を用意し、その補正カウンタ回路をプリセツトカ
ウンタ回路に同じ非同期式のもので構成したの
で、プリセツトカウンタ回路を構成する素子の段
数に関係なく、かつこれらの素子の応答限界周波
数まで高確度なタイムデイレー値を保障すること
ができるものである。

【図面の簡単な説明】

図面は本発明のプログラマブルタイマーの一実
施例のブロツク図である。 １……クロツク発生回路、２，３……ゲート回
路、４……補正カウンタ回路、５……プリセツト
カウンタ回路、６……フリツプフロツプ回路、７
……マイクロコンピユータ、１３……計数終了信
号、１５……計数データバス、１６……プリセツ
トデータバス。

Claims (1)

【特許請求の範囲】
1. １ タイムデイレーの値を任意に設定可能な非同
   期式のプリセツトカウンタ回路と、このプリセツ
   トカウンタ回路の出力としての時間幅を計数する
   非同期式の補正カウンタ回路と、この補正カウン
   タ回路の計数値が目的のタイムデイレー値と一致
   するように前記プリセツトカウンタ回路のプリセ
   ツト値を補正する補正手段を備え、この補正手段
   は上記プリセツトカウンタ回路の初期出力から上
   記補正カウンタ回路の計数データを減じた値を補
   正値としてもち、この補正値を減じたタイムデー
   タをプリセツト値とするよう構成したことを特徴
   とするプログラマブルタイマー。