JPS62544B2

JPS62544B2 -

Info

Publication number: JPS62544B2
Application number: JP57233952A
Authority: JP
Inventors: Hiromi Uchikawa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-12-25
Filing date: 1982-12-25
Publication date: 1987-01-08
Also published as: JPS59119428A

Description

【発明の詳細な説明】〔概要〕リード・アフタ・ライト・コマンドを新設し、
計算機と端末間のデータ転送を制御する制御装置
にリード・アフタ・ライト・コマンド制御手段を
設けたものである。リード・アフタ・ライト・コ
マンド制御手段は、コマンド・レジスタにリー
ド・アフタ・ライト・コマンドがセツトされる
と、ライト手段を動作させ、ライト手段からのラ
イト送信終了を受け取ると、リード手段を動作さ
せる。ライト手段は、起動されると、計算機のメ
モリに格納されているデータを端末へ送り、デー
タの送信が終了すると、ライト送信終了を出力す
る。リード手段は、端末から送られて来たデータ
を計算機のメモリに格納し、受信が終了すると、
リード受信終了を出力する。[Detailed description of the invention] [Summary] A new read-after-write command is established,
A control device that controls data transfer between a computer and a terminal is provided with read-after-write command control means. The read-after-write command control means operates the write means when the read-after-write command is set in the command register, and operates the read means when receiving completion of write transmission from the write means. . When activated, the write means sends the data stored in the memory of the computer to the terminal, and when the data transmission is completed, it outputs a write transmission completion message. The read means stores the data sent from the terminal in the computer's memory, and when the reception is completed,
Outputs read reception completion.

[Industrial application field]

本発明は、計算機と、複数の端末と、上記計算
機と複数の端末との間のデータ転送を制御する制
御装置とを具備し、且つポーリング方式でデータ
転送を行うデータ転送システムにおいて、上記計
算機からのリード・アフタ・ライト・コマンドを
受信したとき、ライト動作を行つたあと直ちにリ
ード動作を行い得るように上記制御装置を構成し
たものである。 The present invention provides a data transfer system that includes a computer, a plurality of terminals, and a control device that controls data transfer between the computer and the plurality of terminals, and that transfers data using a polling method. The control device is configured so that when it receives a read-after-write command, it can perform a read operation immediately after performing a write operation.

[Conventional technology]

ポーリング方式のデータ転送システムにおいて
は、ホスト側がデータ要求信号ENQを端末に送
信し、端末はデータ要求信号ENQを受取ると、
送るべきデータが存在する場合にはデータをホス
ト側に送り、送るべきデータが存在しない場合に
は確認信号ACKをホスト側に送る。また、端末
は、ホスト側からのデータを受取ると、確認信号
ACKをホスト側に送る。ホスト側からみると、
信号ENQやデータの送信はライト（Write）動作
となり、確認信号やデータの受信はリード
（Read）動作となる。 In a polling data transfer system, the host side sends a data request signal ENQ to the terminal, and when the terminal receives the data request signal ENQ,
If there is data to be sent, the data is sent to the host side, and if there is no data to be sent, an acknowledgment signal ACK is sent to the host side. Also, when the terminal receives data from the host side, it sends a confirmation signal.
Send ACK to host side. From the host side,
Sending the signal ENQ and data is a write operation, and receiving a confirmation signal and data is a read operation.

[Problem to be solved]

従来のこの種のデータ転送システムにおいて
は、計算機のソフトウエアは、ライト・コマンド
の送信終了を確認したら直ちにデータ又は確認信
号受信のためにリード・コマンドを発行する必要
があり、ソフトウエアの負荷が大きいという欠点
があつた。 In conventional data transfer systems of this type, the computer software must issue a read command to receive data or a confirmation signal immediately after confirming the completion of the write command transmission, which reduces the software load. It had the disadvantage of being large.

本発明は、この点に鑑みて創作されたものであ
つて、ポーリング方式のデータ転送システムにお
いて、計算機のソフトウエアの負荷を軽減できる
ようにすることを目的としている。 The present invention was created in view of this point, and an object of the present invention is to reduce the load on computer software in a polling-based data transfer system.

[Means for solving problems]

第１図は本発明の原理図である。尚、第１図
は、計算機と端末との間のデータ転送を制御する
制御装置内の要部構成を示すものである。本発明
においては、リード・アフタ・ライト・コマンド
が新設されている。コマンド・レジスタ４にリー
ド・アフタ・ライト・コマンドがセツトされる
と、リード・アフタ・ライト・コマンド制御手段
１５が動作する。動作を開始すると、リード・ア
フタ・ライト・コマンド制御手段１５は、ライト
回路８を起動し、ライト回路８がライト送信終了
を出力すると、リード回路９を起動し、リード回
路９がリード受信終了を出力すると、リード・ア
フタ・ライト・コマンドが終了したことを認識
し、この旨を計算機に報告する。ライト回路８
は、起動されると、メモリ・アドレス・レジスタ
５の値に従つて計算機の主メモリに格納されてい
るデータを単位量ずつ読出して端末へ送信すると
共に、読出しが行われる度にメモリ・アドレス・
レジスタ５の値を単位量だけ増加し、同時にバイ
ト・カウンタ６の値を単位量だけ減少し、そして
バイト・カウンタ６の値が零になると、ライト送
信終了を出力する。リード回路９は、起動される
と、端末から送られて来るデータをメモリ・アド
レス・レジスタ５の値に従つて単位量ずつ計算機
１のメモリに格納すると共に、格納が行われる度
にメモリ・アドレス・レジスタ５の値を単位量だ
け増加し、同時にバイト・カウンタ６の値を単位
量だけ減少し、バイト・カウンタ６の値が零にな
つた時にリード受信終了信号を出力する。 FIG. 1 is a diagram showing the principle of the present invention. Incidentally, FIG. 1 shows the configuration of main parts within a control device that controls data transfer between a computer and a terminal. In the present invention, a read-after-write command is newly provided. When the read-after-write command is set in the command register 4, the read-after-write command control means 15 operates. When the operation starts, the read-after-write command control means 15 starts the write circuit 8, and when the write circuit 8 outputs the end of write transmission, it starts the read circuit 9, and the read circuit 9 outputs the end of the read reception. When output, it recognizes that the read-after-write command has ended and reports this to the computer. light circuit 8
When activated, it reads the data stored in the main memory of the computer in units of units according to the value of the memory address register 5 and sends it to the terminal, and also updates the memory address register 5 each time it is read.
The value of register 5 is increased by a unit amount, and at the same time, the value of byte counter 6 is decreased by a unit amount, and when the value of byte counter 6 becomes zero, a write transmission end signal is output. When activated, the read circuit 9 stores the data sent from the terminal in the memory of the computer 1 in units of units according to the value of the memory address register 5, and reads the memory address every time data is stored. - Increases the value of register 5 by a unit amount, simultaneously decreases the value of byte counter 6 by a unit amount, and outputs a read reception end signal when the value of byte counter 6 reaches zero.

〔Example〕

以下、本発明を図面を参照しつつ説明する。 Hereinafter, the present invention will be explained with reference to the drawings.

第２図はデータ転送システムの１例を示す図、
第３図は本発明による制御装置の要部の１実施例
のブロツク図、第４図は本発明の動作を説明する
ための図である。 Figure 2 is a diagram showing an example of a data transfer system.
FIG. 3 is a block diagram of one embodiment of the main part of the control device according to the present invention, and FIG. 4 is a diagram for explaining the operation of the present invention.

第２図において、１は計算機、２は制御装置、
３−１ないし３−ｎは端末、４はコマンド・レジ
スタ、５はメモリ・アドレス・レジスタ、６はバ
イト・カウンタ、７はデータ・レシジスタ、８は
ライト回路、９はリード回路、１０はゲート回路
をそれぞれ示している。計算機１は、データなど
を端末へ送る場合、データが格納されている主メ
モリ上のアドレスをメモリ・アドレス・レジスタ
５にセツトし、データ長をバイト・カウンタ６に
セツトし、そしてリード・アフタ・ライト・コマ
ンドをコマンド・レジスタ４にセツトする。リー
ド・アフタ・ライト・コマンドがコマンド・レジ
スタ４にセツトされると、ライト回路８が動作
し、主メモリ（図示せず）からデータを取出し
て、これを計算機によつて指定された端末３−ｉ
（ｉ＝１，２，…，ｎ）に送る。１バイトのデー
タを主メモリから取出す度に、メモリ・アドレ
ス・レジスタ５の内容は＋１され、バイト・カウ
ンタ６の内容は−１される。全てのデーが端末３
−ｉに送られると、ライト回路８は動作を停止
し、リード回路９が動作する。端末３−ｉからデ
ータが送られて来ると、リード回路９はこれを主
メモリ（図示せず）に格納する。ライトの場合と
同様に、主メモリに１バイトのデータを書込む度
にメモリ・アドレス・レジスタ５の内容は＋１さ
れ、バイト・カウンタ６の内容は−１される。 In FIG. 2, 1 is a computer, 2 is a control device,
3-1 to 3-n are terminals, 4 is a command register, 5 is a memory address register, 6 is a byte counter, 7 is a data register, 8 is a write circuit, 9 is a read circuit, and 10 is a gate circuit. are shown respectively. When the computer 1 sends data etc. to a terminal, it sets the address in the main memory where the data is stored in the memory address register 5, sets the data length in the byte counter 6, and then performs a read-after operation. Set the write command in command register 4. When the read-after-write command is set in the command register 4, the write circuit 8 operates, retrieves data from the main memory (not shown), and transfers it to the terminal 3-- specified by the computer. i
(i = 1, 2, ..., n). Each time one byte of data is retrieved from main memory, the contents of memory address register 5 are incremented by one and the contents of byte counter 6 are decremented by one. All days are on terminal 3
-i, the write circuit 8 stops operating and the read circuit 9 starts operating. When data is sent from the terminal 3-i, the read circuit 9 stores it in a main memory (not shown). As in the case of writing, each time one byte of data is written to the main memory, the contents of the memory address register 5 are incremented by 1 and the contents of the byte counter 6 are decremented by 1.

第３図は本発明による制御装置の要部の１実施
例のブロツク図である。第２図において、１１は
ライトFF、１２はリードFF、１３はAND回
路、１４はOR回路、１５はリード・アフタ・ラ
イト・コマンド制御手段をそれぞれ示している。
尚、FFはフリツプ・フロツプの略である。リー
ド・アフタ・ライト・コマンド制御手段１５は、
ライトFF１１、リードFF１２及びAND回路１
３を有している。コマンド・レジスタ４（第２
図）にリード・アフタ・ライト・コマンドがセツ
トされると、ライトFF１１がセツトされ、ライ
ト回路８が動作する。ライト回路８が動作する
と、主メモリからデータが取出され、この取出さ
れたデータが端末へ送られる。主メモリから１バ
イトの送信データが取出される度に、メモリ・ア
ドレス・レジスタ５の内容は＋１され、バイト・
カウンタ６の内容は−１される。バイト・カウン
タ６の内容が零になると、ライト回路８はライト
送信終了を出力する。ライト送信終了が出力され
ると、リードFF１２はセツトされ、ライトFF１
１はリセツトされる。リードFF１２がセツトさ
れると、リード回路９が起動される。端末からデ
ータが送られて来ると、リード回路９の動作によ
つて、受信データは主メモリ（図示せず）に格納
される。この際、１バイトのデータが主メモリに
格納される度にメモリ・アドレス・レジスタ５の
内容は＋１され、バイト・カウンタ６の内容は−
１される。バイト・カウンタ６の内容が零になる
と、リード回路９はリード受信終了を出力する。
リード受信終了が出力されると、リードFF１２
がリセツトされる。 FIG. 3 is a block diagram of one embodiment of the main parts of the control device according to the present invention. In FIG. 2, 11 is a write FF, 12 is a read FF, 13 is an AND circuit, 14 is an OR circuit, and 15 is a read-after-write command control means.
Note that FF is an abbreviation for flip-flop. The read-after-write command control means 15 includes:
Write FF11, read FF12 and AND circuit 1
It has 3. Command register 4 (second
When the read-after-write command is set as shown in the figure, the write FF 11 is set and the write circuit 8 operates. When the write circuit 8 operates, data is retrieved from the main memory and the retrieved data is sent to the terminal. Each time a byte of transmit data is retrieved from main memory, the contents of memory address register 5 are incremented by 1 and the byte is
The contents of counter 6 are decremented by 1. When the content of the byte counter 6 becomes zero, the write circuit 8 outputs a write transmission end signal. When write transmission end is output, read FF12 is set and write FF1
1 is reset. When lead FF12 is set, read circuit 9 is activated. When data is sent from the terminal, the read circuit 9 operates to store the received data in a main memory (not shown). At this time, each time 1 byte of data is stored in the main memory, the contents of memory address register 5 are incremented by 1, and the contents of byte counter 6 are -1.
1 will be given. When the content of the byte counter 6 becomes zero, the read circuit 9 outputs a read reception completion signal.
When read reception completion is output, read FF12
is reset.

第４図は本発明の動作を説明する図である。第
４図において、MSは主メモリ、MARはメモリ・
アドレス・レジスタ、BCRはバイト・カウンタ
をそれぞれ示している。図示の例では、ライト・
データ・エリアに100バイトの大きさが、リー
ド・データ・エリアに101バイトの大きさが割当
てられており、メモリ・アドレス・レジスタの初
期値が1000、バイト・カウンタの初期値が100と
されている。なお、バイト・カウンタは、最大数
値100をもち、零から更に１を減ずると、最大数
値100に戻る。ライト・データ・エリアから100バ
イトのデータを取出して端末へ送ると、メモリ・
アドレス・レジスタの内容は1100となり、バイ
ト・カウンタの内容は０になる。端末から送られ
て来るデータは、リード・データ・エリア（1100
番地ないし1200番地）に格納される。101バイト
のデータがリード・データ・エリアに格納される
と、メモリ・アドレス・レジスタの内容は1201と
なり、バイト・カウンタの内容は０になる。 FIG. 4 is a diagram explaining the operation of the present invention. In Figure 4, MS is the main memory, MAR is the memory
The address register and BCR each indicate a byte counter. In the example shown, the light
A size of 100 bytes is allocated to the data area, a size of 101 bytes is allocated to the read data area, the initial value of the memory address register is 1000, and the initial value of the byte counter is 100. There is. Note that the byte counter has a maximum value of 100, and if 1 is further subtracted from zero, it returns to the maximum value of 100. When 100 bytes of data is extracted from the write data area and sent to the terminal, the memory
The contents of the address register will be 1100 and the contents of the byte counter will be 0. Data sent from the terminal is stored in the read data area (1100
address to address 1200). When 101 bytes of data are stored in the read data area, the contents of the memory address register become 1201 and the contents of the byte counter become 0.

〔Effect of the invention〕

以上の説明から明らかなように、本発明によれ
ば、端末にデータを送り終つた後、直ちにリー
ド・モードになるように制御装置を構成したの
で、計算機のソフトウエアの負荷を減少すること
が出来る。 As is clear from the above description, according to the present invention, the control device is configured to enter the read mode immediately after sending data to the terminal, so the load on the computer software can be reduced. I can do it.

[Brief explanation of the drawing]

第１図は本発明の原理図、第２図はデータ転送
システムの１例を示す図、第３図は本発明による
制御装置の要部の１実施例のブロツク図、第４図
は本発明の動作を説明する図である。１……計算機、２……制御装置、３−１ないし
３−ｎ……端末、４……コマンド・レジスタ、５
……メモリ・アドレス・レジスタ、６……バイ
ト・カウンタ、７……データ・レジスタ、８……
ライト回路、９……リード回路、１０……ゲート
回路、１１……ライトFF、１２……リードFF、
１３……AND回路、１４……OR回路、１５……
リード・アフタ・ライト・コマンド制御手段。 FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is a diagram showing one example of a data transfer system, FIG. 3 is a block diagram of an embodiment of the main part of a control device according to the present invention, and FIG. 4 is a diagram showing an example of the present invention. FIG. 1... Computer, 2... Control device, 3-1 to 3-n... Terminal, 4... Command register, 5
...Memory address register, 6...Byte counter, 7...Data register, 8...
Write circuit, 9...Read circuit, 10...Gate circuit, 11...Write FF, 12...Read FF,
13...AND circuit, 14...OR circuit, 15...
Read-after-write command control means.

Claims

[Claims] 1. A computer 1, a control device 2, and a plurality of terminals (3
-1 to 3-n), the control device 2 includes a command register 4, a read-after-write command control means 15,
The read-after-write command control means 15 includes a write means 8, a read means 9, a memory address register 5, and a byte counter 6. - When the command is set, the write means 8 is operated, and when a write transmission end signal is output from the write means 8, the read means 9 is operated, and when the write means 8 is activated, The data stored in the memory of the computer 1 is read in unit quantities according to the value of the memory address register 5 and transmitted to the terminal, and the value of the memory address register 5 is read out in unit quantities each time reading is performed. and at the same time decrease the value of the byte counter 6 by a unit amount, and output the write transmission end signal when the value of the byte counter 6 reaches zero, and the read means 9 is activated. Then, the data sent from the terminal is stored in memory address register 5.
stores the unit amount in the memory of the computer 1 according to the value of , and each time the storage is performed, the value of the memory address register 5 is increased by the unit amount, and at the same time, the value of the byte counter 6 is decreased by the unit amount. A data transfer system characterized in that the data transfer system is configured to output a read reception end signal when the value of the byte counter 6 becomes zero.