JPS646491B2

JPS646491B2 -

Info

Publication number: JPS646491B2
Application number: JP1014579A
Authority: JP
Inventors: Mineo Akashi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-01-31
Filing date: 1979-01-31
Publication date: 1989-02-03
Also published as: JPS55103654A

Description

【発明の詳細な説明】本発明は記憶制御回路に関し、特にそのアドレ
ス指定回路、主として記憶装置（以下、メモリと
いう）の間接アドレス指定回路に関する。

命令コードデータ、制御データあるいは演算デ
ータ等を記憶保持し、読み出し信号あるいは書き
込み信号の制御のもとに前記データの読み出しあ
るいは書き込みを行なうメモリにおいて、データ
の読み出しあるいは書き込み操作はメモリのアド
レスを指定することによつて行なわれる。このア
ドレスの指定方式として、以下に説明するように
直接アドレス指定方式と間接アドレス指定方式と
が一般に用いられている。

直接アドレス方式とは、命令コードデータ中の
アドレスデータがアドレスデコーダ回路を介して
直接メモリへ供給され、対応するメモリ内の記憶
セルを選択して、データバスからデータを書き込
んだりデータバスにデータを読み出したりしてプ
ログラム処理を実行する方式である。

一方、間接アドレス指定方式とは、前記アドレ
ス信号を発生する手段として用いられるアドレス
データの記憶保持機能を有する番地レジスタ（通
常フリツプ・フロツプ回路で構成されており、例
えばインテル社製8080系の中央処理装置における
HLレジスタに相当する）に特定のデータを記憶
保持させ、このレジスタを指定することによりレ
ジスタ内の前記特定のデータをアドレスデータと
して使用し、アドレスデコーダを介してメモリへ
のアドレス指定を行なうものである。

しかしながら、従来の間接アドレス指定方式を
実現するには、上述のように比較的チツプ占有面
積の広い番地レジスタが必要であつた。このた
め、集積回路装置を作成する上において、チツプ
面積が増大し、それに伴つてチツプ価格が高くな
るという欠点があつた。又、このレジスタを指定
するために選択番号を供給するゲート回路や番地
レジスタから出力されたデータのタイミング制御
を行なうための出力バツフア回路あるいはラツチ
回路等の付加的回路が必要となり前記欠点がより
増加するとともに、間接アドレス指定にかかる処
理時間が長くなるという欠点もあつた。

なお、上記間接アドレス指定方式において、必
要とされる番地レジスタをメモリの中に割り当て
ることによつて、メモリの一部を番地レジスタと
して使う方法が、特公昭50−14103号公報に記載
されている。しかしながら、メモリの一部を単に
番地レジスタに割り当てたとしても、間接アドレ
ス指定のためにまず番地レジスタをアドレス指定
することが必要となる。そして、それによつて読
み出された内容を間接アドレスとして新たにメモ
リに与えなければならない。従つて、この方式で
は間接アドレス指定の時間が長く、高速度でメモ
リをアクセスあることができないという欠点があ
る。

本発明の目的は、チツプ占有面積が小さく、し
かも高速度でメモリへの間接アドレスが可能な記
憶制御回路を提供することである。

本発明は、記憶素子と、この記憶素子に記憶さ
れた情報をセル選択信号によつて導通するトラン
ジスタを介してデータ入出力線に読み出す回路と
を有する記憶セルを複数有するメモリと、アドレ
スに従つて前記メモリへ前記セル選択信号を供給
するアドレスデコーダとを有する記憶制御回路に
おいて、前記記憶素子に記憶されている情報を前
記トランジスタを介することなく直接前記メモリ
の外へ出力する出力線を前記、記憶素子に接続
し、該出力線に出力されている前記情報と前記メ
モリを直接アドレス指定するために供給される直
接アドレスとを制御信号によつて切り替えるゲー
ト回路を設けることによつて、前記メモリに前記
セル選択信号を供給することなく、前記記憶素子
に記憶されている情報を間接アドレスとして前記
ゲート回路を介して前記アドレスデコーダに入力
することを特徴とするものである。

本発明によれば、従来必要とされた番地レジス
タの機能をメモリ内の記憶セルに持たせ、この記
憶セルのデータを出力線を介して直接外部に取り
出すことができる。従つて、これを間接アドレス
指定に用いれば、アドレス指定せずに間接アドレ
スをメモリから取り出すことができる。さらに、
従来の番地レジスタ及びこれに付加されるゲート
回路、ラツチ回路等は全く不要となりチツプ面積
を大幅に縮少することができる。また、アドレス
を供給することなく間接アドレスをメモリから取
り出すことが可能であるため、その制御は極めて
簡単でアドレス指定の処理速度も著しく向上する
ことができる。

以下、図面を参照して本発明の記憶制御回路の
一実施例を詳細に説明する。

第１図は本発明の一実施例を説明するためのメ
モリ（記憶装置）の要部を示すブロツク線図であ
る。Ａはアドレス指定回路（アドレスデコーダ）
で、アドレス信号ｆに対応したメモリＢの各記憶
セルを選択する選択（ワード）信号a₁，a₂，…，
a_oを発生する。Ｃは入出力バツフア回路でメモリ
Ｂに対する入出力信号線ｇに対応し選択された記
憶セルから入出力線ｂを介してデータの読み出
し、書き込み動作を行う。メセリＢの中で斜線で
示す部分は本実施例の間接アドレス指定を行うた
め間接アドレスデータを保持するために割り当て
た特定の記憶セルの部分で、その内容は通常のメ
モリＢの読みし線ｂとは独立した信号線ｄから出
力されている。そして信号線ｄはゲート回路Ｄに
接続されており、このゲート回路Ｄにはアドレス
制御系から出力される直接アドレスデータ線ｅも
接続され、制御信号ｈ，ｉの選択条件に従つてｄ
もしくはｅのいずれか一方がメモリＢへのアドレ
ス信号ｆとしてアドレスデコーダＡに転送され
る。即ち、ゲート回路Ｄはアドレス指定切替機能
を有し、メモリＢに対する直接アドレス信号ｅと
記憶セルからの間接アドレス信号ｄとを番地指定
モードを決定する制御線ｈ，ｉからの制御信号に
基づいて、アドレス指定回路Ａに直接アドレス信
号ｅか間接アドレス信号ｄかいづれかを選択して
アドレス信号ｆとして供給できるようになつてい
る。

第２図はメモリＢ中斜線で示された部分の記憶
セル１ビツト分の具体的回路例で、２個のインバ
ータI₁，I₂からなる記憶用フリツプ・フロツプ
と、２個のトランジスタT₁，T₂からなるゲート
回路により構成されており、インバータI₁出力は
インバータI₂の入力に、インバータI₂の出力はイ
ンバータI₁の入力に相互に接続され、アドレス選
択（ワード）信号ａは２個のトランジスタT₁，
T₂の各ゲート入力に供給され、トランジスタT₁
のソース、ドレインは夫々メモリＢの真データ入
出力線ｂ及びインバータI₂の入力に、又トランジ
スタT₂のソース、ドレインは夫々メモリＢの補
データ入出力線及びインバータI₁の入力に接続
されている。なおデータ入出力線ｂ，は通常の
メモリＢ内のビツト線に相当し、夫々正相、逆相
の入出力信号として入出力信号線ｂを介して入出
力バツフア回路Ｃへ転送される。

本実施例の特徴はインバータI₁の出力を直接取
り出す信号線ｄを付加したことで、インバータ
I₁，I₂で保持されている間接アドレス信号はこの
独立した信号線ｄから取り出され、ゲート回路Ｄ
に入力される。この記憶セルへ書き込みは、アド
レス指定回路Ａより信号線ａに選択信号を供給し
トランジスタT₁，T₂を導通させ、通常の入出力
（ビツト）線ｂ，から行う。書込みが終了する
と、I₁，I₂にて保持されている情報は選択信号ａ
とは無関係に出力線ｄに出力されている。従つて
この記憶セルを用いて間接アドレス指定を行う場
合、セル選択信号ａとは無関係にゲート回路Ｄに
供給され続けているアドレス信号ｄを制御信号
ｈ，ｉによつて選択しアドレスデコーダＡに転送
すればよい。従つて、斜線以外の記憶セルのデー
タの読み出しまたは書き込み動作と、斜線部のセ
ルからの間接アドレスデータをゲート回路Ｄで選
択してアドレスデコーダＡに送り、そのアドレス
値の記憶セルを選択する動作を時間制御すること
なく並行して行なうことができる。すなわち、間
接アドレスが記憶された斜線部のセルに対して
は、とくにアドレス指定をすることなくその内容
は常にゲート回路Ｄにまでは読み出されている。

第３図はゲート回路Ｄの一実施例で２個のアン
ド回路G₁，G₂の出力を１個のオア回路G₃に入力
することにより構成される。ここでアンド回路
G₁には間接アドレス信号ｄと間接アドレス指定
モード信号１が、アンド回路G₂には直接アドレ
ス信号ｅと直接アドレス指定モード信号ｈが入力
されその出力はオア回路G₃の入力となる。オア
回路G₃の出力はアドレス信号ｆとしてアドレス
デコーダＡに供給される。

今、間接アドレス指定を行う場合は論理演算制
御部、命令コードデコーダ等の制御系から、間接
アドレス指定モード信号線ｉに論理レベル１を入
力すれば記憶セルからの間接アドレス信号ｄがア
ンド回路G₁、オア回路G₃を通して信号線ｆに導
かれる。一方、直接アドレス指定の場合は直接ア
ドレス指定モード信号線ｈに論理レベル１を入力
しプログラムカウンタ等から直接アドレス信号ｅ
を回路G₂，G₃を通してアドレス信号線ｆに導び
く。

以上述べた様に実施例の間接アドレス指定回路
では、メモリ内の特定の記憶セルに間接アドレス
を書き込み、これをその記憶セルから直接ゲート
回路Ｄに出力する信号線ｄを設けることによつ
て、間接アドレス指定が必要な時は、単に制御信
号ｉを１レベルにするだけでメモリへこの間接ア
ドレスを供給できる。更に斜線部の記憶セルのビ
ツト長がメモリＢからの入出力データビツト長と
異なつていても間接アドレス指定が実行可能であ
り、間接アドレス信号の取り出し数を増し、その
出力を切替える回路を追加するだけで複数の間接
アドレスデータをメモリに供給することが可能と
なる。

このように、本実施例は間接アドレスデータ保
持用のレジスタ及びそれに付加されるゲート回路
やそのタイミング制御等の必要は全くなく、チツ
プ面積を縮少できるとともに、極めて容易に間接
アドレス指定を行なうことができ、その処理速度
も大幅に向上できる。

尚、本実施例において、記憶セルとして２個の
インバータI₁，I₂によりスタテイツクにデータを
保持させる例を提示したが、一定の時間データの
保持ができるダイナミツクなメモリであつても良
く、書き込まれた信号をアドレス指定することな
く記憶セルから直接出力する手段を設ければよ
い。また、ゲート回路においても第３図に示した
構成に限定されることなく、制御信号ｉ，ｈの制
御のもとに信号線ｄあるいはｅを信号線ｆに切り
換えて接続することができるものであればよい。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための記
憶装置のブロツク線図。Ａ…アドレスデコーダ、Ｂ…メモリ、Ｃ…入出
力バツフア回路、Ｄ…ゲート回路、ａ〜ｆ…各ブ
ロツクの信号線を示す。第２図は間接アドレス指定用記憶セルの一実施
例を示す回路図。 I₁，I₂…インバータ、T₁，T₂…トランジスタ、
ａ，ｂ，，ｄ…信号線を示す。第３図はゲート回路の一実施例を示すブロツク
図。 G₁，G₂…アンドゲート、G₃…オアゲート、ｄ
〜ｉ…信号線を示す。

Claims

【特許請求の範囲】

１記憶素子とこの記憶素子に記憶されている情
報をセル選択信号によつて導通するトランジスタ
を介してデータ入出力線に読み出す回路とを有す
る記憶セルを複数有するメモリと、アドレスに従
つて前記メモリへ前記セル選択信号を供給するア
ドレスデコーダとを有する記憶制御回路におい
て、前記メモリ中の特定アドレスの記憶素子に記
憶されている情報を間接アドレス信号として前記
トランジスタを介することなく直接前記メモリの
外へ出力する出力線を前記記憶素子に接続し、該
出力線に出力されている前記間接アドレス信号と
前記メモリを直接アドレス指定するために供給さ
れる直接アドレス信号とを制御信号によつて切り
替えるゲート回路を設け、該ゲート回路の出力を
前記アドレスデコーダに供給することによつて、
前記メモリに前記直接アドレス信号を供給するこ
となく、前記特定アドレスの記憶素子に記憶され
ている情報を前記間接アドレス信号として前記ゲ
ート回路を介して前記アドレスデコーダに入力す
ることを特徴とする記憶制御回路。